KR20230068993A - 적층 트랜지스터들을 포함하는 집적 회로 장치들 및 그 형성 방법들 - Google Patents

적층 트랜지스터들을 포함하는 집적 회로 장치들 및 그 형성 방법들 Download PDF

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KR20230068993A
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Abstract

집적 회로 장치들은 기판 상에 상부 트랜지스터 및 상기 기판 및 상기 상부 트랜지스터 사이에 하부 트랜지스터를 포함하는 적층 구조물을 포함할 수 있다. 상기 상부 트랜지스터는 제1 수평 방향으로 서로 이격된 측면들을 포함하는 상부 게이트 전극 및 상기 상부 게이트 전극 내에 배치된 상부 활성 영역을 포함할 수 있다. 상기 상부 활성 영역은 내부막과, 상기 제1 수평 방향과 상이한 제2 수평 방향을 따라 취한 단면적 관점에서 상기 내부막을 감싸는 외부막을 포함하고, 상기 내부막 및 상기 외부막은 서로 상이한 물질들을 포함할 수 있다. 상기 하부 트랜지스터는 하부 게이트 전극 및 상기 하부 게이트 전극 내에 하부 활성 영역을 포함할 수 있다.

Description

적층 트랜지스터들을 포함하는 집적 회로 장치들 및 그 형성 방법들{Integrated circuit devices including stacked transistorS and methods of forming the same}
본 발명은 일반적으로 전자 분야에 관한 것으로, 특히 적층 트랜지스터들을 포함하는 집적 회로 장치들에 관한 것이다.
해당 비적층형 장치의 면적의 1/2에 가깝게 면적을 줄이기 위해, 상보형 전계 효과 트랜지스터(Complementary Field Effect Transistor, CFET) 스택과 같은 적층형 트랜지스터들을 포함하는 집적 회로 장치를 도입하였다. 장치 내에서, 예를 들어 누설 전력을 감소시키기 위하여, 하나의 장치 내에 서로 상이한 문턱 전압들을 갖는 다층 적층형 트랜지스터들을 포함하는 이점에도 불구하고, 상부 트랜지스터들이 하부 트랜지스터들에 중첩됨으로써, 종래의 방법들을 사용하여 서로 상이한 문턱 전압들을 갖는 트랜지스터들을 형성하기 어려울 수 있다.
본 발명의 실시 예들에 따르면, 적층된 트랜지스터들 중 상부 트랜지스터들은 활성 영역들이 서로 상이한 물질들로 이루어져 있기 때문에, 상이한 문턱 전압들을 가질 수 있다.
본 발명의 일부 실시예들에 따르면, 집적 회로 장치들은 기판 상에 제1 상부 트랜지스터 및 상기 기판 및 상기 제1 트랜지스터 사이에 배치되는 제1 하부 트랜지스터를 포함하는 제1 스택 구조물을 포함할 수 있다. 상기 제1 상부 트랜지스터는 제1 상부 게이트 전극, 상기 제1 상부 게이트 전극 내에 배치되는 제1 상부 활성 영역, 및 상기 제1 상부 게이트 전극 및 상기 제1 상부 활성 영역 사이에 배치되는 제1 상부 게이트 절연체를 포함할 수 있다. 상기 제1 상부 활성 영역은 상기 제1 반도체 물질을 포함하는 내부막 및 상기 내부막 과 상기 제1 상부 게이트 절연체 사이로 연장하고 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함하는 외부막을 포함할 수 있다. 상기 제1 하부 트랜지스터는 제1 하부 게이트 전극, 상기 제1 하부 게이트 전극 내에 배치되는 제1 하부 활성 영역, 및 상기 제1 하부 게이트 전극 및 상기 제1 하부 활성 영역 사이에 배치되는 제1 하부 게이트 절연체를 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 집적 회로 장치들은 기판 상에 상부 트랜지스터 및 상기 기판 및 상기 상부 트랜지스터 사이에 하부 트랜지스터를 포함하는 적층 구조물을 포함할 수 있다. 상기 상부 트랜지스터는 제1 수평 방향으로 서로 이격된 측면들을 포함하는 상부 게이트 전극 및 상기 상부 게이트 전극 내에 배치된 상부 활성 영역을 포함할 수 있다. 상기 상부 활성 영역은 내부막과, 상기 제1 수평 방향과 상이한 제2 수평 방향을 따라 취한 단면적 관점에서 상기 내부막을 감싸는 외부막을 포함하고, 상기 내부막 및 상기 외부막은 서로 상이한 물질들을 포함할 수 있다. 상기 하부 트랜지스터는 하부 게이트 전극 및 상기 하부 게이트 전극 내에 하부 활성 영역을 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 집적 회로 장치를 형성하는 방법들은 기판 상에 예비 구조물을 제공하는 단계를 포함할 수 있다. 상기 예비 구조물은 개구를 포함하는 절연막, 상기 개구 내에 예비 상부 활성 영역, 및 상기 개구 내에서 상기 기판 및 상기 예비 상부 활성 영역 사이에 배치되는 하부 활성 영역을 포함할 수 잇다. 상기 방법들은 또한, 상기 예비 상부 활성 영역을 식각함으로써 내부막을 형성하는 단계, 상기 내부막 상에 외부막을 형성하는 단계, 상기 하부 활성 영역 상 상기 개구 내에 하부 게이트 전극을 형성하는 단계, 및 상기 외부막 상 상기 개구 내에 상부 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따르면, 적층된 트랜지스터들 중 상부 트랜지스터들은 활성 영역들이 서로 상이한 물질들로 이루어져 있기 때문에, 상이한 문턱 전압들을 가질 수 있다. 따라서, 서로 상이한 문턱 전압들을 갖는 상부 트랜지스터들은, 상부 트랜지스터들이 하부 트랜지스터들 상에 적층될 때 수행하기 어려운 게이트 전극막들(예를 들어, 게이트 일함수막들)에 대한 다수의 패터닝 공정들 없이 형성될 수 있다.
도 1은 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 레이아웃을 도시한다.
도 2는 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 A-A'선 및 B-B'선을 따라 취한 단면도들이고, 도 3은 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 C-C'선 및 D-D'선에 따라 취한 단면도들이다.
도 4 및 도 5는 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치들을 A-A'선 및 B-B'선을 따라 취한 단면도들이다.
도 6 및 도 7은 본 발명의 일부 실시 예들에 따른 도 1의 제1 및 제2 상부 트랜지스터들을 A-A'선 및 B-B'선을 따라 취한 단면도들이다.
도 8은 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 A-A'선 및 B-B'선을 따라 취한 단면도들이고, 도 9는 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 C-C'선 및 D-D' 선을 따라 취한 단면도들이다.
도 10은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법들의 흐름도이다.
도 11 내지 도 20은 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 형성하는 방법들을 설명하기 위한 단면도들이다.
도 21은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법들의 흐름도이다.
도 22 내지 도 26은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법들을 설명하기 위한 단면도들이다.
본 발명의 실시 예들에 따르면, 적층된 트랜지스터들 중 상부 트랜지스터들은 활성 영역들이 서로 상이한 물질들로 이루어져 있기 때문에, 상이한 문턱 전압들을 가질 수 있다. 따라서, 서로 상이한 문턱 전압들을 갖는 상부 트랜지스터들은, 상부 트랜지스터들이 하부 트랜지스터들 상에 적층될 때 수행하기 어려운 게이트 전극막들(예를 들어, 게이트 일함수막들)에 대한 다수의 패터닝 공정들 없이 형성될 수 있다.
도 1은 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 레이아웃을 도시한다. 도 2는 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 A-A'선 및 B-B'선을 따라 취한 단면도들이고, 도 3은 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 C-C'선 및 D-D'선에 따라 취한 단면도들이다.
도 1 내지 도 3을 참조하면, 집적 회로 장치는 기판(100) 상에 제1적층 구조물(SS1) 및 제2적층 구조물(SS2)를 포함할 수 있다. 도 1은 제2적층 구조물(SS2)가 제1 방향(D1)에서 제1적층 구조물(SS1)로부터 이격된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2적층 구조물(SS2)는 제1방향(D1)과 상이한 방향(예를 들면, 제2방향(D2))에서 제1적층 구조물(SS1)로부터 이격될 수 있다.
제1 방향(D1)은 기판(100)의 상부면(100U)과 평행할 수 있으며, 제1 수평 방향일 수 있다. 기판(100)은 또한 상부면(100U)에 대향하는 하면(100L)을 포함할 수 있다. 상부면(100U)은 도 2에 도시된 바와 같이 제1적층 구조물(SS1) 및 제2적층 구조물(SS2)이 서로 마주할 수 있다. 제2 방향(D2)도 기판(100)의 상부면(100U)과 평행할 수 있으며, 제2 수평 방향일 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 상이할 수 있다. 일부 실시 예들에서, 제1 방향(D1)과 제2 방향(D2)은 서로 수직일 수 있다.
제1 적층 구조물(SS1)는 제1 상부 트랜지스터(TR_1U) 및 기판(100)과 제1 상부 트랜지스터(TR_1U) 사이에 위치하는 제1 하부 트랜지스터(TR_1L)를 포함할 수 있다. 제1 상부 트랜지스터(TR_1U)는 제3 방향(D3)으로 제1 하부 트랜지스터(TR_1L)와 오버랩될 수 있다. 제3 방향(D3)은 기판(100)의 상부면(100U)에 수직할 수 있으며, 수직 방향일 수 있다. 본 명세서에 사용된 바와 같이, "X 방향으로 요소 B와 중첩하는 요소 A"(또는 유사한 표현)는 X 방향으로 연장되고 요소 A 및 요소 B 모두를 교차하는 적어도 하나의 선이 있음을 의미한다. 일부 실시 예들에서, 집적 회로 장치는 모놀리식(monolithic) 적층 장치일 수 있고, 제1 상부 트랜지스터(TR_1U) 및 제1 하부 트랜지스터(TR_1L)는 단일 기판(예를 들어, 기판(100)) 상에 형성될 수 있다.
일부 실시 예들에서, 도 2및 도 3에 도시된 바와 같이, 기판(100)을 통한 누설 전류를 감소시키기 위하여, 기판(100)과 제1 하부 트랜지스터(TR_1L) 사이에 제1 절연막(42)이 제공될 수 있다. 일부 실시 예들에서, 제1 절연막(42)은 생략될 수 있고, 제1 하부 트랜지스터(TR_1L)는 기판(100)의 상부면(100U)에 접촉될 수 있다. 제1 적층 구조물(SS1)는 제2 절연막(44) 내에 제공된다.
제1 상부 트랜지스터(TR_1U)는 제1 상부 게이트 전극(26_1U)을 포함할 수 있고, 제1 하부 트랜지스터(TR_1L)는 기판(100)과 제1 상부 게이트 전극(26_1U) 사이에 위치할 수 있는 제1 하부 게이트 전극(26_1L)을 포함할 수 있다. 제1 상부 게이트 전극(26_1U)은 제3 방향(D3)으로 제1 하부 게이트 전극(26_1L)과 오버랩될 수 있다.
제1 상부 게이트 전극(26_1U) 및 제1 하부 게이트 전극(26_1L) 각각은 제1 방향(D1)으로 서로 이격될 수 있는 마주보는 측면들을 포함할 수 있다. 또한, 제1 적층 구조물(SS1)은 제1 상부 게이트 전극(26_1U)의 양측면에 각각 배치되는 제1 상부 소스/드레인 영역들(32_1U)을 포함할 수 있고, 제1 하부 게이트 전극(26_1L)의 양측면에 각각 배치되는 제1 하부 소스/드레인 영역들(32_1L)을 포함할 수 있다. 제1 상부 소스/드레인 영역들(32_1U)은 제3 방향(D3)으로 제1 하부 소스/드레인 영역들(32_1L)과 각각 오버랩될 수 있다.
제1 게이트 스페이서들(46_1)은 제1 상부 게이트 전극(26_1U)의 마주보는 측면들 상에 위치할 수 있고, 제1 상부 게이트 전극(26_1U)과 제1 상부 소스/드레인 영역들(32_1U)을 분리할 수 있다. 제1 상부 게이트 전극(26_1U)은 제1 게이트 스페이서들(46_1)에 의해 제1 상부 소스/드레인 영역들(32_1U)과 전기적으로 분리될 수 있다. 제1 게이트 스페이서들(46_1)는 또한 제1 하부 게이트 전극(26_1L)의 마주보는 측면들 상에 위치할 수 있고, 제1 하부 게이트 전극(26_1L)과 제1 하부 소스/드레인 영역들(32_1L)을 분리할 수 있다. 제1 하부 게이트 전극(26_1L)은 제1 게이트 스페이서들(46_1)에 의해 제1 하부 소스/드레인 영역들(32_1L)과 전기적으로 분리될 수 있다.
또한, 제1 상부 트랜지스터(TR_1U)는 제1 상부 게이트 전극(26_1U) 내의 제1 상부 활성 영역(22_1U) 및 제1 상부 활성 영역(22_1U)과 제1 상부 게이트 전극(26_1U) 사이의 제1 상부 게이트 절연체(24_1U)를 포함할 수 있다. 제1 상부 활성 영역(22_1U)은 제1 상부 게이트 절연체(24_1U)와 접촉할 수 있고, 제1 상부 게이트 절연체(24_1U)는 제1 상부 게이트 전극(26_1U)과 접촉할 수 있다. 본 명세서에서 "활성 영역"이라는 용어는 "채널 영역"과 상호 교환될 수 있는데, 이는 트랜지스터가 턴-온될 때 활성 영역의 적어도 일부(예를 들면, 외부 영역)에 채널이 형성되기 때문이다. 더욱이, 본 명세서에 사용된 바와 같이, "요소 A가 요소 B 내에 있는 것"(또는 유사한 표현)은 요소 B가 요소 A의 적어도 일부를 둘러싼다는 것을 의미한다.
제1 상부 활성 영역(22_1U)은 내부막(21) 및 내부막(21)과 제1 상부 게이트 절연체(24_1U) 사이로 연장되는 외부막(23)을 포함할 수 있다. 외부막(23)은 내부막(21)과 접할 수 있으며, 도 2에 도시된 바와 같이 제2 방향(D2)을 따라 취한 단면에서 내부막(21)을 완전히 둘러쌀 수 있다. 일부 실시 예들에서, 내부막(21) 및 외부막(23)은 각각 단일막일 수 있다. 내부막(21)과 외부막(23)은 서로 상이한 반도체 물질을 포함할 수 있다. 일부 실시 예들에서, 내부막(21)은 IV족 원소를 포함하는 반도체막일 수 있고, 외부막(23)은 IV-IV족 반도체 화합물 또는 III-V족 반도체 화합물을 포함하는 반도체막일 수 있다. 예를 들어, 내부막(21)은 실리콘막일 수 있고, 외부막(23)은 실리콘 게르마늄막일 수 있다.
일부 실시 예들에서, 제1 하부 트랜지스터(TR_1L)와 제1 상부 트랜지스터(TR_1U)는 서로 상이한 도전형을 가질 수 있고, 제1 적층 구조물(SS1)은 상보형 전계 효과 트랜지스터(CFET) 스택일 수 있다. 예를 들어, 제1 상부 트랜지스터(TR_1U)는 P형 트랜지스터일 수 있고, 제1 하부 트랜지스터(TR_1L)는 N형 트랜지스터일 수 있다. 제1 상부 트랜지스터(TR_1U)가 P형 트랜지스터일 때 외부막(23)이 실리콘 게르마늄막인 경우, 제1 상부 활성 영역(22_1U)이 단일 실리콘막인 경우와 비교하면 제1 상부 트랜지스터(TR_1U)의 문턱 전압이 낮아질 수 있다.
도 3을 참조하면, 내부막(21)은 제1 상부 소스/드레인 영역들(32_1U)과 접하고, 제1 방향(D1)으로 제1 길이(L1)를 가질 수 있다. 내부막(21)은 제1 상부 게이트 전극(26_1U) 내에 위치하는 중간 부분 및 가장자리 부분들을 포함할 수 있다. 내부막(21)의 각 가장자리 부분은 내부막(21)의 중간 부분과 제1 상부 소스/드레인 영역들(32_1U) 각각의 사이에 있다. 내부막(21)의 중간 부분은 제3 방향(D3)으로 제1 두께(T1)를 가질 수 있고, 내부막(21)의 가장자리 부분들은 제3 방향(D3)으로 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 더 두꺼울 수 있다. 예를 들어, 제2 두께(T2)와 제1 두께(T1)의 차이는 1nm 내지 20nm범위일 수 있다.
일부 실시 예들에서, 외부막(23)은 내부막(21)의 중간 부분에만 제공될 수 있고, 제1 방향(D1)으로 제2 길이(L2)를 가질 수 있는데, 이는 제1 길이(L1)보다 짧다. 외부막(23)은 제1 상부 소스/드레인 영역들(32_1U)과 이격될 수 있다. 내부막(21)의 가장자리 부분들은 외부막(23)의 측면들과 접할 수 있으며, 제1 상부 소스/드레인 영역들(32_1U)로부터 외부막(23)을 분리할 수 있다.
일부 실시 예들에서, 외부막(23)은 도 2 및 도 3에 도시된 바와 같이, 내부막(21) 상에 균일한 두께를 가질 수 있다. 예를 들어, 외부막(23)의 두께는 1nm 내지 10nm범위일 수 있다.
또한, 제1 하부 트랜지스터(TR_1L)는 제1 하부 게이트 전극(26_1L) 내의 제1 하부 활성 영역(22_1L) 및 제1 하부 활성 영역(22_1L)과 제1 하부 게이트 전극(26_1L) 사이의 제1 하부 게이트 절연체(24_1L)를 포함할 수 있다. 제1 하부 활성 영역(22_1L)은 제1 하부 게이트 절연체(24_1L)와 접촉하고, 제1 하부 게이트 절연체(24_1L)는 제1 하부 게이트 전극(26_1L)과 접촉할 수 있다. 제1 하부 트랜지스터(TR_1L)는 도 2에 도시된 바와 같이 2개의 제1 하부 활성 영역들(22_1L)을 포함할 수 있다. 제1 하부 활성 영역들(22_1L) 각각은 나노 시트(예를 들어, 실리콘 나노 시트)일 수 있고, 제1 하부 활성 영역들(22_1L) 각각은 제3 방향(D3)으로 1 nm 내지 100 nm 범위의 두께를 가질 수 있다. 일부 실시 예들에서, 제1 하부 트랜지스터(TR_1L)는 하나 또는 세 개 이상의 제1 하부 활성 영역들(22_1L)을 포함할 수 있다.
도 2 및 도 3는 제1 상부 게이트 전극(26_1U) 및 제1 하부 게이트 전극(26_1L) 각각을 단일막으로 도시하였으나, 제1 상부 게이트 전극(26_1U) 및 제1 하부 게이트 전극(26_1L) 각각은 다수의막들을 포함할 수 있다. 예를 들어, 제1 상부 게이트 전극(26_1U) 및 제1 하부 게이트 전극(26_1L) 각각은 제1 상부 활성 영역(22_1U) 또는 제1 하부 활성 영역(22_1U) 상에 메인 게이트 전극막(예를 들어, 금속막 및/또는 도핑된 반도체막) 및 메인 게이트 전극막과 제1 상부 활성 영역(22_1U) 또는 제1 하부 활성 영역(22_1L) 사이의 게이트 일함수막을 포함할 수 있다. 게이트 일함수막은 제1 상부 트랜지스터(TR_1U) 및 제1 하부 트랜지스터(TR_1L)의 도전형에 따라, n형 일함수막(예를 들어, TiC막, TiAl막, 또는 TiAlC막) 또는 p형 일함수막(예를 들어, TiN막)일 수 있다.
또한, 도 2 및 도 3는 제1 상부 게이트 절연체(24_1U) 및 제1 하부 게이트 절연체(24_1L) 각각을 단일막으로 도시하였으나, 제1 상부 게이트 절연체(24_1U) 및 제1 하부 게이트 절연체(24_1L) 각각은 다수의막들을 포함할 수 있다. 예를 들어, 제1 상부 게이트 절연체(24_1U) 및 제1 하부 게이트 절연체(24_1L) 각각은 활성 영역(예를 들어, 제1 상부 활성 영역(22_1U) 또는 제1 하부 활성 영역(22_1L))과 접하는 계면층(예를 들면, 실리콘 산화막) 및 계면층 상의 고유전율 물질막(high-k material layer)을 포함할 수 있다. 고유전율 물질막은 하프늄 실리케이트(hafnium silicate), 지르코늄 실리케이트(zirconium silicate), 하프늄 디옥사이드(hafnium dioxide), 및/또는 지르코늄 디옥사이드(zirconium dioxide)를 포함할 수 있다.
도 1 내지 도 3을 참조하면, 제2 적층 구조물(SS2)은 제2 상부 트랜지스터(TR_2U) 및 기판(100)과 제2 상부 트랜지스터(TR_2U) 사이에 위치하는 제2 하부 트랜지스터(TR_2L)를 포함할 수 있다. 제2 상부 트랜지스터(TR_2U)는 제3 방향(D3)으로 제2 하부 트랜지스터(TR_2L)와 오버랩될 수 있다.
제2 상부 트랜지스터(TR_2U)는 제2 상부 게이트 전극(26_2U), 제2 상부 게이트 전극(26_2U) 내의 제2 상부 활성 영역(22_2U), 및 제2 상부 활성 영역(22_2U)과 제2 상부 게이트 전극(26_2U) 사이의 제2 상부 게이트 절연체(24_2U)를 포함할 수 있다. 제2 상부 트랜지스터(TR_2U)는 제1 상부 트랜지스터(TR_1U)와 동일하거나 유사할 수 있으나, 제2 상부 활성 영역(22_2U)은 단일막이고, 제2 상부 활성 영역(22_2U)은 제1 방향(D1)을 따라 제3 방향(D3)으로 균일한 두께(예를 들어, 제2 두께(T2))를 가질 수 있다는 주요 차이점들이 있다. 제2 상부 활성 영역(22_2U)은 제3 방향(D3)으로 내부막(21)의 중간 부분의 제1 두께(T1)보다 두꺼운 두께를 가질 수 있다.
일부 실시 예들에서, 제2 상부 활성 영역(22_2U)은 제1 상부 활성 영역(22_1U)의 내부막(21)과 동일하고 제1 상부 활성 영역(22_1U)의 외부막(23)과는 상이한 반도체 물질을 포함할 수 있다. 따라서, 제1 상부 게이트 전극(26_1U)과 제2 상부 게이트 전극(26_2U)이 동일한 물질들을 포함하더라도, 제1 상부 트랜지스터(TR_1U)와 제2 상부 트랜지스터(TR_2U)는 서로 상이한 문턱 전압들을 가질 수 있다. 일부 실시 예들에서, 제1 상부 트랜지스터(TR_1U) 및 제2 상부 트랜지스터(TR_2U)는 P형 트랜지스터들일 수 있고, 제1 상부 트랜지스터(TR_1U)는, 외부막(23)이 실리콘 게르마늄막인 경우, 제2 상부 트랜지스터(TR_2U)보다 낮은 문턱 전압을 가질 수 있다.
제2 하부 트랜지스터(TR_2L)는 제2 하부 게이트 전극(26_2L), 제2 하부 게이트 전극(26_2L) 내의 제2 하부 활성 영역(22_2L), 및 제2 하부 활성 영역(22_2L)과 제2 하부 게이트 전극(26_2L) 사이의 제2 하부 게이트 절연체(24_2L)를 포함할 수 있다. 제2 하부 트랜지스터(TR_2L)의 구성요소들은 제1 하부 트랜지스터(TR_1L)의 구성요소들과 동일 또는 유사할 수 있다.
또한, 제2적층 구조물(SS2)는 제2 상부 게이트 전극(26_2U)과 제2 상부 소스/드레인 영역들(24_2U) 사이 및 제2 하부 게이트 전극(26_2L)과 제2 하부 소스/드레인 영역들(24_2L) 사이에 제공되어, 이들 사이를 전기적으로 절연하기 위한 제2 게이트 스페이서들(46_2)을 포함할 수 있다.
기판(100)은 하나 이상의 반도체 물질, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, 및/또는 InP를 포함할 수 있다. 일부 실시 예들에서, 기판(100)은 벌크 기판(예를 들어, 벌크 실리콘 기판) 또는 SOI(semiconductor on insulator) 기판일 수 있다.
내부막(21), 제1 하부 활성 영역(22_1L), 제2 상부 활성 영역(22_2U) 및 제2 하부 활성 영역(22_2L) 각각은 반도체 물질(들)(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄)을 포함할 수 있고, 불순물(예를 들어, 붕소, 알루미늄, 갈륨, 인듐, 인 및/또는 비소) 또한 포함할 수 있다. 일부 실시 예들에서, 내부막(21), 제1 하부 활성 영역(22_1L), 제2 상부 활성 영역(22_2U) 및 제2 하부 활성 영역(22_2L)은 동일한 물질(예를 들어, 실리콘)을 포함할 수 있으며, 각각은 예를 들어, 실리콘막일 수 있다.
제1 상부 소스/드레인 영역들(32_1U), 제1 하부 소스/드레인 영역들(32_1L), 제2 상부 소스/드레인 영역들(32_2U) 및 제2 하부 소스/드레인 영역들(32_2L) 각각은 반도체 물질(들) (예를 들면, 규소, 게르마늄, 규소-게르마늄)을 포함할 수 있고, 불순물(예를 들면, 붕소, 알루미늄, 갈륨, 인듐, 인 및/또는 비소) 또한 포함할 수 있다.
제1 절연막(42), 제2 절연막(44), 제1 게이트 스페이서들(46_1) 및 제2 게이트 스페이서들(46_2) 각각은 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전율 물질)을 포함할 수 있다. 저유전율 물질은 예를 들어, 불소 도핑된 이산화규소(fluorine-doped silicon dioxide), 유기규산염 유리(organosilicate glass), 탄소 도핑된 산화물(carbon-doped oxide), 다공성 이산화규소(porous silicon dioxide), 다공성 유기규산염 유리(porous organosilicate glass), 스핀-온 유기 폴리머 유전체(spin-on organic polymeric dielectric), 또는 스핀-온 실리콘 기반 폴리머 유전체(spin-on silicon based polymeric dielectric)를 포함할 수 있다.
도 4 및 도 5는 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치들을 A-A'선 및 B-B'선을 따라 취한 단면도들이다. 도 4 및 도 5에 도시된 집적 회로 장치들은 도 2 및 도 3에 도시된 집적 회로 장치들과 동일하거나 또는 유사하지만, 제1 및 제2 하부 활성 영역들(22_1L, 22_2L)이 도 2 및 도 3에서의 제1 및 제2 하부 활성 영역(22_1L, 22_2L)과 상이한 형상들을 갖는다는 주요 차이점을 갖는다.
도 4를 참조하면, 제1 하부 트랜지스터(TR_1L)는 제1 하부 활성 영역(24_1L)으로 다수의(예를 들어, 두 개) 나노 와이어들을 포함할 수 있고, 제2 하부 트랜지스터(TR_2L)는 제2 하부 활성 영역(24_2L)으로 다수의(예를 들어, 두 개) 나노 와이어들을 포함할 수 있다. 각각의 나노와이어들은 원형 단면을 가질 수 있고, 나노와이어들의 반경은 1 nm 내지 100 nm 범위일 수 있다.
도 5를 참조하면, 제1 하부 트랜지스터(TR_1L)는 핀(fin) 형태의 제1 하부 활성 영역들(24_1L)을 포함하고, 제2 하부 트랜지스터(TR_2L)는 핀 형태의 제2 하부 활성 영역들(24_2)을 포함할 수 있다.
도 6 및 도 7은 본 발명의 일부 실시 예들에 따른 도 1의 제1 및 제2 상부 트랜지스터들(TR_1U, TR_2U)을 A-A'선 및 B-B'선을 따라 취한 단면도들이다.
일부 실시 예들에서, 도 6에서 도시된 바와 같이, 제1 상부 트랜지스터(TR_1U)는 다수의 나노 시트들을 포함하고, 각각의 나노시트들은 제1 상부 활성 영역들(22_1U)의 내부막(21)일 수 있고, 제2 상부 트랜지스터(TR_2U)는 다수의 나노 시트들을 포함하고, 각각의 나노 시트들은 제2 상부 활성 영역(22_2U)일 수 있다. 내부막들(21) 각각은 제1 상부 게이트 전극(26_1U) 내에 위치하는 중간 부분을 포함할 수 있고, 제3 방향(D3)으로 제3 두께(T3)를 가질 수 있고, 제2 상부 활성 영역들(22_2U) 각각은 제3 방향(D3)으로 제4 두께(T4)를 가질 수 있다. 제4 두께(T4)는 제3 두께(T3)보다 클 수 있다. 예를 들어, 제4 두께(T4)와 제3 두께(T3)의 차이는 1nm 내지 20nm범위일 수 있다. 도 6은 제1 상부 트랜지스터(TR_1U) 및 제2 상부 트랜지스터(TR_2U) 각각이 2개의 나노 시트를 포함하는 것으로 도시하고 있으나, 제1 상부 트랜지스터(TR_1U) 및 제2 상부 트랜지스터(TR_2U) 각각은 다양한 수량의 나노 시트들(예를 들어, 1개 또는 3개 이상)을 포함할 수 있다.
일부 실시 예들에서, 도 7에 도시된 바와 같이, 제1 상부 트랜지스터(TR_1U)는 다수의 나노 와이어들을 포함할 수 있고, 각각의 나노 와이어들은 제1 상부 활성 영역들(22_1U)의 내부막(21)일 수 있고, 제2 상부 트랜지스터(TR_2U)은 다수의 나노 와이어들을 포함할 수 있고, 각각의 나노 와이어들은 제2 상부 활성 영역(22_2U)일 수 있다. 내부막들(21) 각각은 제1 상부 게이트 전극(26_1U) 내에 위치하는 중간 부분을 포함할 수 있고, 제3 방향(D3)으로 제5 두께(T5, 예를 들어, 나노 와이어의 직경)를 가질 수 있고, 제2 상부 활성 영역들(22_2U) 각각은 제3 방향(D3)으로 제6 두께(T6, 예를 들어, 나노 와이어의 직경)를 가질 수 있다. 제6 두께(T6)는 제5 두께(T5)보다 클 수 있다. 예를 들어, 제6 두께(T6)와 제5 두께(T5)의 차이는 1nm 내지 20nm 범위일 수 있다. 도 7은 제1 상부 트랜지스터(TR_1U) 및 제2 상부 트랜지스터(TR_2U) 각각이 2개의 나노와이어들을 포함하는 것으로 도시하고 있으나, 제1 상부 트랜지스터(TR_1U) 및 제2 상부 트랜지스터(TR_2U) 각각은 다양한 수량의 나노와이어들(예를 들어, 1개 또는 3개 이상)을 포함할 수 있다.
도 8은 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 A-A'선 및 B-B'선을 따라 취한 단면도들이고, 도 9는 본 발명의 일부 실시 예들에 따른 도 1의 집적 회로 장치를 C-C'선 및 D-D' 선을 따라 취한 단면도들이다. 도 8 및 도 9에 도시된 집적 회로 장치는 도 2 및 도 3에서 설명된 집적 회로 장치와 동일하거나 유사하지만, 스택 절연막(48)이 상부 게이트 전극 (예를 들어, 제1 상부 게이트 전극(26_1U) 또는 제2 상부 게이트 전극(26_2U))과 하부 게이트 전극 (예를 들어, 제1 하부 게이트 전극(26_1L) 또는 제2 하부 게이트 전극(26_2L)) 사이에 제공되어 상부 게이트 전극과 하부 게이트 전극을 분리할 수 있다는 주요한 차이점을 가지고 있다. 스택 절연막(48)은 절연 물질(예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및/또는 저유전율 물질)을 포함할 수 있다.
도 10은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법들의 흐름도이고, 도 11 내지 도 20은 본 발명의 일부 실시 예들에 따른 집적 회로 장치의 형성하는 방법들을 설명하기 위한 단면도들이다. 도 11, 도 13 내지 도 16, 도 18 내지 도 20은 도 1에서 A-A'선 및 B-B'선을 따라 취한 단면도들이고, 도 12, 도 17, 및 도 19는 도 1에서 C-C'선 및 D-D' 선을 따라 취한 단면도들이다.
도 10 내지 도 12를 참조하면, 방법들은 제1 및 제2 예비 구조물을 제공하는 단계(블록 1000)를 포함할 수 있다. 제1 예비 구조물은 제2 절연막(44)의 제1 개구(50_1) 내에 형성된 예비 제1 상부 활성 영역(22_1PU) 및 제1 하부 활성 영역(22_1L), 예비 제1 상부 활성 영역(22_1PU)의 양측면들에 접하는 제1 상부 소스/드레인 영역들(32_1U), 제1 하부 활성 영역(22_1L)의 양측면들에 접하는 제1 하부 소스/드레인 영역들(32_1L), 및 제1 게이트 스페이서들(46_1)을 포함할 수 있다. 예비 제1 상부 활성 영역(22_1PU)들은 제1 방향(D1)으로 서로 이격되고, 제1 게이트 스페이서들(46_1) 내에 각각 배치될 수 있는 가장자리 부분들을 포함할 수 있다. 제1 게이트 스페이서들(46_1)은 예비 제1 상부 활성 영역(22_1PU)의 가장자리 부분들과 각각 접촉할 수 있다. 가장자리 부분들 사이에 배치된 예비 제1 상부 활성 영역(22_1PU)의 중간 부분은 제1 개구(50_1)에 노출될 수 있다.
제2 예비 구조물은 제2 절연막(44)의 제2 개구(50_2)에 형성된 제2 상부 활성 영역(22_2U) 및 제2 하부 활성 영역(22_2L)을 포함할 수 있으며, 제2 상부 활성 영역의 양측면과 접하는 제2 상부 소스/드레인 영역들(32_2U) 영역(22_2U), 제2 하부 활성 영역(22_2L)의 양측면에 접하는 제2 하부 소스/드레인 영역들(32_2L), 및 제2 게이트 스페이서들(46_2)을 포함한다.
예비 제1 상부 활성 영역(22_1PU) 및 제2 상부 활성 영역(22_2U) 각각은 제1 방향(D1)을 따라 제3 방향(D3)으로 균일한 두께(예를 들어, 제2 두께(T2))를 가질 수 있다.
도 10 및 도 13을 참조하면, 제1 개구(50_1) 및 제2 개구(50_2)에 보호막(52)을 형성할 수 있다(블록 1100). 보호막(52)은 원자층 적층(Atomic Layer Deposition, ALD)와 같은 컨포멀 증착 공정에 의해 형성될 수 있으며, 보호막(52)은 예비 제1 상부 활성 영역(22_1PU), 제1 하부 활성 영역(22_1L), 제2 상부 활성 영역(22_2U) 및 제2 하부 활성 영역(22_2L)의 표면들 상에, 그리고 제1 개구(50_1) 및 제2 개구(50_2)의 내측면들 상에서 균일한 두께를 가질 수 있다. 마스크막(54)은 제1 개구(50_1)의 하부 내에 형성될 수 있고, 제2 개구(50_2) 내에 형성될 수 있다. 도 13에 도시된 바와 같이, 마스크막(54)는 예비 제1 상부 활성 영역(22_1PU) 상에 형성된 보호막(52)을 노출시킬 수 있다. 예를 들면, 제1 개구(50_1) 및 제2 제2 개구(50_2)에 예비 마스크막을 형성한 후, 제1 개구(50_1) 상부에 형성된 예비 마스크막의 일부를 제거하여 형성된 보호막(52)을 노출시킬 수 있다. 예비 마스크막을 제1 개구(50_1) 및 제2 개구(50_2) 내에 형성할 수 있으며, 이어서 제1 개구(50_1)의 상부 내에 형성된 예비 마스크막의 일부를 제거하여, 예비 제1 상부 활성 영역(22_1PU) 상에 형성된 보호막(52)을 노출시킬 수 있다.
보호막(52)은 마스크막(54)과 상이한 물질을 포함할 수 있으며, 마스크막(54)에 대해 식각 선택비를 가질 수 있다. 또한, 보호막(52)은 예비 제1 상부 활성 영역(22_1PU)과 상이한 물질을 포함할 수 있으며, 예비 제1 상부 활성 영역(22_1PU)에 대한 식각 선택비를 가질 수 있다. 예를 들어, 보호막(52)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있고, 마스크막(54)은 광학 평탄화막(optical planarization layer, OPL) 및/또는 스핀 온 하드마스크막(spin hardmask layer, SOH)일 수 있다. 보호막(52)은 1 nm 내지 10 nm 범위의 두께를 가질 수 있다.
도 10 및 도 14를 참조하면, 마스크막(54)에 의해 덮이지 않은 보호막(52)의 일부가 제1 예비 구조물로부터 제거될 수 있어(블록 1200), 예비 제1 상부 활성 영역(22_1PU)이 노출될 수 있다.
도 15를 참조하면, 제1 개구(50_1) 및 제2 개구(50_2)로부터 마스크막(54)을 제거할 수 있다.
도 10, 도 16 및 도 17을 참조하면, 제1 개구(50_1)에 노출된 예비 제1 상부 활성 영역(22_1PU)의 일부를 제거(예를 들어, 등방성 식각)할 수 있어, 내부막(21)을 형성할 수 있다(블록 1300). 제1 개구(50_1)에 노출된 내부막(21)의 일부(예를 들어, 내부막(21)의 중간 부분)는 제3 방향(D3)으로 제1 두께(T1)를 가질 수 있고, 제1 두께(T1)는 예비 제1 상부 활성 영역(22_1PU)의 제2 두께(T2)보다 얇다. 제1 게이트 스페이서들(46_1) 내에 포함된 예비 제1 상부 활성 영역(22_1PU)의 가장자리 부분들은 식각되지 않아 두께가 감소되지 않을 수 있다. 예비 제1 상부 활성 영역(22_1PU)을 식각하는 동안 보호막(52)으로 덮인 모든 소자는 식각되지 않을 수 있다.
도 10, 도 18 및 도 19를 참조하면, 예를 들어, 내부막(21)을 시드층(seed layer)으로 사용하여 에피택셜 성장 프로세스를 수행함으로써 외부막(23)이 형성될 수 있다(블록 1400). 외부막(23)은 내부막(21)과 접촉할 수 있다. 도 18 및 도 19에 도시된 바와 같이, 외부막(23)은 내부막(21) 상에서 균일한 두께를 가질 수 있다.
도 10 및 도 20을 참조하면, 보호막(52)이 제거될 수 있다(블록 1500). 도 10 및 도 2, 및 도 3을 참조하면, 하부 게이트 구조물들 및 상부 게이트 구조물들이 형성될 수 있다(블록 1600). 하부 게이트 구조물들은 제1 하부 게이트 절연체(24_1L) 및 제1 하부 게이트 전극(26_1L)을 포함하는 제1 하부 게이트 구조물 및 제2 하부 게이트 절연체(24_2L) 및 제2 하부 게이트 전극(26_2L)을 포함하는 제2 하부 게이트 구조물을 포함할 수 있다. 상부 게이트 구조물들은 제1 상부 게이트 절연체(24_1U) 및 제1 상부 게이트 전극(26_1U)을 포함하는 제1 상부 게이트 구조물 및 제2 상부 게이트 절연체(24_2U) 및 제2 상부 게이트 전극(26_2U)을 포함하는 제2 상부 게이트 구조물을 포함할 수 있다.
도 21은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법들의 흐름도이고, 도 22 내지 도 26은 본 발명의 일부 실시 예들에 따른 집적 회로 장치를 형성하는 방법들을 설명하기 위한 단면도들이다. 도 22 내지 도 26은 도 22 도1에서 A-A'선 및 B-B'선을 따라 취한 단면도들이다. 도 21에 설명된 방법들은 도 10에의 방법들과 동일하거나 유사하지만 하부 게이트 구조가 보호막을 형성하기 전에 형성될 수 있다는 주요 차이점을 갖는다.
도 21 및 도 22를 참조하면, 방법들은 제1 및 제2 예비 구조물들(예를 들어, 도 11의 제1 및 제2 예비 구조물들) 내에 하부 게이트 구조물들을 형성하는 것(블록 1050)을 포함할 수 있다. 하부 게이트 구조물들은 제1 하부 게이트 절연체(24_1L) 및 제1 하부 게이트 전극(26_1L)을 포함하는 제1 하부 게이트 구조물 및 제2 하부 게이트 절연체(24_2L) 및 제2 하부 게이트 전극(26_2L)을 포함하는 제2 하부 게이트 구조물을 포함할 수 있다.
도 21 및 도 23을 참조하면, 또한, 방법들은 제1 하부 게이트 구조물 및 제2 하부 게이트 구조물 상에 보호막(52)을 형성하는 것(블록 1100)을 포함할 수 있다. 보호막(52)은 예비 제1 상부 활성 영역(22_1PU) 및 제2 상부 활성 영역(22_2U)의 표면들 상에 균일한 두께를 갖도록 형성될 수 있다. 마스크막(54)은 제2 하부 게이트 구조물 상에 형성될 수 있고, 예비 제1 상부 활성 영역(22_1PU) 상에 형성된 보호막(52)을 노출시킬 수 있다. 예를 들어, 제1 하부 게이트 구조물 및 제2 하부 게이트 구조물 상에 예비 마스크막을 형성한 후, 제1 하부 게이트 구조물 상에 형성된 예비 마스크막의 일부를 제거할 수 있어, 예비 제1 상부 활성 영역(22_1PU) 상에 형성된 보호막(52)을 노출시킬 수 있다.
도 21 및 도 24를 참조하면, 마스크막(54)에 의해 덮이지 않은 보호막(52)의 일부가 제거되어(블록 1200), 예비 제1 상부 활성 영역(22_1PU)이 노출될 수 있다.
도 21 및 도 25를 참조하면, 예비 제1 상부 활성 영역(22_1PU)의 일부를 제거(예를 들어, 등방성 식각)함으로써, 내부막(21)을 형성할 수 있다(블록 1300). 도 21 및 도 26을 참조하면, 예를 들어, 내부막(21)을 시드층으로 사용하여 에피택셜 성장 공정을 수행함으로써 외부막(23)이 형성될 수 있다(블록 1400). 외부막(23)이 형성된 후, 제2 하부 게이트 구조물 상에 형성된 보호막(52)이 제거될 수 있다(블록 1500).
도 21 및 도 2, 및 도 3을 참조하면, 하부 게이트 구조물들 상에 상부 게이트 구조물들을 형성할 수 있다(블록 1650). 상부 게이트 구조물들은 제1 상부 게이트 절연체(24_1U) 및 제1 상부 게이트 전극(26_1U)을 포함하는 제1 상부 게이트 구조물 및 제2 상부 게이트 절연체(24_2U) 및 제2 상부 게이트 전극(26_2U)을 포함하는 제2 상부 게이트 구조물을 포함할 수 있다.
일부 실시 예들은 첨부 도면을 참조하여 설명될 수 있다. 많은 다른 형태 및 실시 예들이 본 개시를 벗어나지 않고 설계가 가능하며, 따라서 본 개시는 본 명세서에 설명된 예시적인 실시 예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 예시적인 실시 예들은 본 개시가 완전하고 완벽할 수 있도록 제공될 수 있으며, 본 개시의 범위를 통상의 기술자가 이해할 수 있다. 도면에서, 층 및 영역의 크기 및 상대적 크기는 명확하게 하기 위해 과장될 수 있다. 동일한 도면 부호는 동일한 구성 요소를 지칭할 수 있다.
일부 실시 예에 따른 예시적인 실시 예들은 이상적인 실시 예 및 예시적인 실시 예의 중간 구조의 개략도일 수 있으며, 단면도를 참조하여 설명될 수 있다. 이와 같이, 예를 들어, 제조 기술 및/또는 허용 오차와 같은 결과로써의 도면의 형상으로부터의 변형은 통상의 기술자에게 예상될 수 있다. 따라서 본 명세서의 일부 실시 예는 본 명세서에 예시된 특정 형상으로 제한되는 것으로 해석되어서는 안 되며, 예를 들어, 제조로부터 초래되는 형상의 편차를 포함할 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, "및/또는”이라는 용어는 연관된 열거된 항목들의 하나 이상 또는 모든 조합들을 포함한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
상기에 개시된 주제는 제한적이지 않고 예시적인 것으로 간주되어야 하며, 첨부된 청구범위는 본 발명 개념의 진정한 사상 및 범위 내에 있는 이러한 모든 수정, 개선 및 기타 실시 예를 포함하도록 의도된다. 따라서, 법률이 허용하는 최대 범위 내에서, 이하의 청구항 및 그 균등물에 대한 가장 넓은 허용 가능한 해석에 의해 청구범위가 결정되며, 전술한 상세한 설명에 의해 한정되거나 제한되지 않는다.

Claims (10)

  1. 제1 적층 구조물을 포함하되,
    상기 제1 적층 구조물은:
    기판 상에 제1 상부 트랜지스터; 및
    상기 기판 및 상기 제1 상부 트랜지스터 사이에 제1 하부 트랜지스터를 포함하되,
    상기 제1 상부 트랜지스터는:
    제1 상부 게이트 전극;
    상기 제1 상부 게이트 전극 내에 배치되는 제1 상부 활성 영역; 및
    상기 제1 상부 게이트 전극 및 상기 제1 상부 활성 영역 사이에 배치되는 제1 상부 게이트 절연체를 포함하되,
    상기 제1 상부 활성 영역은 상기 제1 반도체 물질을 포함하는 내부막 및 상기 내부막 과 상기 제1 상부 게이트 절연체 사이로 연장하고 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함하는 외부막을 포함하며,
    상기 제1 하부 트랜지스터는:
    제1 하부 게이트 전극;
    상기 제1 하부 게이트 전극 내에 배치되는 제1 하부 활성 영역; 및
    상기 제1 하부 게이트 전극 및 상기 제1 하부 활성 영역 사이에 배치되는 제1 하부 게이트 절연체를 포함하는 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 물질은 실리콘이고, 상기 제2 반도체 물질은 실리콘 게르마늄인 집적 회로 장치.
  3. 제1 항에 있어서,
    상기 외부막은 상기 내부막 상에서 균일한 두께를 갖는 집적 회로 장치.
  4. 제3항에 있어서,
    상기 외부막의 상기 균일한 두께는 1 나노미터(nm) 내지 10 nm 범위인 집적 회로 장치.
  5. 제1항에 있어서,
    상기 제1 상부 트랜지스터는 P형 트랜지스터이고, 상기 제1 하부 트랜지스터는 N형 트랜지스터인 집적 회로 장치.
  6. 제1항에 있어서, 상기 제1 상부 게이트 전극과 상기 제1 하부 게이트 전극을 분리하는 스택 절연막을 더 포함하는 집적 회로 장치.
  7. 제1항에 있어서,
    상기 제1 상부 게이트 전극의 양측면들 상에 각각 제1 상부 소스/드레인 영역을 더 포함하고,
    상기 제1 상부 활성 영역의 상기 내부막은 상기 제1 상부 소스/드레인 영역들 사이에서 연속적으로 연장되고 상기 제1 상부 소스/드레인 영역들과 접촉하고, 상기 제1 상부 활성 영역의 상기 외부막은 상기 제1 상부 소스/드레인들로부터 이격된 집적 회로 장치.
  8. 제7항에 있어서,
    상기 제1 상부 게이트 전극의 상기 양측면들은 제1 수평 방향으로 서로 이격되어 있고,
    상기 제1 상부 활성 영역의 상기 내부막은 상기 제1 수평 방향으로 제1 길이를 갖고, 상기 제1 상부 활성 영역의 상기 외부막은 상기 제1 수평 방향으로 제2 길이를 갖고, 상기 제1 길이는 상기 제2 길이보다 더 긴 집적 회로 장치.
  9. 제1항에 있어서,
    상기 제1 상부 게이트 전극의 양측면들 상에 각각 게이트 스페이서들을 더 포함하고,
    상기 제1 상부 활성 영역의 상기 내부막은 중간 부분 및 가장자리 부분들을 포함하고,
    상기 중간 부분은 상기 제1 상부 게이트 전극 내에 배치되고 상기 기판의 상부면에 수직인 수직 방향으로 제1 두께를 가지며, 상기 가장자리 부분들은 상기 게이트 스페이서들 중 하나 내부에 배치되고 상기 수직 방향으로 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 더 두꺼운 집적 회로 장치.
  10. 기판 상에 예비 구조물을 제공하되, 상기 예비 구조물은 개구를 포함하는 절연막, 상기 개구 내에 예비 상부 활성 영역, 및 상기 개구 내에서 상기 기판 및 상기 예비 상부 활성 영역 사이에 배치되는 하부 활성 영역을 포함하고;
    상기 예비 상부 활성 영역을 식각함으로써 내부막을 형성하는 단계;
    상기 내부막 상에 외부막을 형성하는 단계;
    상기 하부 활성 영역 상 상기 개구 내에 하부 게이트 전극을 형성하는 단계; 및
    상기 외부막 상 상기 개구 내에 상부 게이트 전극을 형성하는 단계를 포함하는 집적 회로 장치의 형성 방법.
KR1020220128242A 2021-11-11 2022-10-07 적층 트랜지스터들을 포함하는 집적 회로 장치들 및 그 형성 방법들 KR20230068993A (ko)

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