KR20220074909A - 향상된 고이동도의 채널 요소를 갖는 고성능 나노 시트를 제조하는 방법 - Google Patents

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KR20220074909A
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마크 아이 가드너
에이치 짐 풀포드
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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 디바이스는 기판 위에 형성된 제1 트랜지스터 쌍을 포함한다. 제1 트랜지스터 쌍은 서로 적층된 n형 트랜지스터와 p형 트랜지스터를 포함한다. n형 트랜지스터는 제1 밴드갭 값을 갖는 하나 이상의 제1 나노 채널을 포함하는 제1 채널 영역을 갖는다. 하나 이상의 제1 나노 채널은 기판을 따라 측방향으로 연장되고, 기판 위에 적층되고, 서로 이격되어 있다. p형 트랜지스터는 화합물 재료의 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 화합물 재료로 만들어진 하나 이상의 제2 나노 채널을 포함하는 제2 채널 영역을 갖는다. 하나 이상의 제2 나노 채널은 기판을 따라 측방향으로 연장되고, 기판 위에 적층되고, 서로 이격되어 있다.

Description

향상된 고이동도의 채널 요소를 갖는 고성능 나노 시트를 제조하는 방법
관련 출원
본 출원은 미국 정규 특허 출원 번호 16/592,580(출원일: 2019년 10월 3일, 발명의 명칭: "High Performance Nanosheet Fabrication Method with Enhanced High Mobility Channel Elements", 전체 내용이 본 명세서에 포함됨)에 대한 우선권을 주장한다.
기술 분야
본 발명은 상이한 디바이스 영역(예를 들어, NMOS, PMOS)의 제조를 위해 다수의 선택적 나노 채널(nano-channel)을 사용하여 3D 트랜지스터를 제조하는 것에 관한 것이다. 가장 높은 이동도를 갖는 요소를 선택하면 실리콘 면적당 더 큰 구동 전류를 구현할 수 있다. 본 발명은 이러한 고성능을 달성하기 위해 게르마늄(Ge) 및 게르마늄 주석(GeSn) 나노 평면을 제조하는 방법을 제공한다.
반도체 디바이스를 제조하는 동안 성막 증착, 에칭 마스크 생성, 패터닝, 포토레지스트 현상, 재료 에칭 및 제거뿐만 아니라 도핑 처리와 같은 다양한 제조 공정이 실행된다. 기판 상에 원하는 반도체 디바이스 디바이스를 형성하기 위해 이러한 공정을 반복한다. 역사적으로 마이크로 제조를 통해 트랜지스터는 상부에 형성된 배선/금속화를 통해 하나의 평면에 생성되어 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 스케일링 노력은 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켰지만 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 스케일링 노력은 더 큰 도전에 직면해 있다. 반도체 디바이스 제조사는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 디바이스에 대한 열망을 표명해 왔다. 3D 반도체 디바이스의 제조는 스케일링, 제조 후 처리뿐만 아니라 3D 제조 공정의 다른 양태와 관련된 많은 새롭고 고유한 문제를 제기한다.
본 명세서에서 상보적 전계 효과 트랜지스터(CFET) 디바이스가 제공된다. CFET 디바이스는 NMOS 또는 PMOS 트랜지스터가 상보물 위에 위치되는 3차원 적층된 논리 트랜지스터이다. NMOS 또는 PMOS 트랜지스터는 하나 이상의 나노 와이어 또는 나노 시트를 포함하는 채널 영역을 가질 수 있다. 나노 와이어 또는 나노 시트는 서로 이격되어 기판을 따라 측 방향으로 형성될 수 있다. NMOS 또는 PMOS 트랜지스터는 나노 와이어 또는 나노 시트의 두 단부에 위치된 소스/드레인 영역을 가질 수 있다. NMOS와 PMOS의 채널 영역을 둘러싸도록 게이트 구조물이 형성될 수 있다.
기능적 스케일링이 면적 스케일링을 가능하게 하기 위해 나노 와이어 및/또는 나노 시트의 크기를 계속 줄임에 따라 주어진 디바이스의 구동 전류 내에 상당한 문제가 있게 된다. NMOS 채널과 PMOS 채널에 상이한 재료를 포함시켜 나노 와이어 및/또는 나노 시트에 필요한 변형을 제공함으로써 구동 전류를 개선하고 상보적 전계 효과 트랜지스터(CFET) 디바이스의 제어를 개선할 수 있다.
본 발명의 기술은 나노 와이어 및/또는 나노 시트에 가장 높은 이동도를 제공하기 위해 NMOS 채널과 PMOS 채널에 상이한 재료를 갖는 상보적 FET(전계 효과 트랜지스터) 디바이스를 위한 셀 아키텍처, 설계 개념 및 대응하는 제조 방법을 제공한다.
물론, 본 명세서에 개시된 제조 단계의 순서는 명확함을 위해 제시된다. 일반적으로, 이러한 제조 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서의 상이한 특징, 기술, 구성 등의 각각이 본 명세서의 여러 위치에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있다는 점에 유의해야 한다. 따라서, 본 발명은 다양한 방식으로 구현되고 볼 수 있다.
본 '발명의 내용' 란은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 제시하는 것이 아니라는 점에 유의해야 한다. 대신, 본 '발명의 내용' 란은 종래 기술에 비해 상이한 실시형태 및 대응하는 신규성 논점에 대한 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점에 대해서는 아래에서 추가로 논의되는 본 발명의 상세한 설명 란 및 대응하는 도면을 참조하면 된다.
본 발명의 일 양태에 따르면, 반도체 디바이스가 제공된다. 본 디바이스는 기판 위에 형성된 제1 트랜지스터 쌍을 갖는다. 제1 트랜지스터 쌍은 서로 적층된 n형 트랜지스터와 p형 트랜지스터를 포함한다. n형 트랜지스터는 제1 밴드갭(bandgap) 값을 갖는 하나 이상의 제1 나노 채널을 포함하는 제1 채널 영역을 갖는다. 하나 이상의 제1 나노 채널은 기판을 따라 측방향으로 연장되고, 기판 위에 적층되고, 서로 이격되어 있다. p형 트랜지스터는 화합물 재료의 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 화합물 재료로 만들어진 하나 이상의 제2 나노 채널을 포함하는 제2 채널 영역을 갖는다. 하나 이상의 제2 나노 채널은 기판을 따라 측방향으로 연장되고, 기판 위에 적층되고, 서로 이격되어 있다. 제1 채널 영역에 있는 하나 이상의 제1 나노 채널 각각과 제2 채널 영역에 있는 하나 이상의 제2 나노 채널 각각은 게이트 구조물에 의해 각각 둘러싸여 있다.
일부 실시형태에서, 하나 이상의 제1 나노 채널은 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 화합물 재료는 미리 결정된 재료 비율이 GeSn에서 1% 내지 10%의 Sn 함량을 포함하도록 게르마늄-주석(GeSn)을 포함한다.
일부 실시형태에서, 하나 이상의 제1 나노 채널은 N개의 제1 나노 채널을 가질 수 있으며, 여기서 N은 1 내지 10의 정수이다. 유사하게, 하나 이상의 제2 나노 채널은 M개의 제2 나노 채널을 포함할 수 있으며, 여기서 M은 1 내지 10의 정수일 수 있다. 본 명세서에서 나노 채널은 전계 효과 트랜지스터를 위한 나노 시트형 채널의 나노 와이어를 의미한다.
개시된 디바이스에서, n형 트랜지스터는 인으로 도핑된 제1 재료로 만들어진 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 더 포함한다. n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 하나 이상의 제1 나노 채널의 두 단부에 위치되고, 하나 이상의 제1 나노 채널과 직접 접촉한다. 또한, p형 트랜지스터는 붕소로 도핑된 제2 재료로 만들어진 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 더 포함한다. p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 하나 이상의 제2 나노 채널의 두 단부에 위치되고, 하나 이상의 제2 나노 채널과 직접 접촉한다.
일부 실시형태에서, 제1 재료는 실리콘을 포함할 수 있다. 제2 재료는 GeSi, Ge, GePt, GeSiSn, GePtSi, GePt, SiGePt, SiGeSn, 또는 SiGeSnPt 중 적어도 하나를 포함할 수 있다.
일부 실시형태에서, n형 트랜지스터는 p형 트랜지스터 위에 적층된다. 일부 실시형태에서, p형 트랜지스터는 n형 트랜지스터 위에 적층된다.
디바이스는 기판 위에 형성된 제2 트랜지스터 쌍을 가질 수 있다. 제2 트랜지스터는 n형 트랜지스터와 p형 트랜지스터를 포함한다. 제2 트랜지스터 쌍은 제1 트랜지스터 쌍의 제1 측에 위치된다. 제2 트랜지스터 쌍의 n형 트랜지스터의 n 채널 영역은 제1 트랜지스터 쌍의 n형 트랜지스터의 제1 S/D 영역에 결합되고, 제2 트랜지스터 쌍의 p형 트랜지스터의 p 채널 영역은 제1 트랜지스터 쌍의 p형 트랜지스터의 제1 S/D 영역에 결합된다. 디바이스는 기판 위에 형성된 제3 트랜지스터 쌍을 더 가질 수 있다. 제3 트랜지스터 쌍은 n형 트랜지스터와 p형 트랜지스터를 포함한다. 제3 트랜지스터 쌍은 제1 트랜지스터 쌍의 제2 측에 위치될 수 있다. 제3 트랜지스터 쌍의 n형 트랜지스터의 n 채널 영역은 제1 트랜지스터 쌍의 n형 트랜지스터의 제2 S/D 영역에 결합되고, 제3 트랜지스터 쌍의 p형 트랜지스터의 p형 채널 영역은 제1 트랜지스터 쌍의 p형 트랜지스터의 제2 S/D 영역에 결합된다.
본 발명의 다른 양태에 따르면, 반도체를 형성하는 방법이 제공된다. 개시된 방법에서, 기판 위에 에피택셜 층 스택이 형성된다. 에피택셜 층 스택은 복수의 중간 층, 제1 밴드갭 값을 갖는 하나 이상의 제1 나노 층, 및 하나 이상의 제2 나노 층을 포함한다. 하나 이상의 제2 나노 층은 화합물 재료의 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 화합물 재료로 만들어진다. 하나 이상의 제1 나노 층은 하나 이상의 제2 나노 층 위에 위치되고, 복수의 중간 층 중 하나 이상에 의해 하나 이상의 제2 나노 층으로부터 이격되어 있다. 하나 이상의 제1 나노 층은 복수의 중간 층 중 하나 이상에 의해 서로 이격되어 있다. 하나 이상의 제2 나노 층은 복수의 중간 층 중 하나 이상에 의해 서로 이격되어 있다.
개시된 방법에서, 이후 에피택셜 층 스택에 복수의 트렌치가 형성될 수 있다. 에피택셜 층 스택은, 하나 이상의 제1 나노 층이 복수의 제1 나노-채널로 분리되고, 하나 이상의 제2 나노 층이 복수의 제2 나노 채널로 분리되고, 복수의 서브-스택 각각이 하나 이상의 제1 나노 채널과 하나 이상의 제2 나노 채널을 포함하도록 복수의 트렌치에 의해 복수의 서브-스택으로 분리될 수 있다. 또한, 복수의 중간 층은 복수의 서브-스택 각각의 하나 이상의 제1 나노 채널과 하나 이상의 제2 나노 채널이 복수의 중간 층의 측벽으로부터 돌출되도록 리세스될 수 있다. 또한, 복수의 하부 소스/드레인(S/D) 영역이 복수의 트렌치 내에 형성될 수 있다. 복수의 하부 S/D 영역은 제2 재료로 만들어지고, 복수의 제2 나노 채널과 직접 접촉한다. 복수의 하부 S/D 영역 위에 복수의 상부 소스/드레인(S/D) 영역이 복수의 트렌치 내에 형성될 수 있다. 복수의 하부 S/D 영역은 제1 재료로 만들어지고, 복수의 제1 나노 채널과 직접 접촉한다.
일부 실시형태에서, 복수의 중간 층은, 기판 상에 위치되고 SiGe로 만들어진 하부 층, 및 이 하부 층 위에 위치된 복수의 상위 층을 포함한다. SiGe는 80% 내지 100%의 Ge 함량을 가질 수 있다. 상위 층은 나노 층에 대응하는 Ge, Si, SiGe 또는 GeSn 중 적어도 하나를 포함할 수 있다.
일부 실시형태에서, 하나 이상의 제1 나노 층은 실리콘(Si) 또는 게르마늄(Ge) 중 적어도 하나를 포함한다. 화합물 재료는 미리 결정된 재료 비율이 1% 내지 10%의 Sn 함량을 포함하도록 게르마늄-주석(GeSn)을 포함할 수 있다. 일부 실시형태에서, 하나 이상의 제2 나노 층은 Ge로 만들어질 수 있다.
개시된 방법은 복수의 서브-스택 각각에 위치된 중간 층을 제거하는 단계, 및 복수의 게이트 구조물 각각이 각각의 서브-스택의 하나 이상의 제1 나노-채널과 하나 이상의 제2 나노-채널을 둘러싸도록 복수의 서브-스택 각각에 복수의 게이트 구조물을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 양태에 따르면, 반도체 디바이스가 제공된다. 개시된 디바이스는, 기판 위에 형성되고, 나란히 배열되고, 서로 결합된 복수의 트랜지스터 쌍을 포함하고, 여기서 복수의 트랜지스터 쌍 각각은 서로 적층된 n형 트랜지스터와 p형 트랜지스터를 포함한다.
n형 트랜지스터는 제1 화합물 재료의 제1 미리 결정된 재료 비율에 기초하여 제1 밴드갭 값을 갖는 제1 화합물 재료로 만들어진 하나 이상의 제1 나노 채널을 포함하는 제1 채널 영역을 갖고, 여기서 하나 이상의 제1 나노 채널은 기판을 따라 측방향으로 연장되고, 기판 위에 적층되고, 서로 이격되어 있다. p형 트랜지스터는 제2 화합물 재료의 제2 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 제2 화합물 재료로 만들어진 하나 이상의 제2 나노 채널을 포함하는 제2 채널 영역을 갖고, 여기서 하나 이상의 제2 나노 채널은 기판을 따라 측방향으로 연장되고, 기판 위에 적층되고, 서로 이격되어 있다. n형 트랜지스터의 제1 채널 영역에 있는 하나 이상의 제1 나노 채널 각각과 p형 트랜지스터의 제2 채널 영역에 있는 하나 이상의 제2 나노 채널 각각은 게이트 구조물에 의해 각각 둘러싸여 있다.
개시된 디바이스에서, n형 트랜지스터는 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 포함한다. n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 하나 이상의 제1 나노 채널의 두 단부에 위치되고, 하나 이상의 제1 나노 채널과 직접 접촉한다. n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역 중 적어도 하나는 인접한 n형 트랜지스터의 제1 채널 영역에 결합된다. p형 트랜지스터는 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 더 포함한다. p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 하나 이상의 제2 나노 채널의 두 단부에 위치되고, 하나 이상의 제2 나노 채널과 직접 접촉한다. p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역 중 적어도 하나는 인접한 p형 트랜지스터의 제2 채널 영역에 결합된다.
일부 실시형태에서, 제1 화합물 재료는 제1 미리 결정된 재료 비율이 1% 내지 6%의 Sn 함량을 포함하도록 제1 게르마늄-주석(GeSn)을 포함한다. 제2 화합물 재료는 제2 미리 결정된 재료 비율이 1% 내지 10%의 Sn 함량을 포함하도록 제2 게르마늄-주석(GeSn)을 포함한다.
본 명세서에서, CFET 디바이스의 n형 트랜지스터와 p형 트랜지스터에 상이한 재료가 적용될 수 있는 신규한 디바이스 구조물이 제공된다. 상이한 재료는 각각 n형 및 p형 트랜지스터의 채널 영역에서 적절한 캐리어의 이동도를 제공한다. 예를 들어, Ge 또는 GeSn은 n형 트랜지스터의 채널 영역에 적용될 수 있고, 이는 Si 채널 영역보다 채널 영역에서 더 큰 전자 이동도를 제공한다. 유사하게, Ge 또는 GeSn은 p형 트랜지스터의 채널 영역에 적용될 수 있고, 이는 전통적인 Si 채널 영역에 비해 채널 영역에서 정공의 이동도를 향상시킬 수 있다. 따라서, NMOS와 PMOS에 대한 보다 효율적인 Idsat(포화 전류)는 이동도 향상으로 인해 달성될 수 있다.
또한, n형 트랜지스터 또는 p형 트랜지스터에서 채널 영역의 밴드갭은 GeSn에서 Sn 함량을 변화시킴으로써 조정될 수 있다. 상이한 Sn을 갖는 GeSn은 다른 밴드갭을 생성할 수 있으며, 이에 따라 디바이스 요구 사항을 충족하도록 캐리어의 이동도가 조정될 수 있다.
개시된 디바이스에서 CFET 성능의 더 나은 최적화를 위해 각각의 CFET에 대해 구축 블록을 생성할 수 있다. 제1 예에서, Si 채널이 NMOS에 적용되고 GeSn 채널이 PMOS에 적용되어 표준 성능 NMOS와 고성능 PMOS를 생성할 수 있다. 제2 예에서, Ge 채널이 NMOS에 적용되고 Ge 채널이 PMOS에 적용되어 고성능 NMOS와 고성능 PMOS를 생성할 수 있다. 제3 예에서, GeSn 채널이 NMOS에 적용되고 GeSn 채널이 PMOS에 적용되어 고성능 NMOS와 고성능 PMOS를 생성할 수 있다.
또한, 트랜지스터 아키텍처는 회로 요구 사항에 따라 트랜지스터의 N=1 내지 N=> 10개의 나노 채널 평면을 가능하게 할 수 있다. NMOS 및 PMOS 디바이스의 에칭 선택성을 위해 나노 채널에 상이한 재료(예를 들어, Si, Ge 또는 GeSn)를 지정할 수 있다.
본 명세서에서 개시된 디바이스를 제조하기 위한 신규한 방법이 또한 제공된다. 개시된 방법에서, n형 및 p형 트랜지스터의 채널 영역이 위치될 수 있는 에피택셜 층 스택이 형성될 수 있다. 에피택셜 층 스택은 복수의 채널 층(예를 들어, Si, Ge, 또는 GeSn)과 복수의 중간 층을 포함할 수 있다. 채널 층들이 서로 이격되도록 채널 층 사이에 중간 층이 형성된다. 중간 층을 형성하는 동안 채널 층에 대응하는 적절한 재료(예를 들어, Ge, Si, SiGe, GeSn)를 선택함으로써 중간 층은 채널 층보다 빠르게 에칭될 수 있다. 이에 따라 채널 층은 중간 층의 측벽으로부터 돌출되어 채널 영역으로 기능한다. 개시된 방법은 관련된 CFET 공정 흐름에 비해 공정 단계(예를 들어, 채널 영역을 형성하는 공정 단계)에 새로운 마스크를 필요로 하지 않는다.
본 발명의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징부는 축척에 맞게 그려진 것이 아니라는 점에 유의해야 한다. 사실, 다양한 특징부의 치수는 논의의 명료함을 위해 임의로 증가 또는 감소되었을 수 있다.
도 1a는 일부 실시형태에 따라 CFET 디바이스의 제1 단면도이다.
도 1b는 일부 실시형태에 따라 CFET 디바이스의 제2 단면도이다.
도 1c는 일부 실시형태에 따라 CFET 디바이스의 제3 단면도이다.
도 2a는 일부 실시형태에 따라 CFET 디바이스의 n형 트랜지스터의 게이트 구조물의 확대도이다.
도 2b는 일부 실시형태에 따라 CFET 디바이스의 p형 트랜지스터의 게이트 구조물의 확대도이다.
도 3 내지 도 8은 일부 실시형태에 따라 CFET 디바이스를 제조하는 다양한 예시적인 중간 단계의 단면도이다.
이하의 내용은 제공된 주제의 상이한 특징부를 구현하기 위한 많은 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 단순화하기 위해 구성요소 및 배열의 특정 예를 아래에서 설명한다. 물론 이는 단지 예시일 뿐, 본 발명을 제한하려고 의도된 것은 아니다. 또한, 본 발명은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것일 뿐, 본질적으로 논의된 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 본 명세서에서 "밑에", "아래", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어가 도면에 도시된 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)의 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가하여 사용 또는 동작 시 장치의 다른 배향을 포함하도록 의도된다. 장치는 달리 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에 사용된 공간적으로 상대적인 설명어도 이에 따라 해석될 수 있다.
본 명세서 전체에 걸쳐 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 적어도 하나의 실시형태에 포함됨을 의미할 뿐, 이것이 모든 실시형태에 존재한다는 것을 나타내는 것은 아님을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳에서 "일 실시형태에서"라는 어구의 등장은 반드시 동일한 실시형태를 의미하는 것이 아니다. 또한, 특정 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 조합될 수 있다.
본 발명은 상이한 디바이스 영역(즉, NMOS, PMOS)의 제조를 위해 다수의 선택적 나노 채널을 사용하여 3D 트랜지스터를 제조하는 것에 관한 것이다. 나노 채널의 재료 구성을 변경함으로써 트랜지스터 성능을 높일 수 있다.
도 1a는 채널 영역에 상이한 재료를 갖는 CFET 디바이스(100)의 제1 단면도를 도시한다. 도 1a는 CFET(100)의 제1 실시형태를 도시한다. 도 1a에 도시된 바와 같이, CFET 디바이스(100)가 제공된다. CFET 디바이스(100)는 기판(도시되지 않음) 위에 형성된 복수의 트랜지스터 쌍을 포함할 수 있다. 예를 들어, 4개의 트랜지스터 쌍(102-108)이 디바이스(100)에 포함될 수 있다. 트랜지스터 쌍 각각은 서로 적층된 n형 트랜지스터와 p형 트랜지스터를 포함할 수 있다. 일부 실시형태에서, n형 트랜지스터는 p형 트랜지스터 위에 위치된다. 일부 실시형태에서, p형 트랜지스터는 n형 트랜지스터 위에 위치된다. 도 1a의 실시형태에서, n형 트랜지스터는 p형 트랜지스터 위에 위치된다. 예를 들어, 트랜지스터 쌍(102)은 n형 트랜지스터(102A)와 p형 트랜지스터(102B)를 갖는다. n형 트랜지스터(102A)는 p형 트랜지스터(102B) 위에 위치된다.
개시된 디바이스(100)에서, n형 트랜지스터는 N개의 제1 나노 채널을 포함하는 제1 채널 영역을 가질 수 있고, 여기서 N은 1 내지 10의 정수일 수 있다. p형 트랜지스터는 M개의 제2 나노 채널을 포함하는 제2 채널 영역을 가질 수 있으며, 여기서 M은 1 내지 10의 정수일 수 있다. 제1 및 제2 나노 채널은 기판(도시되지 않음)의 상부 표면을 따라 측방향으로 형성될 수 있으며, 평행하게 배열될 수 있다. 제1 나노 채널은 서로 이격될 수 있다. 제2 나노 채널도 또한 서로 이격될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, n형 트랜지스터(102A)는 서로 이격된 2개의 제1 나노 채널(110 및 112)을 포함할 수 있다. p형 트랜지스터(102B)는 또한 서로 이격된 2개의 제2 나노 채널(114 및 116)을 포함할 수 있다. 일부 실시형태에서, 제1 채널 영역과 제2 채널 영역은 상이한 밴드갭을 갖는 상이한 재료로 만들어질 수 있다. 예를 들어, 제1 채널 영역은 300K에서 약 1.11eV의 고정 밴드갭을 갖는 실리콘으로 만들어질 수 있다. 제2 채널 영역은 1% 내지 10%의 Sn 함량을 갖는 게르마늄 주석(GeSn)과 같은 화합물 재료로 만들어질 수 있다. GeSn은 Sn 함량을 변경함으로써 조정 가능한 밴드갭을 가질 수 있다. 예를 들어, GeSn은 Sn이 10%일 때 약 0.5eV의 밴드갭을 가질 수 있고, Sn이 2%일 때 약 0.75eV의 밴드갭을 가질 수 있다.
본 명세서에서 나노 채널은 전계 효과 트랜지스터를 위한 나노 와이어 또는 나노 시트형 채널을 의미한다. 나노 와이어는 일반적으로 원형 단면 또는 둥근 단면을 갖도록 형성된 비교적 작은 기다란 구조물이다. 나노 와이어는 일반적으로 정사각형 단면을 갖는 채널을 형성하도록 종종 패턴 에칭된 층으로 형성된 다음 예를 들어 에칭에 의해 이 정사각형 단면 구조물의 코너를 둥글게 하여 원형 구조물을 형성한다. 나노 시트는 상대적으로 작은 단면(마이크론 미만 및 일반적으로 30 나노미터 미만)이라는 점에서 나노 와이어와 유사하지만 단면이 직사각형이다. 주어진 나노 시트는 둥근 코너를 포함할 수 있다.
나노 채널(와이어 또는 시트)을 형성 또는 처리하는 동안 적어도 하나의 시점 동안, 주어진 나노 채널은 하부 측을 포함하여 모든 측면에서 덮이지 않는다. 이것은 일반적으로 벌크 실리콘(또는 다른 재료) 위에 있고 마이크로 제조 동안 항상 덮인 상태로 (또 다른 재료가 벌크 실리콘과 접촉하는 상태로) 유지되는 적어도 하나의 측면이 있는 "평면" 트랜지스터 채널과는 다르다. 평면 채널은 게이트 구조물이 본질적으로 하나의 측면 또는 2개의 측면 또는 3개의 측면과 접촉될 수 있게 하지만 모든 측면 또는 표면과 접촉될 수 있게 하지는 않는다. 이에 반해, 나노 와이어와 나노 시트는 게이트-올-어라운드(GAA: gate-all-around) 채널을 가능하게 한다. 따라서, 본 발명의 나노 채널은 다양한 단면을 가질 수 있지만, 게이트가 채널 구조물의 모든 주위에 형성될 수 있게 한다.
n형 트랜지스터는, 제1 채널 영역의 두 단부에 위치되고 제1 채널 영역과 직접 접촉하는 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 더 포함할 수 있다. 일부 실시형태에서, n형 트랜지스터의 제1 및 제2 S/D 영역은 인으로 도핑된 제1 재료로 만들어질 수 있다. 제1 재료는 예를 들어 실리콘일 수 있다. p형 트랜지스터는, 제2 채널 영역의 두 단부에 위치되고 제2 채널 영역과 직접 접촉하는 제1 S/D 영역과 제2 S/D 영역을 포함할 수 있다. 일부 실시형태에서, p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 제2 재료로 만들어질 수 있다. 제2 재료는 GeSi, Ge, GePt, GeSiSn, GePtSi, GePt, SiGePt, SiGeSn, 또는 SiGeSnPt를 포함할 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, n형 트랜지스터(102A)는, 제1 나노 채널(110 및 112)의 두 단부에 위치되고, 제1 나노 채널(110 및 112)과 직접 접촉하는 제1 S/D 영역(126)과 제2 S/D 영역(128)을 가질 수 있다. p형 트랜지스터(102B)는, 제2 나노 채널(114 및 116)의 두 단부에 위치되고, 제2 나노 채널(114 및 116)과 직접 접촉하는 제1 S/D 영역(130)과 제2 S/D 영역(132)을 가진다.
n형 트랜지스터와 p형 트랜지스터는 또한 각각 게이트 구조물을 가질 수 있다. 게이트 구조물은 채널 영역을 둘러싸도록 형성될 수 있다. 예를 들어, n형 트랜지스터는 제1 나노 채널(110 및 112)을 각각 둘러싸는 게이트 구조물(118 및 120)을 가질 수 있다. p형 트랜지스터는 제2 나노 채널(114 및 116)을 각각 둘러싸는 게이트 구조물(122 및 124)을 가질 수 있다.
개시된 디바이스(100)에서, 복수의 트랜지스터 쌍은 나란히 형성될 수 있고 서로 결합될 수 있다. 예를 들어, 트랜지스터 쌍(102)은 트랜지스터 쌍(104)에 결합되고, 여기서 트랜지스터 쌍(102)의 n형 트랜지스터(102A)의 제2 S/D 영역(128)은 트랜지스터 쌍(104)의 n형 트랜지스터(104A)의 제1 S/D 영역으로서 기능할 수 있고, n형 트랜지스터(104A)의 제1 채널 영역에 결합될 수 있다. 유사하게, 트랜지스터 쌍(102)의 p형 트랜지스터(102B)의 제2 S/D 영역(132)은 트랜지스터 쌍(104)의 p형 트랜지스터(104B)의 제1 S/D 영역으로서 기능할 수 있고, p형 트랜지스터(104B)의 제2 채널 영역에 결합될 수 있다.
도 1b는 채널 영역에 상이한 재료를 갖는 CFET 디바이스(100)의 제2 단면도를 도시한다. 도 1b는 CFET(100)의 제2 실시형태를 도시한다. 도 1b에 도시된 바와 같이, n형 트랜지스터의 제1 나노 채널(예를 들어, 110 및 112)은 Ge로 만들어지고, p형 트랜지스터의 제2 나노 채널(예를 들어, 114 및 116)은 Ge로 만들어진다. 도 1c는 채널 영역에 상이한 재료를 갖는 CFET 디바이스(100)의 제3 단면도를 도시한다. 도 1c는 CFET(100)의 제3 실시형태를 도시한다. 도 1c에 도시된 바와 같이, n형 트랜지스터의 제1 나노 채널(예를 들어, 110 및 112)은 1% 내지 6%의 Sn 함량을 갖는 GeSn과 같은 제1 화합물 재료로 만들어지고, p형 트랜지스터의 제2 나노 채널(예를 들어, 114 및 116)은 1% 내지 10%의 Sn 함량을 갖는 GeSn과 같은 제2 화합물 재료로 만들어진다.
도 2a는 n형 트랜지스터(102A)의 게이트 구조물의 확대도이다. 도 2a에 도시된 바와 같이, n형 트랜지스터(102A)의 채널 영역은 2개의 제1 나노 채널(110 및 112)을 포함할 수 있다. 제1 나노 채널 각각은 나노 채널을 둘러싸는 각각의 게이트 구조물을 가질 수 있다. 예를 들어, 제1 나노 채널(110)은 둘러싸는 게이트 구조물(118)을 가질 수 있고, 제1 나노 채널(112)은 둘러싸는 게이트 구조물(120)을 가질 수 있다. 게이트 구조물(118)은, 제1 나노 채널(110)을 둘러싸고 제1 나노 채널(110)과 직접 접촉하는 제1 유전체 층(202)을 포함할 수 있다. 게이트 구조물(118)은 제1 유전체 층(202) 위에 형성된 제2 유전체 층(204)을 가질 수 있다. 게이트 구조물(118)은 또한 제2 유전체 층(204) 위에 위치된 금속 게이트 스택(208)을 가질 수 있다. 일부 실시형태에서, 제1 유전체 층(202)은 SiO2와 같은 계면 산화물 층일 수 있다. 제2 유전체 층(204)은 HfO2와 같은 고유전율 층일 수 있고, 금속 게이트 스택(208)은 제2 유전체 층(204) 위에 위치된 TiC 층을 포함할 수 있다.
도 2b는 p형 트랜지스터(102B)의 게이트 구조물의 확대도이다. 도 2b에 도시된 바와 같이, p형 트랜지스터(102B)의 채널 영역은 2개의 제2 나노 채널(114 및 116)을 포함할 수 있다. 제2 나노 채널 각각은 제2 나노 채널을 둘러싸는 각각의 게이트 구조물을 가질 수 있다. 예를 들어, 제2 나노 채널(114)은 둘러싸는 게이트 구조물(122)을 가질 수 있고, 제2 나노 채널(116)은 둘러싸는 게이트 구조물(124)을 가질 수 있다. 게이트 구조물(122)은, 제2 나노 채널(114)을 둘러싸고 제2 나노 채널(114)과 직접 접촉하는 제1 유전체 층(210)을 포함할 수 있다. 게이트 구조물(122)은 제1 유전체 층(210) 위에 형성된 제2 유전체 층(212)을 가질 수 있다. 게이트 구조물(122)은 또한 제2 유전체 층(212) 위에 위치된 금속 게이트 스택(216)을 가질 수 있다. 일부 실시형태에서, 제1 유전체 층(210)은 SiO2와 같은 계면 산화물 층일 수 있다. 제2 유전체 층(212)은 HfO2, Al2O3, Y2O3, ZrO2 등과 같은 고유전율 층일 수 있다. 금속 게이트 스택(216)은 제2 유전체 층(212) 위에 위치된 TiC 층, TiN 층 위에 위치된 TaN 층, TaN 층 위에 위치된 TiON 층, 및 TaN 층 위에 위치된 TiC 층을 포함할 수 있다.
도 2a 및 도 2b는 디바이스(100)의 게이트 구조물의 일례일 뿐임에 유의해야 한다. 게이트 구조물은 게이트 전극을 더 포함할 수 있다. 게이트 전극은 금속 게이트 스택 위에 형성된 TiN 라이너(liner), 및 TiN 라이너 위에 형성된 전도성 층(예를 들어, 텅스텐, 코발트)을 포함할 수 있다. 또한, 게이트 구조물은 디바이스 설계에 따른 도 2a 및 도 2b에 도시된 층보다 더 적거나 더 많은 층을 포함할 수 있다.
도 3 내지 도 8은 일부 실시형태에 따라 CFET 디바이스를 제조하는 다양한 예시적인 중간 단계의 단면도이다. 도 3에 도시된 바와 같이, 에피택셜 층 스택(300)은 기판(302) 위에 형성될 수 있다. 에피택셜 층 스택(300)은 복수의 중간 층(304a-304f), 하나 이상의 제1 나노 층(308a-308b) 및 하나 이상의 제2 나노 층(306a-306b)을 포함할 수 있다. 제1 나노 층(308a-308b)은 제2 나노 층(306a-306b) 위에 위치될 수 있고, 하나 이상의 중간 층에 의해 제2 나노 층으로부터 이격될 수 있다. 예를 들어, 제1 나노 층(308a-308b)과 제2 나노 층(306a-306b)은 중간 층(304d)에 의해 분리된다. 제1 나노 층은 하나 이상의 중간 층에 의해 서로 이격될 수 있다. 도 3에 도시된 바와 같이, 제1 나노 층(308a-308b)은 중간 층(304e)에 의해 서로 이격되어 있다. 제2 나노 층(306a-306b)은 하나 이상의 중간 층에 의해 서로 이격될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 나노 층(306a-306b)은 중간 층(304c)에 의해 분리된다.
일부 실시형태에서, 중간 층은 기판 상에 위치된 하부 층과, 이 하부 층 위에 위치된 복수의 상위 층을 포함할 수 있다. 도 3에 도시된 바와 같이, 하부 층(304a)은 기판(302) 상에 형성될 수 있다. 하부 층은 80% 내지 100%의 Ge 함량을 포함하는 SiGe로 만들어질 수 있다. Ge 함량이 100%일 때, 하부 층은 실제로 Ge로 만들어진다. 복수의 상위 층(304b-304f)은 하부 층(304a) 위에 위치될 수 있다. 일부 실시형태에서, 에피택셜 층 스택(300)은 후속 제조 공정 동안 아래에 있는 층을 보호하도록 구성된 산화물 캡 층(310)을 더 포함할 수 있다.
본 발명에서는 상위 층을 위한 적절한 재료는 중간 층이 채널 층보다 빨리 에칭될 수 있도록 상위 층과 채널 층 사이에 에칭 선택성을 달성하기 위해 채널 층에 대응하여 선택될 수 있다. 제1 실시예에서, 상위 층(304b-304f)은 Ge로 만들어질 수 있고, 제2 나노 층(306a 및 306b)은 1% 내지 10%의 Sn 함량을 갖는 GeSn으로 만들어질 수 있고, 제1 나노 층(308a 및 308b)은 Si로 만들어질 수 있다. 제2 실시예에서, 상위 층(304b-304f)은 Si로 만들어질 수 있고, 제2 나노 층(306a 및 306b)은 Ge로 만들어질 수 있고, 제1 나노 층(308a 및 308b)은 Ge로 만들어질 수 있다. 제3 실시예에서, 상위 층(304b-304f)은 SiGe로 만들어질 수 있고, 제2 나노 층(306a 및 306b)은 Ge로 만들어질 수 있고, 제1 나노 층(308a 및 308b)은 Ge로 만들어질 수 있다. 제4 실시예에서, 상위 층(304b-304f)은 GeSn으로 만들어질 수 있고, 제2 나노 층(306a 및 306b)은 Ge로 만들어질 수 있고, 제1 나노 층(308a 및 308b)은 Ge로 만들어질 수 있다. 제5 실시예에서, 상위 층(304b-304f)은 Ge로 만들어질 수 있고, 제2 나노 층(306a 및 306b)은 1% 내지 10%의 Sn 함량을 갖는 GeSn으로 만들어질 수 있고, 제1 나노 층(308a 및 308b)은 1% 내지 6%의 Sn 함량을 갖는 GeSn으로 만들어질 수 있다. 제6 실시예에서, 상위 층(304b-304f)은 Si로 만들어질 수 있고, 제2 나노 층(306a 및 306b)은 1% 내지 10%의 Sn 함량을 갖는 GeSn으로 만들어질 수 있고, 제1 나노 층(308a 및 308b)은 1% 내지 6%의 Sn 함량을 갖는 GeSn으로 만들어질 수 있다.
에피택셜 층 스택(300)을 형성하기 위해 임의의 적절한 방법이 적용될 수 있다. 예를 들어, 방법은 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 확산, 원자층 증착(ALD), 저압 CVD, 또는 다른 적절한 증착 방법을 포함할 수 있다.
도 4에서, 복수의 트렌치가 패터닝 기술을 통해 에피택셜 층 스택(300)에 형성될 수 있다. 패터닝 기술은 포토리소그래피 공정 및 에칭 공정을 포함할 수 있다. 포토리소그래피 공정은 에피택셜 층 스택 상에 마스크 스택을 형성할 수 있고, 마스크 스택에 복수의 패턴을 더 형성할 수 있다. 에칭 공정은 복수의 트렌치를 형성하기 위해 패턴을 에피택셜 층 스택으로 전사할 수 있다. 도 4에 도시된 바와 같이, 5개의 트렌치(402-410)가 에피택셜 층 스택(300)에 형성될 수 있다. 에피택셜 층 스택(300)은, 제1 나노 층(308a-308b)이 복수의 제1 나노 채널(예를 들어, 110, 112)로 분리되고, 제2 나노 층(306a-306b)이 복수의 제2 나노 채널(예를 들어, 114 및 116)로 분리되고, 각각의 서브-스택이 하나 이상의 제1 나노 채널과 하나 이상의 제2 나노 채널을 포함하도록 트렌치(402-410)에 의해 복수의 서브-스택(400a-400d)으로 분리될 수 있다. 예를 들어, 서브-스택(420a)은 2개의 제1 나노 채널(110 및 112)과 2개의 제2 나노 채널(114 및 116)을 포함할 수 있다. 더욱이, 나노 채널의 두 단부는 트렌치에서 노출될 수 있다.
여전히 도 4를 참조하면, 마스크 스택은 산화물 캡 층(310) 위에 위치된 비정질 Si(a-Si) 층(412), SiN 층(420, 도 5에 도시됨) 및 레지스트 층(도시되지 않음)을 포함할 수 있다. 복수의 스페이서(414)가 a-Si 층(412)의 측벽을 따라 형성될 수 있다. 또한, 복수의 내부 스페이서(418)가 트렌치 내에 형성될 수 있다. 더욱이, 하부 층(304a)은 제거되어 산화물 층(416)으로 대체될 수 있음에 유의해야 한다. 일부 실시형태에서, 스페이서(414)는 SiO2와 같은 산화물 층일 수 있고, 내부 스페이서(418)와 산화물 층(416)도 또한 SiO2로 만들어질 수 있다.
도 5에서, 복수의 중간 층(304b-304f)은 건식 에칭 공정 또는 습식 에칭 공정과 같은 에칭 공정에 의해 리세스될 수 있다. 위에서 언급한 바와 같이, 중간 층(304b-304f)을 위한 적절한 재료는 중간 층이 채널 층보다 더 빠르게 에칭될 수 있도록 중간 층과 채널 층 사이에 에칭 선택성을 달성하기 위해 채널 층(306 및 308)에 대응하여 선택될 수 있다. 에칭 공정이 완료되면, 중간 층의 일부가 제거될 수 있고, 이에 따라 중간 층의 측벽이 리세스될 수 있다. 에칭 공정 동안 제1/제2 나노 채널도 또한 에칭될 수 있지만 제거량은 매우 적을 수 있다. 이에 따라, 각 서브-스택의 제1 나노 채널과 제2 나노 채널은 중간 층의 측벽으로부터 돌출될 수 있다. 예를 들어, 제1 나노 채널(110 및 112)은 중간 층(304d-304f)의 측벽으로부터 돌출될 수 있고, 제2 나노 채널(114 및 116)은 중간 층(304b-304d)의 측벽으로부터 돌출될 수 있다.
도 6에서, 복수의 하부 소스/드레인(S/D) 영역(130-138)이 트렌치(402-410)에 형성될 수 있다. 하부 S/D 영역(130-138)은 제2 나노 채널과 직접 접촉할 수 있고, p형 트랜지스터의 S/D 영역으로서 기능할 수 있다. 예를 들어, 하부 S/D 영역(130, 132)은 도 1a 내지 도 1c에 도시된 p형 트랜지스터(102B)의 제1 S/D 영역(130)과 제2 S/D 영역(132)일 수 있다. 하부 S/D 드레인이 형성될 때, 복수의 상부 소스/드레인(S/D) 영역(126, 128 및 140-144)이 복수의 트렌치 내에 형성될 수 있다. 상부 S/D 영역은 제1 나노 채널과 직접 접촉할 수 있고, n형 트랜지스터의 S/D 영역으로서 기능할 수 있다. 예를 들어, 상부 S/D 영역(126 및 128)은 도 1에 도시된 n형 트랜지스터(102A)의 제1 S/D 영역(126)과 제2 S/D 영역(128)일 수 있다.
일부 실시형태에서, 상부 S/D 영역은 인으로 도핑된 제1 재료로 만들어질 수 있고, 하부 S/D 영역은 붕소로 도핑된 제2 재료로 만들어질 수 있다. 제1 재료는 실리콘일 수 있고, 제2 재료는 GeSi, Ge, GePt, GeSiSn, GePtSi, GePt, SiGePt, SiGeSn, 또는 SiGeSnPt 중 하나일 수 있다. 하부 및 상부 S/D 영역을 형성하기 위해 임의의 적합한 방법이 적용될 수 있다. 예를 들어, 방법은 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 확산, 원자층 증착(ALD), 저압 CVD, 또는 다른 적절한 증착 방법을 포함할 수 있다.
여전히 도 6을 참조하면, 복수의 로컬 상호 연결부(146a-146d)가 하부 S/D 영역 위에 형성될 수 있다. 로컬 상호 연결부는 회로 설계에 따라 하부 S/D 영역 또는 상부 S/D 영역에 결합될 수 있다. 로컬 상호 연결부(146a-146d)는 예로서 Pt, Ru, Ti, TiN, W, Ni, Cu, CuMn, CuAl, MoW 또는 이들 금속의 스택/조합으로 만들어질 수 있다. 또한, 복수의 하부 산화물 층(148a-148e)이 하부 S/D 영역과 기판(도시되지 않음) 사이에 형성될 수 있고, 복수의 상부 산화물 층(149a-149e)이 상부 S/D 영역 위에 형성될 수 있고, 복수의 중간 산화물 층(150a-150e)이 하부 및 상부 S/D 영역을 서로 분리시키기 위해 하부 및 상부 S/D 영역 사이에 위치될 수 있다. 하부 및 상부 S/D 영역을 형성하는 동안, 내부 스페이서(418)가 제거될 수 있고, 하부 및 상부 S/D 영역의 형성이 완료되면 산화물 층(152)이 형성될 수 있음에 유의해야 한다. 또한, 불순물 손실을 방지하기 위해 복수의 하부 캡 층(156)이 하부 S/D 영역 위에 형성될 수 있고, 복수의 상부 캡 층(154)이 상부 S/D 영역 위에 형성될 수 있다. 일부 실시형태에서, 상부 캡 층(154 및 156)은 산화물 또는 질화물로 만들어질 수 있고, 선택적으로 ALD 증착에 의해 형성될 수 있다.
도 7에서, 복수의 트렌치(700a-700f)를 형성할 수 있도록 중간 층을 제거하기 위해 에칭 공정이 적용될 수 있다. 따라서 트렌치(700)가 형성되면, 제1 나노 채널과 제2 나노 채널은 트렌치(700) 내에서 노출된다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정일 수 있다. 에칭 공정은 바람직하게는 중간 층을 제거하고 매우 적은 양으로 제1/제2 나노 채널을 에칭하는 선택적 에칭일 수 있다. 위에서 언급한 바와 같이, 중간 층은 나노 채널보다 더 높은 에칭율을 갖는 적절한 재료로 만들어질 수 있다. 따라서, 중간 층의 선택적 제거가 얻어질 수 있다.
일부 실시형태에서, 나노 채널 방출/노출 후, 형성 가스 어닐링은 400℃ 미만의 처리 온도에서 동작될 수 있다. 어닐링 공정은 표면 특성을 향상시키고 임의의 전위(dislocation)를 감소시키기 위해 나노 채널을 어닐링하도록 구성된다.
도 8에서, 게이트 구조물(118-124)과 같은 복수의 게이트 구조물이 복수의 유전체 층과 금속 게이트 스택을 트렌치(700)에 증착함으로써 형성될 수 있다. 유전체 층과 금속 스택은 제1/제2 나노 채널을 둘러싸고 게이트 구조물로서 기능하도록 증착될 수 있다. 도 2a 및 도 2b와 유사하게, 유전체 층은 나노 채널 상에 형성된 제1 유전체 층, 및 제1 유전체 층 위에 형성되고 고유전율 층인 제2 유전체 층을 포함할 수 있다. 본 발명에서, 최적의 일함수 및 SiO2(예를 들어, 제1 유전체 층)와 스택의 조합 및 다른 유전체 조합을 얻기 위해 금속 게이트와 양립할 수 있도록 적절한 고유전율 층이 증착될 수 있다. 제2 유전체 층은 Al2O3, Y2O3, HfO2, ZrO2 등으로 만들어진 고유전율 층일 수 있다. 금속 게이트 스택은 하나 이상의 전도성 층(예를 들어, TiN, TaN, TiAl)을 포함할 수 있고, 제2 유전체 층 위에 위치될 수 있다. 유전체 층과 금속 스택은 CVD 공정, PVD 공정, ALD 공정, 확산 공정, 스퍼터링 공정, 또는 다른 적절한 공정에 의해 형성될 수 있다.
게이트 구조물의 형성이 완료되면, 도 1a 내지 도 1c에 도시된 CFET 디바이스(100)가 도 8에서 형성될 수 있다. 추가 단계가 제공될 수 있다는 점에 유의해야 한다. 예를 들어, 복수의 게이트 전극(도시되지 않음)이 트렌치 내에 형성될 수 있다. 게이트 전극은 게이트 구조물을 둘러쌀 수 있고, 전도성 라인 및/또는 비아를 갖는 추가적인 상호 연결 구조물 금속화 층에 추가로 결합될 수 있다. 또한, TiSi2, CoSi2, NiPtSi2, 또는 PtSi2와 같은 복수의 규소 화합물이 S/D 영역 위에 형성될 수 있다. 복수의 S/D 로컬 상호 연결부(예를 들어, 146a-146d)가 규소 화합물 위에 형성될 수 있다. 이러한 상호 연결 구조물(예를 들어, 게이트 전극, 및 S/D 로컬 상호 연결부)은 반도체 디바이스(100)를 다른 접촉 구조물 및/또는 능동 디바이스와 전기적으로 연결하여 기능 회로를 형성한다. 패시베이션 층, 입력/출력 구조물 등과 같은 추가 디바이스 특징부들이 또한 형성될 수 있다.
본 명세서에 설명된 다양한 실시형태는 관련된 실시예에 비해 몇 가지 장점을 제공한다. 예를 들어, CFET 디바이스의 n형 트랜지스터와 p형 트랜지스터에 상이한 재료를 적용할 수 있다. 상이한 재료는 n형 및 p형 트랜지스터의 채널 영역에서 적절한 캐리어의 이동성을 각각 제공한다. 또한, CFET 디바이스를 형성하기 위해, 에피택셜 층 스택이 형성될 수 있다. 에피택셜 층 스택은 채널 층, 및 이 채널 층들 사이에 위치된 중간 층을 포함할 수 있다. 적절한 재료를 선택함으로써 중간 층은 채널 층보다 빠르게 에칭될 수 있다. 이러한 에칭 선택성을 사용함으로써, 중간 층이 제거되고 나서 채널 층 뒤에 남아 있을 수 있다. 따라서 채널 층은 중간 층의 측벽으로부터 돌출되어 채널 영역으로 기능한다. 개시된 방법은 관련된 CFET 공정 흐름에 비해 공정 단계(예를 들어, 채널 영역을 형성하는 공정 단계)에 새로운 마스크를 요구하지 않는다.
전술한 설명에서 처리 시스템의 특정 기하 형상 및 처리 시스템에 사용되는 다양한 구성요소 및 공정의 설명과 같은 특정 세부 사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부 사항에서 벗어나는 다른 실시형태에서 실시될 수 있고, 이러한 세부 사항은 설명의 목적을 위한 것일 뿐, 본 발명을 제한하는 것이 아님을 이해해야 한다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에는 동일한 참조 부호를 부여하여 중복 설명을 생략하였을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 개별 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 제시한 순서대로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "타깃 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 상에 있거나 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 패터닝되거나 패터닝되지 않은 아래에 있는 층 또는 위에 있는 층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만 이것은 단지 설명을 위한 것일 뿐이다.
또한 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 동작에 많은 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 이러한 변형은 본 발명의 범위에 포함되는 것으로 의도된다. 이와 같이, 본 발명의 실시형태에 대한 전술한 설명은 본 발명을 제한하는 것으로 의도된 것이 아니다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 이하의 청구범위에서 제시된다.

Claims (20)

  1. 반도체 디바이스로서,
    기판 위에 형성된 제1 트랜지스터 쌍을 포함하고,
    상기 제1 트랜지스터 쌍은 서로 적층된 n형 트랜지스터와 p형 트랜지스터를 포함하고, 상기 n형 트랜지스터는 제1 밴드갭 값을 갖는 하나 이상의 제1 나노 채널을 포함하는 제1 채널 영역을 갖고, 상기 하나 이상의 제1 나노 채널은 상기 기판을 따라 측방향으로 연장되고, 상기 기판 위에 적층되고, 서로 이격되어 있고, 상기 p형 트랜지스터는 화합물 재료의 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 화합물 재료로 만들어진 하나 이상의 제2 나노 채널을 포함하는 제2 채널 영역을 갖고, 상기 하나 이상의 제2 나노 채널은 상기 기판을 따라 측방향으로 연장되고, 상기 기판 위에 적층되고, 서로 이격되어 있고, 상기 제1 채널 영역에 있는 하나 이상의 제1 나노 채널 각각과, 상기 제2 채널 영역에 있는 하나 이상의 제2 나노 채널 각각은 각각 게이트 구조물에 의해 둘러싸여 있는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 하나 이상의 제1 나노 채널은 실리콘 또는 게르마늄 중 적어도 하나를 포함하는, 디바이스.
  3. 제1항에 있어서, 상기 화합물 재료는 게르마늄-주석(GeSn)을 포함하는, 디바이스.
  4. 제3항에 있어서, 상기 미리 결정된 재료 비율은 상기 GeSn에서 1% 내지 10%의 Sn 함량을 포함하는, 디바이스.
  5. 제1항에 있어서, 상기 하나 이상의 제1 나노 채널은 N개의 나노 채널을 포함하고, 상기 N은 1 내지 10의 정수인, 디바이스.
  6. 제1항에 있어서, 상기 하나 이상의 제2 나노 채널은 M개의 나노 채널을 포함하고, 상기 M은 1 내지 10의 정수인, 디바이스.
  7. 제1항에 있어서, 상기 n형 트랜지스터는,
    인으로 도핑된 제1 재료로 만들어진 n형 트랜지스터의 제1 소스/드레인(S/D) 영역과 제2 S/D 영역으로서, 상기 n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 상기 하나 이상의 제1 나노 채널의 두 단부에 위치되고, 상기 하나 이상의 제1 나노 채널과 직접 접촉하는, n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역; 및
    붕소로 도핑된 제2 재료로 만들어진 p형 트랜지스터의 제1 소스/드레인(S/D) 영역과 제2 S/D 영역으로서, 상기 p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 상기 하나 이상의 제2 나노 채널의 두 단부에 위치되고, 상기 하나 이상의 제2 나노 채널과 직접 접촉하는, p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역
    을 더 포함하는, 디바이스.
  8. 제7항에 있어서, 상기 제1 재료는 실리콘을 포함하고, 상기 제2 재료는 GeSi, Ge, GePt, GeSiSn, GePtSi, GePt, SiGePt, SiGeSn, 또는 SiGeSnPt 중 적어도 하나를 포함하는, 디바이스.
  9. 제1항에 있어서,
    상기 기판 위에 형성된 제2 트랜지스터 쌍으로서, 상기 제2 트랜지스터는 n형 트랜지스터와 p형 트랜지스터를 포함하고, 상기 제2 트랜지스터 쌍은 상기 제1 트랜지스터 쌍의 제1 측에 위치되고, 상기 제2 트랜지스터 쌍의 n형 트랜지스터의 n 채널 영역은 상기 제1 트랜지스터 쌍의 n형 트랜지스터의 제1 S/D 영역에 결합되고, 상기 제2 트랜지스터 쌍의 p형 트랜지스터의 p 채널 영역은 상기 제1 트랜지스터 쌍의 p형 트랜지스터의 제1 S/D 영역에 결합되는, 제2 트랜지스터 쌍; 및
    상기 기판 위에 형성된 제3 트랜지스터 쌍으로서, 상기 제3 트랜지스터 쌍은 n형 트랜지스터와 p형 트랜지스터를 포함하고, 상기 제3 트랜지스터 쌍은 상기 제1 트랜지스터 쌍의 제2 측에 위치되고, 상기 제3 트랜지스터 쌍의 n형 트랜지스터의 n 채널 영역은 상기 제1 트랜지스터 쌍의 n형 트랜지스터의 제2 S/D 영역에 결합되고, 상기 제3 트랜지스터 쌍의 p형 트랜지스터의 p형 채널 영역은 상기 제1 트랜지스터 쌍의 p형 트랜지스터의 제2 S/D 영역에 결합되는, 제3 트랜지스터 쌍
    을 더 포함하는, 디바이스.
  10. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 에피택셜 층 스택을 형성하는 단계로서, 상기 에피택셜 층 스택은 복수의 중간 층, 제1 밴드갭 값을 갖는 하나 이상의 제1 나노 층, 및 상기 하나 이상의 제1 나노 층 아래에 위치되고 상기 복수의 중간 층 중 하나 이상에 의해 상기 하나 이상의 제1 나노 층으로부터 이격된 하나 이상의 제2 나노 층을 포함하고, 상기 하나 이상의 제2 나노 층은 화합물 재료의 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 화합물 재료로 만들어지고, 상기 하나 이상의 제1 나노 층은 상기 복수의 중간 층 중 하나 이상에 의해 서로 이격되어 있고, 상기 하나 이상의 제2 나노 층은 상기 복수의 중간 층 중 하나 이상에 의해 서로 이격되어 있는, 에피택셜 층 스택을 형성하는 단계;
    상기 에피택셜 층 스택에 복수의 트렌치를 형성하는 단계로서, 상기 에피택셜 층 스택은, 상기 하나 이상의 제1 나노 층이 복수의 제1 나노-채널로 분리되고, 상기 하나 이상의 제2 나노 층이 복수의 제2 나노 채널로 분리되고, 복수의 서브-스택 각각이 하나 이상의 제1 나노 채널과 하나 이상의 제2 나노 채널을 포함하도록 상기 복수의 트렌치에 의해 복수의 서브-스택으로 분리되는, 복수의 트렌치를 형성하는 단계;
    상기 복수의 서브-스택 각각의 하나 이상의 제1 나노 채널과 하나 이상의 제2 나노 채널이 상기 복수의 중간 층의 측벽으로부터 돌출되도록 상기 복수의 중간 층을 리세스시키는 단계;
    상기 복수의 트렌치 내에 복수의 상부 소스/드레인(S/D) 영역을 형성하는 단계로서, 상기 복수의 상부 S/D 영역은 제1 재료로 만들어지고 상기 복수의 제1 나노 채널과 직접 접촉하는, 복수의 상부 소스/드레인 영역을 형성하는 단계; 및
    상기 복수의 트렌치 내에 복수의 하부 소스/드레인(S/D) 영역을 형성하는 단계로서, 상기 복수의 하부 S/D 영역은 제2 재료로 만들어지고, 상기 복수의 제2 나노 채널과 직접 접촉하는, 복수의 하부 소스/드레인 영역을 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  11. 제10항에 있어서, 상기 복수의 중간 층을 형성하는 것은,
    상기 기판 상에 위치되고, 80% 내지 100%의 Ge 함량을 갖는 SiGe로 만들어진 하부 층을 형성하는 것; 및
    상기 하부 층 위에 위치되고, Ge, Si, SiGe, 또는 GeSn 중 적어도 하나를 포함하는 복수의 상위 층을 형성하는 것
    을 포함하는, 방법.
  12. 제10항에 있어서, 상기 하나 이상의 제1 나노 층은 실리콘 또는 게르마늄 중 적어도 하나를 포함하는, 방법.
  13. 제10항에 있어서, 상기 화합물 재료는 상기 미리 결정된 재료 비율이 상기 GeSn에서 1% 내지 10%의 Sn 함량을 포함하도록 게르마늄-주석(GeSn)을 포함하는, 방법.
  14. 제10항에 있어서, 상기 복수의 상부 S/D 영역을 형성하는 단계는 상기 복수의 트렌치 내에 인으로 도핑된 제1 재료를 증착하는 단계를 포함하고, 상기 제1 재료는 상기 복수의 제1 나노 채널과 직접 접촉하고 실리콘을 포함하는, 방법.
  15. 제10항에 있어서, 상기 복수의 하부 S/D 영역을 형성하는 단계는 상기 복수의 트렌치 내에 붕소로 도핑된 제2 재료를 증착하는 단계를 포함하고, 상기 제2 재료는 상기 복수의 제2 나노-채널과 직접 접촉하고, GeSi, Ge, GePt, GeSiSn, GePtSi, GePt, SiGePt, SiGeSn 또는 SiGeSnPt 중 적어도 하나를 포함하는, 방법.
  16. 제10항에 있어서,
    상기 복수의 서브-스택 각각에 위치된 중간 층을 제거하는 단계; 및
    상기 하나 이상의 제1 나노-채널 각각과 상기 하나 이상의 제2 나노-채널 각각이 각각의 서브-스택의 게이트 구조물에 의해 둘러싸이도록 상기 복수의 서브-스택 각각에 복수의 게이트 구조물을 형성하는 단계
    를 더 포함하는, 방법.
  17. 반도체 디바이스로서,
    기판 위에 형성되고, 나란하게 배열되고, 서로 결합된 복수의 트랜지스터 쌍을 포함하고, 상기 복수의 트랜지스터 쌍 각각은 서로 적층된 n형 트랜지스터와 p형 트랜지스터를 포함하고,
    상기 n형 트랜지스터는 제1 화합물 재료의 제1 미리 결정된 재료 비율에 기초하여 제1 밴드갭 값을 갖는 제1 화합물 재료로 만들어진 하나 이상의 제1 나노 채널을 포함하는 제1 채널 영역을 갖고, 상기 하나 이상의 제1 나노-채널은 상기 기판을 따라 측방향으로 연장되고, 상기 기판 위에 적층되고, 서로 이격되어 있고;
    상기 p형 트랜지스터는 제2 화합물 재료의 제2 미리 결정된 재료 비율에 기초하여 제2 밴드갭 값을 갖는 제2 화합물 재료로 만들어진 하나 이상의 제2 나노 채널을 포함하는 제2 채널 영역을 갖고, 상기 하나 이상의 제2 나노-채널은 상기 기판을 따라 측방향으로 연장되고, 상기 기판 위에 적층되고, 서로 이격되어 있고;
    상기 n형 트랜지스터의 제1 채널 영역에 있는 하나 이상의 제1 나노 채널의 각각과, 상기 p형 트랜지스터의 제2 채널 영역에 있는 하나 이상의 제2 나노 채널 각각은 게이트 구조물에 의해 각각 둘러싸여 있고;
    상기 n형 트랜지스터는 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 포함하고, 상기 n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 상기 하나 이상의 제1 나노 채널의 두 단부에 위치되고, 상기 하나 이상의 제1 나노 채널과 직접 접촉하고, 상기 n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역 중 적어도 하나는 인접한 n형 트랜지스터의 제1 채널 영역에 결합되고;
    상기 p형 트랜지스터는 제1 소스/드레인(S/D) 영역과 제2 S/D 영역을 더 포함하고, 상기 p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 상기 하나 이상의 제2 나노 채널의 두 단부에 위치되고, 상기 하나 이상의 제2 나노 채널과 직접 접촉하고, 상기 p형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역 중 적어도 하나는 인접한 p형 트랜지스터의 제2 채널 영역에 결합되는, 반도체 디바이스.
  18. 제17항에 있어서, 상기 제1 화합물 재료는 상기 제1 미리 결정된 재료 비율이 상기 제1 GeSn에서 1% 내지 6%의 Sn 함량을 포함하도록 제1 게르마늄-주석(GeSn)을 포함하는, 디바이스.
  19. 제17항에 있어서, 상기 제2 화합물 재료는 상기 제2 미리 결정된 재료 비율이 상기 제2 GeSn에서 1% 내지 10%의 Sn 함량을 포함하도록 제2 게르마늄-주석(GeSn)을 포함하는, 디바이스.
  20. 제17항에 있어서, 상기 n형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 인으로 도핑된 실리콘을 포함하고, 상기 p-형 트랜지스터의 제1 S/D 영역과 제2 S/D 영역은 GeSi, Ge, GePt, GeSiSn, GePtSi, GePt, SiGePt, SiGeSn, 또는 SiGeSnPt 중 적어도 하나를 포함하는, 디바이스.
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