CN106992124B - 半导体装置的形成方法 - Google Patents

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Abstract

半导体装置的形成方法包含提供从基底延伸的鳍，且鳍具有源极/漏极区和沟道区，鳍包含第一层、第二层设置于第一层上方及第三层设置于第二层上方，通过从沟道区移除第二层的至少一部分以形成间隙，第一材料形成于沟道区中，以形成第一界面层部分和第二界面层部分，分别至少部分地环绕第一层和第三层，第二材料沉积于沟道区中，以形成第一高介电常数介电层部分和第二高介电常数介电层部分，分别至少部分地环绕第一界面层部分和第二界面层部分，沿沟道区中的第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成包含清除材料的金属层。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及半导体技术，且特别涉及半导体装置的形成方法。
背景技术
半导体工业为了追求较高装置密度、较高效能和较低成本已进入纳米科技工艺节点。虽然在材料和制造上有突破性的进展，但是在平面装置例如传统金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)的微缩化上确实具有挑战性。为了克服这些挑战，电路设计者寻找新颖的结构来表现出改善的效能。一个研究途径为三维设计的发展，例如鳍式场效晶体管(fin-like field effecttransistor，FinFET)。可将鳍式场效晶体管视为典型的平面装置从基底突出并进入栅极。典型的鳍式场效晶体管以有着从基底延伸出的薄“鳍”(或鳍结构)制造而成。场效晶体管(FET)的沟道形成于此垂直的鳍中，且提供栅极于鳍的沟道区上方(例如环绕鳍的沟道区)。使栅极环绕鳍增加了沟道区与栅极之间的接触面积，并让栅极可从多个侧边控制沟道，这可以在一些方面，且在一些应用上受到影响，鳍式场效晶体管提供缩小的短沟道效应、减少漏电流和较高的电流。换言之，鳍式场效晶体管相较于平面装置较快、较小且较有效率。
持续的鳍式场效晶体管(FinFET)微缩化也出现关键挑战。举例来说，当鳍式场效晶体管通过各个科技节点微缩化，已实施具有高介电常数(例如高介电常数(high-k)介电质)的栅极介电材料的栅极堆叠。在实施高介电常数/金属栅极堆叠时，重要的是适当地缩放栅极结构的等效氧化层厚度(equivalent oxide thickness，EOT)以改善装置效能。然而，可能需要界面层在栅极介电层(例如HfO2)与沟道之间，界面层也对栅极结构的等效氧化层厚度(EOT)作出贡献。再者，界面层可影响鳍式场效晶体管的平带电压(flat bandvoltage)及/或临界电压(threshold voltage)。因此，当鳍式场效晶体管的尺寸缩减，界面层的厚度及/或均匀性变得越来越重要。
因此，需要改善的多栅极结构和制造方法。
发明内容
在一些实施例中，提供半导体装置的形成方法，此方法包含提供从基底延伸的鳍，该鳍具有源极/漏极区和沟道区，其中该鳍包含第一层设置于基底上方、第二层设置于第一层上方及第三层设置于第二层上方，从沟道区移除第二层的至少一部分，以形成间隙于第一层与该第三层之间，形成第一材料于沟道区中，以形成至少部分地环绕第一层的第一界面层部分，并形成至少部分地环绕第三层的第二界面层部分，沉积第二材料于沟道区中，以形成至少部分地环绕第一界面层部分的第一高介电常数介电层部分，并形成至少部分地环绕第二界面层部分的第二高介电常数介电层部分，以及沿沟道区中的第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成金属层，其中金属层包含清除材料(scavenging material)。
在一些其他实施例中，提供半导体装置的形成方法，此方法包含形成包含第一半导体层、第二半导体层和第三半导体层的鳍元件，从鳍元件的沟道区移除第二半导体层的至少一部分，以形成间隙于第一半导体层与第三半导体层之间，形成中介部件(feature)于沟道区中，其中中介部件包含至少部分地环绕第一半导体层的第一界面层部分，至少部分地环绕第一界面层部分的第一高介电常数介电层部分，至少部分地环绕第二半导体层的第二界面层部分，及至少部分地环绕第二界面层部分的第二高介电常数介电层部分，以及沉积至少部分地环绕中介部件的金属层，其中金属层包含清除材料。
在另外一些实施例中，提供半导体装置，此半导体装置包含鳍元件从基底延伸，其中鳍元件的沟道区包含第一半导体层，第二半导体层设置于第一半导体层上方且通过间隔区域与第一半导体层垂直地隔开，至少部分地环绕第一半导体层的第一高介电常数介电层部分，至少部分地环绕第二半导体层的第二高介电常数介电层部分，以及金属层沿第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成，其中金属层包含清除材料，且其中间隔区域不具有清除材料。
附图说明
根据以下的详细说明并配合所附附图可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1A和图1B为依据本公开实施例的一个或多个方面的制造半导体装置或其中一部分的方法的流程图。
图2A、图2B、图2C、图2D和图2E为依据本公开的一实施例的半导体装置的一部分的剖面示意图。
图3A、图3B、图3C和图3D为依据本公开的一实施例的半导体装置的一部分的剖面示意图。
图4A、图4B、图4C、图4D、图4E和图4F为依据本公开的一实施例的半导体装置的一部分的剖面示意图。
图5A为依据本公开的一实施例的半导体装置的一部分的等角视图(isometricview)。图5B为依据本公开的一实施例的半导体装置的一部分的剖面示意图。
图6为依据本公开的一实施例的半导体装置的一部分的剖面示意图。
图7A、图7B、图7C、图7D和图7E为依据本公开的一实施例的半导体装置的一部分的剖面示意图。图7F为依据本公开的一实施例的半导体装置的一部分的等角视图。
图8A为依据本公开的一实施例的半导体装置的一部分的剖面示意图。图8B为依据本公开的一实施例的半导体装置的一部分的等角视图。
图9A、图9B和图9C为依据本公开的一实施例的半导体装置的一部分的剖面示意图。
图10A、图10B和图10C为依据本公开的各种实施例的半导体装置的一部分的剖面示意图。
图11A、图11B和图11C为依据本公开的各种实施例的半导体装置的一部分的剖面示意图。
图12A、图12B、图12C和图12D为依据一些实施例的半导体装置的一部分的剖面示意图。
图13A、图13B和图13C显示依据各种实施例的界面层的最大清除距离作为相邻的沟道半导体层之间的间距的函数的曲线图以及沟道的剖面轮廓图。
图14A、图14B和图14C为依据一些实施例的半导体装置的一部分的剖面示意图。
图15为依据一些实施例的半导体装置的一部分的透视图。
附图标记说明：
100、150 方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、152、154、156、158、160、162、164、166、168方块
200 装置
202 基底
204 应变松弛缓冲层
206、208 半导体层
209、302 沟槽
210 隔离部件
212 堆叠
214A、214B、1314A、1314B、1314C 鳍元件
216 光致抗蚀剂
402 硬掩模
500 第一区
501 第二区
502、920、1006 覆盖层
504 虚设栅极电极层
506 虚设栅极结构
508、708 介电层
510 源极/漏极区
512 沟道区
602 源极/漏极部件
702 层间介电层
704 接触蚀刻停止层
706、804 开口
710 栅极间隙壁
902A、902B、1066A、1066B、1254 间隙
904 沟道剖面轮廓
908、908A、908B 沟道层
910 支撑层
912 间隔距离
914 沟道层宽度
916 支撑层宽度
918 沟道层高度
1002 界面层
1004 高介电常数介电层
1012A、1012B 间隔区域
1024 中介部件
1028、1060、1062、1064、1104、1250、1252 厚度
1102 清除层
1200 退火工艺
1202 处理过的界面层
1204 第一层
1206 第二层
1208 区域
1258 最大清除距离
1302、1304、1306 曲线
1506 栅极堆叠
1508 栅极金属层
A、B、C 区域
H 高度
T 清除临界值
W 宽度
θ1、θ2、θ3 角度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施公开内容的不同部件(feature)。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本公开。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。另外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。例如，若翻转附图中的装置，描述为位于其他元件或部件“下方”或“在...之下”的元件，将定位为位于其他元件或部件“上方”。因此，范例的用语“下方”可涵盖上方及下方的方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
可以注意到本公开的一些实施例为多栅极晶体管或此处被称为鳍式场效晶体管(FinFET)装置的鳍式多栅极晶体管的形式。这样的装置可包含P型金属氧化物半导体鳍式场效晶体管装置或N型金属氧化物半导体鳍式场效晶体管装置。鳍式场效晶体管装置可为栅极全包覆式(gate-all-around，GAA)装置、Ω形栅极(omega-gate，Ω-gate)装置、π形栅极(pi-gate，π-gate)装置、双栅极装置、三栅极装置、块体装置、绝缘层上覆硅(silicon oninsulator，SOI)装置及/或其他配置。在本公开技术领域中具有通常知识者可由本公开的观点而得知可受益的半导体装置的其他例子。
图1A显示形成包含半导体层在基底上方的鳍(fin)元件的半导体制造的方法100。请参照图1A，方法100开始于方块102，在此提供基底。请参照图2A的例子，在方块102的一实施例中，提供基底202。在一些实施例中，基底202可为半导体基底例如硅基底。基底202也可包含其他半导体例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或钻石。或者，基底202可包含化合物半导体及/或合金半导体。基底202可包含各种层，其包含形成于半导体基底上的导电层或绝缘层。基底202可包含依据本公开技术领域已知的设计需求的各种掺杂配置。举例来说，不同的掺杂轮廓(例如n型井、p型井)可形成于基底202上对于不同装置类型(例如n型场效晶体管(n-type field effect transistor，NFET)、p型场效晶体管(p-type fieldeffect transistor，PFET))设计的区域中。合适的掺杂可包含掺杂物的离子注入及/或扩散工艺。基底202通常具有隔离部件(例如浅沟槽隔离(shallow trench isolation，STI)部件)与提供不同装置类型的区域穿插(interpose)。再者，基底202可选择性地包含外延层(epitaxial layer，epi-layer)，基底202可应变以提高装置效能，基底202可包含绝缘层上覆硅(silicon on insulator，SOI)结构及/或具有其他合适的增强部件。
请参照图1A，方法100进行至方块104，在此应变松弛缓冲(strain relaxedbuffer，SRB)层204成长于基底202上方。请参照图2A的例子，应变松弛缓冲层204通过使用原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapordeposition，CVD)、高密度等离子体化学气相沉积(high-density plasma CVD，HDP-CVD)、物理气相沉积(physical vapor deposition，PVD)及/或其他合适的沉积工艺成长于基底202上方。应变松弛缓冲层204可为不同于基底202的组成，以在与基底202的界面产生晶格应变(lattice strain)。举例来说，在一些实施例中，基底202包含硅且大致不具有锗，而应变松弛缓冲层204包含SiGe。在各种这样的例子中，应变松弛缓冲层204具有在约25原子百分比至约100原子百分比的范围内的锗浓度。
请参照图1A，在方块104形成应变松弛缓冲(SRB)层204于基底202上方之后，可使用方法100的各种实施例以形成鳍元件于基底上方。在一实施例中，方法100进行至方块106，在此形成包含多个半导体层的堆叠于基底上方。请参照图2B的例子，半导体层的堆叠212形成于基底202上方。在包含应变松弛缓冲层204设置于基底202上的实施例中，半导体层的堆叠212可设置于应变松弛缓冲层204上。半导体层的堆叠212可包含不同组成的交替层。举例来说，在一些实施例中，堆叠212包含第一组成的半导体层206与第二组成的半导体层208交替设置。虽然在此显示三个半导体层206和三个半导体层208，可以理解的是，堆叠212可包含任何合适组成的任何数目的层的各种例子，其包含2至10个半导体层206和2至10个半导体层208。如下所解释，堆叠212中层(例如半导体层206和半导体层208)的不同组成可用来选择性地处理一些层。因此，这些组成可具有不同的氧化速率、对蚀刻剂的灵敏度及/或其他不同的性质。
在一些实施例中，半导体层206和208的任一个可包含硅。在一些实施例中，半导体层206和208的任一个可包含其他材料例如锗；化合物半导体例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或前述的组合。在一些实施例中，半导体层206和208可为未掺杂或大致无掺杂物(即具有在约0cm-3至约1*1017cm-3的外来掺杂物浓度)，举例来说，在外延成长工艺期间没有实施掺杂。或者，可将半导体层208掺杂。举例来说，半导体层206或208可为了形成p型沟道掺杂例如硼(B)、铝(Al)、铟(In)和镓(Ga)的p型掺杂物，或为了形成n型沟道掺杂例如磷(P)、砷(As)、锑(Sb)的n型掺杂物。
可依据装置效能考量选择半导体层206和208具有的厚度。在一些实施例中，半导体层206具有约2-15纳米(nm)的厚度范围。在一些实施例中，堆叠212的半导体层206的厚度可大致均匀。在一些实施例中，半导体层208具有约2-15纳米的厚度范围。在一些实施例中，堆叠212的半导体层208的厚度可大致均匀。
举例来说，堆叠212的层的成长可通过分子束外延(molecular beam epitaxy，MBE)工艺、金属有机化学气相沉积(metalorganic CVD，MOCVD)工艺及/或其他合适的外延成长工艺实施。
请参照图1A，方法100进行至方块108，在此形成鳍元件。请参照图2C的例子，鳍元件214A和214B可通过使用包含光刻工艺和蚀刻工艺的合适的工艺制造。在一些实施例中，光致抗蚀剂216形成于堆叠212上方，并通过使用光刻工艺图案化。接着，可使用光致抗蚀剂216(也被称为图案化光致抗蚀剂)保护基底202的一些区域和形成于这些区域上的一些层，而蚀刻工艺则穿过光致抗蚀剂216、穿过堆叠212并进入应变松弛缓冲(SRB)层204，在未保护的区域中形成沟槽209。堆叠212的余留部分成为鳍元件214A和214B，其包含半导体层206和208。在一些实施例中，控制光致抗蚀剂216中的图案，如此一来，得到鳍元件214A和214B的期望宽度W。可依据装置效能考量选择宽度W。在一些实施例中，宽度W大致与半导体层206或208的厚度相同，且具有约2-15纳米(nm)的范围。
请参照图1A，方法100进行至方块110，在此形成隔离部件。请参照图2D的例子，介电材料例如氧化硅可沉积于沟槽209中以形成隔离部件210。可实施化学机械研磨(chemical mechanical planarization，CMP)工艺以将装置200的顶表面平坦化。在一些实施例中，用以将装置200的顶表面平坦化的化学机械研磨工艺也可用来移除鳍元件214A和214B上的光致抗蚀剂。在一些实施例中，光致抗蚀剂的移除可另外选择通过使用合适的蚀刻工艺(例如干蚀刻或湿蚀刻)实施。
请参照图1A和图2E，方法100进行至方块112，在此将隔离部件210凹陷。请参照图2E的例子，将与鳍元件214A和214B穿插的隔离部件210凹陷，藉此留下鳍元件214A和214B延伸于隔离部件210上方。在一些实施例中，此凹陷工艺可包含干蚀刻工艺、湿蚀刻工艺及/或前述的组合。在一些实施例中，控制凹陷的深度(例如通过控制蚀刻时间)，如此一来，得到鳍元件214A和214B的暴露的上部的期望高度H。可依据装置效能考量选择高度H。在一些实施例中，高度H在约8纳米(nm)至约300纳米的范围内。
请再参照图1A，在方法100的另一个替代的实施例中，在方块104形成应变松弛缓冲(SRB)层204于基底202上方之后，方法100进行至方块114，在此形成隔离部件于基底上方。请参照图3A的例子，隔离部件210可通过使用包含光刻工艺、蚀刻工艺和沉积工艺的合适的工艺形成，且应变松弛缓冲层204的一部分与隔离部件210穿插。
请参照图1A和图3B，方法100进行至方块116，在此形成沟槽302于隔离部件210之间。请参照图3B的例子，至少部分地蚀刻与隔离部件210穿插的应变松弛缓冲(SRB)层204的部分，以形成沟槽302。
请参照图1A和图3C，方法100接着进行至方块118，在此形成包含半导体层206和208的堆叠212于沟槽302中，且形成鳍元件214A和214B。
请参照图1A和图3D，方法100接着进行至方块120，在此将隔离部件210凹陷，以提供鳍元件214A和214B延伸于隔离部件210的顶表面上方。
请再参照图1A，在方法100的又另一个替代的实施例中，在方块104形成应变松弛缓冲(SRB)层204于基底202上方之后，方法100进行至方块122，在此形成硬掩模于基底上方。请参照图4A的例子，硬掩模402形成于应变松弛缓冲层204上方。在一些实施例中，硬掩模402可包含介电质例如半导体氧化物、半导体氮化物及/或半导体碳化物。
请参照图1A和图4B，方法100进行至方块124，在此将硬掩模402图案化并蚀刻。请参照图1A和图4C，方法100进行至方块126，在此通过使用包含光刻工艺、蚀刻工艺和沉积工艺的合适的工艺，形成隔离部件210相邻于硬掩模402的余留部分。请参照图1A和图4D，方法100进行至方块128，在此可使用蚀刻工艺来移除硬掩模402的余留部分，藉此形成沟槽302于隔离部件210之间。请参照图1A和图4E，方法100进行至方块130，在此包含半导体层206和208的堆叠212成长于沟槽302中，以形成鳍元件214A和214B。请参照图1A和图4F，方法100进行至方块132，在此使隔离部件210凹陷，以提供鳍元件214A和214B延伸于隔离部件210的顶表面上方。
在一些实施例中，形成鳍元件214A和214B可还包括修整(trim)工艺，以缩减鳍元件214A和214B的宽度W及/或高度H。修整工艺可包含干蚀刻工艺或湿蚀刻工艺。可依据装置效能考量选择鳍元件214A和214B的宽度W和高度H。
请参照图1B，其显示形成多栅极装置的半导体制造的方法150。方法150开始于方块152，在此接收包含鳍元件的基底，此鳍元件包含半导体层堆叠于基底上方。鳍元件可通过上述方法100的实施例或本技术领域已知的其他合适的方法形成。请参照图5A和图5B的例子，提供包含鳍元件214A和214B的基底202，鳍元件214A和214B包含半导体层206和208。在一些实施例中，鳍元件214A为N型金属氧化物半导体(N-type metal-oxidesemiconductor，NMOS)元件的一部分，鳍元件214B为P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)元件的一部分。如图5B所示，鳍元件214A从基底202的第一区500(也被称为NMOS区)延伸，且鳍元件214B从基底202的第二区501(也被称为PMOS区)延伸。
请参照图1B、图5A和图5B，方法150接着进行至方块154，在此形成虚设(dummy)栅极结构506于基底202上。如下所述，虚设栅极结构506可在后续制造阶段被高介电常数(high-k，HK)介电层和金属栅极(metal gate，MG)电极取代。在一些实施例中，虚设栅极结构506形成于基底202上方，且至少部分地设置于鳍元件214A和214B上方。位于虚设栅极结构506下方的鳍元件214A和214B的部分可称为沟道区512。虚设栅极结构506也可定义出鳍元件214A和214B的源极/漏极区510，举例来说，例如与沟道区512相邻且在沟道区512的相对的鳍元件214A和214B的部分。
请参照图5B，其显示沿图5A的线A-A’，装置200的实施例的一部分的剖面示意图。如图5B所示的例子，虚设栅极结构506可包含覆盖层502形成于鳍元件214A和214B上。在一些实施例中，覆盖层502包含SiO2、氮化硅、高介电常数介电材料或其他合适的材料。在各种例子中，覆盖层502可通过化学气相沉积(CVD)工艺、次常压化学气相沉积(subatmosphericCVD，SACVD)工艺、流动式化学气相沉积工艺(flowable CVD，FCVD)、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺或其他合适的工艺沉积。举例来说，覆盖层502可用以防止鳍元件214A和214B受后续的工艺(例如后续的虚设栅极结构的形成)损害。在一些实施例中，虚设栅极结构506可包含虚设栅极电极层504形成于鳍元件214A和214B上的覆盖层502上方。在一些例子中，虚设栅极电极层504可包含多晶硅(polycrystalline silicon，polysilicon)。在一些实施例中，虚设栅极结构506可包含介电层508形成于虚设栅极电极层504上方。
在一些实施例中，虚设栅极结构506可通过各种工艺步骤例如层沉积、图案化、蚀刻和其他合适的工艺步骤形成。例示性的层沉积工艺包含化学气相沉积(CVD)(包含低压化学气相沉积和等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)两者)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、电子束蒸镀或其他合适的沉积技术或前述的组合。以形成虚设栅极结构506为例子来说，图案化工艺包含光刻工艺(例如光刻或电子束光刻)，光刻工艺可还包括光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、清洗(rinsing)、干燥(例如旋转干燥及/或硬烤)、其他合适的光刻技术及/或前述的组合。在一些实施例中，蚀刻工艺可包含干蚀刻(例如反应性离子蚀刻(reactive ion etching，RIE))、湿蚀刻及/或其他蚀刻方法。
在一些实施例中，栅极间隙壁(gate spacer)可形成于虚设栅极结构506的侧壁上。栅极间隙壁可包含一种或多种介电材料例如氮化硅、氧化硅、碳化硅、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、其他材料或前述的组合。此间隙壁层可包含一层或多层结构。此间隙壁层可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法形成。
请参照图1B和图6，方法150接着进行至方块156，在此形成源极/漏极部件。请参照图6，其显示沿图5A的在线B-B’源极/漏极区510中，装置200的一实施例的一部分的剖面示意图。源极/漏极部件可通过实施外延成长工艺形成，外延成长工艺提供外延材料包覆鳍元件214A和214B的源极/漏极区510中的半导体层206及/或208的部分。在图6的例子中，源极/漏极部件602形成于基底202上方的鳍元件214A和214B上，与虚设栅极结构506相邻且相关联。
在各种实施例中，源极/漏极部件602包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，在外延成长工艺期间，源极/漏极部件602可为原位(in-situ)掺杂。举例来说，在一些实施例中，源极/漏极部件602可掺杂硼。在一些实施例中，源极/漏极部件602可掺杂碳以形成Si:C源极/漏极部件，掺杂磷以形成Si:P源极/漏极部件，或掺杂碳和磷两者以形成SiCP源极/漏极部件。在一些实施例中，源极/漏极部件602并非原位掺杂，而是实施注入工艺以将源极/漏极部件602掺杂。
在一些实施例中，于方块156，在形成源极/漏极部件之后，形成蚀刻停止层(例如接触蚀刻停止层(contact etch stop layer，CESL)704)和各种介电层(例如层间介电(inter-layer dielectric，ILD)层702)于基底202上。请参照图7A，其显示沿图5A的线C-C’(沿鳍元件214B)，装置200的实施例的一部分的剖面示意图。在一些实施例中，接触蚀刻停止层704形成于栅极间隙壁710和虚设栅极结构506上方。在一些例子中，接触蚀刻停止层704包含氮化硅层、氮碳化硅层、氮氧化硅层及/或其他本技术领域已知的材料。接触蚀刻停止层704可通过原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)或其他合适的沉积或氧化工艺形成。层间介电层702可形成于接触蚀刻停止层704上方。在一些实施例中，层间介电层702包含材料例如四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂硅酸盐玻璃，或掺杂硅酸盐玻璃例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融硅石玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、掺杂硼硅玻璃(boron doped silicon glass，BSG)及/或其他合适的介电材料。层间介电层702可通过等离子体增强化学气相沉积(PECVD)工艺、流动式化学气相沉积工艺(FCVD)或其他合适的沉积技术形成。
请参照图7B的例子，在一实施例中，在沉积接触蚀刻停止层(CESL)704和层间介电(ILD)层702之后，可实施平坦化工艺例如化学机械研磨(CMP)工艺以暴露虚设栅极结构506的顶表面。化学机械研磨工艺可移除覆盖虚设栅极结构506的接触蚀刻停止层704和层间介电层702的部分，且可将装置200的顶表面平坦化。此外，化学机械研磨工艺可移除部分的虚设栅极结构506，以暴露虚设栅极电极层504。
请参照图7C的例子，在一些实施例中，可实施蚀刻工艺于层间介电(ILD)层702，以移除层间介电层702的顶部，藉此形成开口706于层间介电层702的顶部。请参照图7D的例子，介电材料(例如氮化硅)可沉积于基底202上方以填入开口706，藉此形成介电层708。
请参照图7E和图7F的例子，其分别显示在实施化学机械研磨(CMP)工艺将装置200的顶表面平坦化之后，装置200的剖面示意图和等角视图。在一些实施例中，化学机械研磨工艺可移除部分的介电层708，以从装置200的顶表面暴露虚设栅极电极层504。
请参照图1B、图8A和图8B，方法150接着进行至方块158，在此移除虚设栅极结构506，以暴露鳍元件的沟道区。请参照图8A和图8B，虚设栅极结构506的移除形成暴露出鳍元件214A和214B的沟道区512的开口804。在一实施例中，方块158包含一或多个蚀刻工艺，例如湿蚀刻、干蚀刻或其他蚀刻技术。
请参照图1B和图9A，方法150接着进行至方块160，通过开口804移除沟道区中部分选定的半导体层。方块160可包含第一移除工艺以移除第一区500中的选定的半导体层(例如半导体层206)和第二移除工艺以移除第二区501中的选定的半导体层(例如半导体层208)。
在一些实施例中，第一移除工艺包含通过光刻工艺形成第一图案化光致抗蚀剂层于基底202上方。第一图案化光致抗蚀剂层可包含开口暴露出第一区500，并保护第二区501。第一移除工艺可包含第一蚀刻工艺，第一蚀刻工艺通过第一图案化光致抗蚀剂层的开口实施于第一区500中。在图9A的例子中，在第一区500中，完全地移除沟道区512中鳍元件214A的半导体层206。鳍元件214A的半导体层208保持大致上未被蚀刻。在以下的讨论中，将沟道区中鳍元件214A的部分的半导体层208称为沟道层908A。在图9A的例子中，沟道层908A具有正方形的沟道剖面轮廓904并悬挂在开口804中。间隙902A形成于相邻的半导体层208之间。在一些实施例中，第一蚀刻工艺包含选择性湿蚀刻工艺，且可包含氟化氢(HF)蚀刻剂。在完成第一蚀刻工艺之后，移除第一图案化光致抗蚀剂层。
在一些实施例中，第二移除工艺包含通过光刻工艺形成第二图案化光致抗蚀剂层于基底202上方。第二图案化光致抗蚀剂层可包含开口暴露出第二区501，并保护第一区500。第二移除工艺可包含第二蚀刻工艺，第二蚀刻工艺通过第二图案化光致抗蚀剂层的开口实施于第二区501中。如图9A的例子所示，在第二区501中，部分地移除沟道区512中鳍元件214B的半导体层208以形成支撑层910，其支撑沟道区512中的半导体层206(之后将其称为沟道层908B)。在图9A的例子中，沟道层908B具有正方形的沟道剖面轮廓904。相邻的沟道层908B可通过支撑层910和沿支撑层910的相对侧壁形成的间隙902B隔开。在一些实施例中，鳍元件214B的沟道层908B的底表面大致与应变松弛缓冲(SRB)层204的顶表面共平面。在一些实施例中，第二蚀刻工艺包含选择性湿蚀刻工艺，且可包含氟化氢(HF)蚀刻剂。在完成第二蚀刻工艺之后，移除第二图案化光致抗蚀剂层。
另外，在一些实施例中，在第二区501中，部分地移除沟道区512中鳍元件214B的半导体层206以形成支撑层910，且沟道区512中鳍元件214B的半导体层208形成沟道层908B。在一些例子中，支撑层910的底表面大致应变松弛缓冲(SRB)层204的顶表面共平面。
在一些实施例中，在第二区501中，为了隔离的目的将支撑层910氧化。进一步在此实施例中，氧化工艺可包含湿氧化工艺、干氧化工艺或前述的组合。在一例子中，装置200暴露于水蒸气或蒸汽作为氧化剂的湿氧化工艺。在支撑层910包含SiGe的例子中，氧化的支撑层910包含氧化硅锗。
请参照图9B，在一些实施例中，通过一或多个选择性湿蚀刻工艺，轻微地蚀刻沟道层908A、908B及/或支撑层910，以得到沟道区512中的各种期望的尺寸和形状。在一些例子中，选择性湿蚀刻工艺可与用来移除第一区500和第二区501中选定的半导体层的第一及/或第二湿蚀刻工艺相同，或者可包含不同的蚀刻工艺。在一些实施例中，可控制蚀刻条件，使得沟道层908A和908B可具有特别形状的沟道剖面轮廓，例如磨圆的方形(roundedsquare)、圆形、菱形、椭圆形或其他几何形状。在图9B的例子中，沟道层908A和908B具有相同形状(例如磨圆的方形)的沟道剖面轮廓904。另外，在一些例子中，沟道层908A和908B可具有不同形状的轮廓。在一些实施例中，可控制蚀刻工艺的蚀刻条件，使得沟道层908A和908B具有期望的沟道层宽度914和期望的沟道层高度918，支撑层910具有期望的支撑层宽度916，且相邻的沟道层908A和908B具有期望的间隔距离(spacing distance)912。可依据装置效能考量选择各种期望的尺寸和形状。
请参照图9C，在一些实施例中，包含硅的覆盖层920可围绕沟道层908A或908B成长(例如当沟道层908A或908B具有在约30原子百分比至约100原子百分比的范围内的锗浓度)。覆盖层920可成为沟道层908A或908B的一部分，且可能影响沟道层宽度914、沟道层高度918、间隔距离912和沟道剖面轮廓904。在一些例子中，覆盖层920具有约0.5纳米(nm)至约2纳米的厚度。举例来说，覆盖层920的成长可通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺及/或其他合适的外延成长工艺实施。
请参照图1B、图10A、图10B和图10C，方法150进行至方块162，在此形成中介部件(interposing feature)1024于鳍元件的沟道区中。请参照图10A、图10B和图10C的例子，在各种实施例中，相邻沟道层908A或908B之间的间隔距离912可影响中介部件1024的配置(例如部分的中介部件1024设置于间隙902A和902B中)。
请参照图10A的例子，中介部件1024形成于沟道区512中的基底202上方。部分的中介部件1024完全地填满间隙902A和902B，以形成间隔区域1012A和1012B。
在一些实施例中，中介部件1024包含至少一界面层1002设置于沟道区512中。在一些实施例中，界面层1002具有小约或等于约1.5纳米(nm)的厚度1060。在一些实施例中，界面层1002具有小约或等于约0.6纳米的厚度1060。在图10A的例子中，界面层1002完全地环绕鳍元件214A的沟道层908A，界面层1002部分地环绕鳍元件214B的沟道层908B。
在一些实施例中，界面层1002可包含含氧材料例如氧化硅或氮氧化硅，且可通过使用氧化剂(例如过氧化氢(H2O2)、臭氧(O3))的化学氧化、等离子体增强原子层沉积、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法形成。在一些实施例中，鳍元件214A的界面层1002和鳍元件214B的界面层1002包含相同材料。在一些实施例中，鳍元件214A和鳍元件214B的界面层1002可分别形成且包含不同材料。在一些实施例中，在界面层1002形成于开口804中之前，可实施清洁工艺，例如栅极前氢氟酸最后(HF-last pre-gate)的清洁工艺(举例来说，使用氢氟(HF)酸溶液)。
在一些实施例中，中介部件1024包含高介电常数介电材料的至少一高介电常数介电层1004设置于开口804中的界面层1002上方及/或围绕界面层1002。在一些实施例中，高介电常数介电层1004可具有约0.5纳米(nm)至约5纳米的厚度1062。在图10A的例子中，高介电常数介电层1004完全地环绕鳍元件214A的沟道层908A，且高介电常数介电层1004部分地绕鳍鳍元件214B的沟道层908B。在一些实施例中，鳍元件214A和214B的高介电常数介电层1004包含相同材料。在一些实施例中，鳍元件214A和214B的高介电常数介电层1004分别形成且包含不同材料。
在一些实施例中，高介电常数介电材料具有高介电常数，举例来说，大于热氧化硅的介电常数(约3.9)。高介电常数介电材料可包含氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钇、钛酸锶、氮氧化铪(HfOxNy)、其他合适的金属氧化物或前述的组合。高介电常数介电层1004可通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、远端等离子体化学气相沉积(remote plasma CVD，RPCVD)、等离子体增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、溅镀、其他合适的工艺或前述的组合形成。
在一些实施例中，中介部件1024包含覆盖材料的至少一覆盖层1006设置于开口804中的高介电常数介电层1004上方及/或围绕高介电常数介电层1004。覆盖层1006可具有约0.5纳米(nm)至约5纳米的厚度1064。覆盖材料可包含氮化钛、氮化钽、碳化钽、其他合适的材料及/或前述的组合。覆盖材料可通过原子层沉积(ALD)及/或其他合适的方法形成。另外，在一些实施例中，中介部件1024不包含覆盖层。
在一些实施例中，中介部件1024的侧壁具有约1纳米(nm)至约6纳米的厚度1028，其可等于界面层1002的厚度1060、高介电常数介电层1004的厚度1062和覆盖层1006的厚度1064(如果有)的合并厚度。
在图10A的例子中，间隔距离912等于或小于界面层1002和高介电常数介电层1004的合并厚度的两倍。如图10A所示，对于鳍元件214A，间隔区域1012A被两个界面层1002的一部分和两个高介电常数介电层1004的一部分完全填满，在此两个高介电常数介电层1004在间隔区域1012A中融合。对于鳍元件214B，沿支撑层910的两个间隔区域1012B的每一个被部分的界面层1002和部分的高介电常数介电层1004完全填满。
请参照图10B的例子，其中间隔距离912大于界面层1002和高介电常数介电层1004的合并厚度的两倍，但是等于或小于中介部件1024的厚度1028的两倍。如图10B所示，对于鳍元件214A，间隔区域1012A被两个界面层1002的一部分、两个高介电常数介电层1004的一部分和两个覆盖层1006的一部分完全填满，在此两个覆盖层1006在间隔区域1012A中融合。对于鳍元件214B，沿着支撑层910的每一个间隔区域1012B被部分的界面层1002、部分的高介电常数介电层1004和部分的覆盖层1006完全填满。
请参照图10C的例子，其显示鳍元件214A和214B的间隔距离912大于中介部件1024的厚度1028的两倍。如图10C所示，间隔区域1012A被两个界面层1002的一部分、两个高介电常数介电层1004的一部分和两个覆盖层1006的一部分部分地填充。在图10C的例子中，对于鳍元件214A，间隔区域1012A包含间隙1066A设置于两个覆盖层1006的一部分之间。对于鳍元件214B，沿支撑层910的相对侧壁的两个间隔区域1012B的每一个被部分的界面层1002、部分的高介电常数介电层1004和部分的覆盖层1006部分地填充，且包含间隙1066B设置于间隔区域1012B中部分的覆盖层1006之间。
请参照图1B、图11A、图11B和图11C，方法150进行至方块164，在此沉积清除(scavenging)金属层于鳍元件的沟道区中。请参照图11A、图11B和图11C的例子，在各种实施例中，相邻沟道层908A或908B之间的间隔距离912可不同，其可影响清除层1102的配置(例如设置于间隙902A和902B中的部分的清除层1102)。在一些例子中，间隔区域1012A和1012B不包含任何清除材料。在一些例子中，间隔区域1012A和1012B包含至少一清除层1102的一部分。
请参照图11A和图11B的例子，其分别显示图10A和图10B的装置200在清除层1102(也被称为清除金属层)设置于开口804中之后的实施例，在此间隔距离912等于或小于两倍的中介部件1024的厚度1028。在图11A和图11B的例子中，清除层1102至少部分地环绕鳍元件214A和214B的中介部件1024。在一些实施例中，清除层1102可具有约0.5纳米(nm)至约6纳米的厚度1104。清除层1102可包含清除材料，例如钛、铪、锆、钽、氮化钛、氮化钽、氮化钽硅、氮化钛硅、其他合适的材料或前述的组合。可将清除材料配置为促进界面层1002上的清除工艺。在图11A和图11B的例子中，间隔区域1012A和1012B没有清除材料。
请参照图11C的例子，其显示图10C的装置200在清除层1102设置于开口804中之后的实施例，在此间隔距离912大于中介部件1024的厚度1028的两倍。如图11C所示的例子，间隔区域1012A包含两个清除层1102的一部分，清除层1102至少部分地填充鳍元件214A的间隔区域1012A中的间隙1066A。在图11的例子中，间隔区域1012B包含部分的清除层1102，清除层1102至少部分地填充鳍元件214B的间隔区域1012B中的间隙1066B。
在一些实施例中，清除层1102可通过原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、远端等离子体化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、溅镀、其他合适的工艺或前述的组合形成。
请参照图1、图12A、图12B、图12C、图12D、图13A、图13B和图13C，方法150进行至方块166，在此实施清除工艺于界面层1002，以形成处理过的界面层1202。请参照图12A和图12C的例子，可实施一或多个退火工艺1200以促成对界面层1002的清除工艺。
在各种实施例中，退火工艺1200可包括快速热退火(rapid thermal annealing，RTA)、激光退火工艺或其他合适的退火工艺。举例来说，退火工艺1200可包含采用在约600℃至约1000℃的范围内的温度的高温热退火步骤，而其他实施例可使用不同范围内的温度。
在各种实施例中，清除工艺可用以改善装置效能。举例来说，清除工艺可用以缩减栅极结构的等效氧化层厚度(equivalent oxide thickness，EOT)。再举例来说，清除工艺可用以缩减界面层1002与高介电常数介电层1004之间的界面偶极(interface dipole)，使得装置200的平带电压(flat band voltage)Vfb及/或临界电压Vt可调整。再举例来说，清除工艺可帮助增加临界电压Vt，增加的电压在约50mV至约200mV的范围内。
为了达到期望的装置效能改善，在一些实施例中，在清除工艺期间清除界面层1002的全部区域，以形成均匀的处理过的界面层1202。未清除区域可能导致处理过的界面层1202的不均匀性，其可产生与不均匀的装置开启或栅极结构中的有效区域缩减相关的问题。在一些例子中，在清除工艺期间不清除界面层1002的特定区域，因为此特定区域至清除层1102的距离(也将其称为清除距离)大于预定的清除临界值T(例如6纳米(nm))。
在各种实施例中，界面层1002的全部区域的最大清除距离可影响处理过的界面层1202的均匀性，此距离也被称为界面层1002的最大清除距离。为了确保清除界面层1002的全部区域以形成均匀的处理过的界面层1202，可将界面层1002的最大清除距离1258设计为等于或小于预定的清除临界值T。
请参照图12A和图12B的例子，在一些实施例中，清除界面层1002的全部区域以形成均匀的处理过的界面层1202。如图12A所示，清除层1102完全地环绕界面层1002，且最大清除距离1258(例如等于中介部件1024的厚度1028)小于预定的清除临界值T。如图12B所示，清除界面层1002的全部区域以形成均匀的处理过的界面层1202。处理过的界面层1202可包含第一层1204。在一些实施例中，第一层1204为外延成长硅层，且可成为沟道层908的一部分。
在一些实施例中，界面层1002可完全地转变为第一层1204(例如调整清除层1102的氧亲和力及/或退火参数)。在一例子中，第一层1204具有厚度1250，其约等于界面层1002的厚度1060。可仅由高介电常数介电层1004的等效氧化层厚度(EOT)定义介电堆叠的最终的等效氧化层厚度。
另外，请参照图12B的例子，在一些实施例中，经处理过的界面层1202可包含第二层1206，其厚度1252有着小于界面层1002的厚度1060(例如通过调整清除层1102的氧亲和力及/或退火参数)。在一些例子中，第二层1206包含相同于界面层1002的材料。可由第二层1206的等效氧化层厚度(EOT)和高介电常数介电层1004的等效氧化层厚度定义介电堆叠的最终的等效氧化层厚度。
请参照图12C和图12D，在一些实施例中，在清除工艺期间不清除界面层1002的一些区域。如图12C所示，清除层1102包含间隙1254，且没有均匀地环绕界面层1002。最大清除距离1258等于区域1208的清除距离，且大于预定的清除临界值T。如此一来，在清除工艺期间不清除区域1208。请参照图12D的例子，处理过的界面层1202包含区域1208(也被称为未清除区域)，区域1208影响处理过的界面层1202的均匀性。在一些实施例中，区域1208延伸于第一层1204与第二层1206之间。在图12D的例子中，第二层1206、区域1208和高介电常数介电层1004的等效氧化层厚度(EOT)可影响介电堆叠的最终的等效氧化层厚度。
请参照图13A、图13B和图13C，在一些实施例中，相邻的沟道层之间的间隔距离912及/或沟道层的沟道剖面轮廓904可影响鳍元件的界面层1002的最大清除距离1258。可以注意的是，为了简化讨论，在图13A、图13B和图13C的例子中，鳍元件1314A、1314B、1314C的中介部件1024具有相同的厚度1028(例如Y6)，且鳍元件1314A、1314B、1314C的沟道层908具有相同的沟道层宽度914(例如W1)和沟道层高度918(例如W1)。虽然此处讨论的沟道剖面轮廓的形状包含正方形、磨圆的方形和圆形，可以理解的是，沟道剖面轮廓的形状可能为其他形状(例如菱形、椭圆形、矩形)，并且其在本公开实施例的范围内。
请参照图13A，例示性的曲线1302、1304和1306显示最大清除距离1258为间隔距离912和沟道剖面轮廓904的函数。特别来说，曲线1302、1304和1306分别对应至具有正方形、磨圆的方形和圆形的沟道剖面轮廓904的鳍元件1314A、1314B、1314C。在图13A中，水平轴“X”代表间隔距离912，且垂直轴“Y”代表界面层1002的最大清除距离1258。如图13A所示，在X1与X4之间的特定的间距中，有着各种沟道剖面轮廓的鳍元件1314A、1314B、1314C可具有不同的最大清除距离1258。在一些实施例中，X4等于两倍的中介部件1024的厚度1028(例如Y6)。
请参照图13B和图13C的例子，简化的鳍元件1314A、1314B和1314C更显示沟道层908的沟道剖面轮廓904可影响最大清除距离1258。
如图13B和图13C所示的例子，当间隔距离912缩减时，最大清除距离1258可增加。在图13B的例子中，鳍元件1314A具有间隔距离912(例如大于两倍的Y6)，使得其间隔区域1012A包含一部分的清除层1102设置于界面层1002的区域A正下方。因此，鳍元件1314A具有从区域A垂直地延伸至清除层1102的内表面1364的最大清除距离1258(例如Y6)。请参照图13C的例子，当鳍元件1314A的间隔距离912缩减(例如缩减至小于两倍的Y6)，间隔区域1012A变得更小，且没有清除层1102设置于区域A的正下方。因此，鳍元件1314A的最大清除距离1258增加，且在与垂直线呈角度θ1(例如90度)的方向从区域A延伸至清除层1102。
相似地，如图13C的例子所示，当间隔距离912缩减时，鳍元件1314B和1314C的最大清除距离1258也可增加。然而，因为不同的沟道剖面轮廓，各自的最大清除距离1258可在不同方向(例如与垂直线分别呈角度θ2和θ3，其中角度θ2可小于角度θ1，且/或角度θ3可小于角度θ2)上从区域B和C延伸至清除层1102，且具有不同的数值。举例来说，具有圆形沟道剖面轮廓的鳍元件1314C的最大清除距离1258可小于鳍元件1314A和1314B两者的最大清除距离1258。
在一些实施例中，可依据装置效能考量(例如沟道半导体层密度、清除均匀性、等效氧化层厚度(EOT)及/或平带电压Vfb及/或临界电压Vt的调整)依据清除工艺中使用的预定清除临界值T，选择间隔距离912及/或沟道剖面轮廓904。
请参照图13A，其显示三个清除临界值T1、T2和T3。清除临界值T1大于Y1，清除临界值T2(相同于Y3)介于Y1与Y6之间，且清除临界值T3小于Y6。
在使用清除临界值T1的清除工艺的一些实施例中，无论何种间隔距离和沟道剖面轮廓，可清除所有鳍元件1314A、1314B和1314C的界面层1002的全部区域，以形成不包含任何区域1208的处理过的界面层1202。
或者，在使用清除临界值T3的清除工艺的一些实施例中，对于每一个鳍元件1314A、1314B和1314C，无论何种间隔距离和沟道剖面轮廓，至少不清除界面层1002的一区域1208，且处理过的界面层1202包含区域1208，区域1208影响处理过的界面层1202的均匀性。
或者，在清除工艺使用大于Y6但小于Y1的清除临界值T2的一些实施例中，可依据清除临界值T2及/或期望的沟道层密度选择间隔距离912及/或沟道剖面轮廓904，以形成均匀的处理过的界面层1202(例如不包含任何的区域1208)。如图13A所示，对于鳍元件1314A、1314B和1314C，确保清除界面层1002的全部区域的最小间隔距离分别为X4、X2和X6。因为X6小于X2，X2小于X4，鳍元件1314C可具有大于鳍元件1314B的沟道层密度，鳍元件1314B可具有大于鳍元件1314A的沟道层密度。
在一些实施例中，其他参数(例如支撑层910的宽度)可影响界面层1002的最大清除距离1258。
请参照图14A、图14B和图14C的例子，其显示在实施清除工艺之后，有着磨圆的方形沟道剖面轮廓的各种间隔距离的有着鳍元件214A和214B的装置200。在一些例子中，鳍元件214A和214B中的一个或两者对应至图13A的曲线1304。
请参照图14A的例子，鳍元件214A和214B具有X6的间隔距离912和Y7的最大清除距离1258。如图13A和图14A所示，因为界面层1002的最大清除距离Y7大于清除临界值T2，在一些实施例中，在清除工艺期间不清除界面层1002的区域1208，且处理过的界面层1202包含区域1208。
在图14B的例子中，鳍元件214A和214B具有小于X4的X3的间隔距离912和Y4的最大清除距离1258。如图13A和图14B所示，因为界面层1002的最大清除距离Y4小于清除临界值T2，在清除工艺期间清除界面层1002的全部区域，且处理过的界面层1202不包含任何区域1208。
在图14C的例子中，鳍元件214A和214B具有大于X4的X5的间隔距离912和Y6的最大清除距离1258。如图13A和图14C所示，因为界面层1002的最大清除距离Y6小于清除临界值T2，在清除工艺期间清除界面层1002的全部区域，且处理过的界面层1202不包含任何区域1208。
在一些实施例中，在实施清除工艺之后，可通过合适的蚀刻工艺(例如干蚀刻或湿蚀刻)移除清除层1102。
请参照图1、图15，方法150进行至方块168，在此形成金属层于基底202上方。为方便参考，图15的栅极堆叠1506中省略中介部件1024和清除层1102，且也省略层间介电(ILD)层702、接触蚀刻停止层(CESL)704和介电层708。
请参照图15的例子，栅极堆叠1506可形成于鳍元件214A和214B的沟道区中，且可分别为第一装置和第二装置的一部分。栅极堆叠1506可包含栅极金属层1508设置于沟道区512中。栅极金属层1508可包含单一层或者多层结构，例如有着选定功函数以增强装置效能的金属层(功函数金属层)、衬垫层、润湿层、粘着层、金属合金或金属硅化物的各种组合。举例来说，栅极堆叠1506的栅极金属层1508可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或前述的组合。在各种实施例中，栅极堆叠1506的栅极金属层1508可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电子束蒸镀或其他合适的工艺形成。再者，栅极金属层1508可针对N型场效晶体管(N-FET)(例如鳍元件214A)和P型场效晶体管(P-FET)(例如鳍元件214B)使用不同的金属层分开形成。在各种实施例中，可实施化学机械研磨(CMP)工艺以从栅极堆叠1506的栅极金属层1508移除多余的金属，且进而提供栅极堆叠1506的栅极金属层1508的大致上平坦的顶表面。此外，栅极金属层1508可提供N型或P型功函数，其可作为晶体管(例如鳍式场效晶体管(FinFET))栅极电极，且在至少一些实施例中，栅极金属层1508可包含多晶硅层。
装置200(也被称为半导体装置)可经过更多工艺来形成本技术领域已知的各种部件和区域。举例来说，后续的工艺形成接触窗开口、接触金属、各种接点、导通孔(vias)、导线、多层互连部件(例如金属层和层间介电质)于基底202上，其配置来连接各种部件以形成包含一或多个多栅极装置的功能性电路。再举例来说，多层互连可包含垂直互连例如导通孔和接点，以及水平互连例如金属线。各种互连部件可采用各种导电材料包含铜、钨及/或硅化物。在一例子中，使用镶嵌及/或双镶嵌工艺来形成与铜相关的多层互连结构。再者，可实施其他工艺步骤于方法150之前、期间或之后，且依据方法150的各种实施例可取代或删除一些上述的工艺步骤。
本公开的实施例提供优于现有技术的优点。虽然可以理解不同的实施例可提供不同的优点，但是并非所有的优点必须于此处讨论，且对于所有实施例并没有特别需求的优点。通过使用在此公开的方法和结构，在不需要清除金属层设置于垂直地相邻的纳米线之间的情况下，可均匀地清除在垂直堆叠的纳米线上或周围的界面层，其可缩减纳米线的间隔要求并提高纳米线的密度。在一例子中，可依据清除临界值及/或期望的纳米线密度来塑造纳米线使其具有预定形状的剖面轮廓，如此一来，在清除工艺期间可清除界面层的全部区域，以形成均匀的处理过的界面层。通过均匀地微缩化界面层，可改善介电堆叠的等效氧化层厚度(EOT)，且可均匀地调整平带电压Vfb及/或临界电压Vt，其可改善整体的装置效能。
因此，本公开实施例的一方面包含半导体装置的形成方法，提供从基底延伸的鳍，鳍具有源极/漏极区和沟道区，且包含第一层设置于基底上方、第二层设置于第一层上方及第三层设置于第二层上方。第二层的至少一部分从沟道区移除，以形成间隙于第一层与第三层之间。第一材料形成于沟道区中，以形成至少部分地环绕第一层的第一界面层部分，以及至少部分地环绕第三层的第二界面层部分。第二材料沉积于沟道区中，以形成至少部分地环绕第一界面层部分的第一高介电常数介电层部分，以及至少部分地环绕第二界面层部分的第二高介电常数介电层部分，沿沟道区中的第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成包含清除材料的金属层。
在一些其他实施例中，其中第一层和第三层的每一个具有磨圆的轮廓。
在一些其他实施例中，其中磨圆的轮廓具有圆形的形状。
在一些其他实施例中，其中在形成金属层之后，间隙不具有清除材料。
在一些其他实施例中，上述方法还包括通过成长第一硅锗层形成第一层，通过成长硅层于第一硅锗层正上方形成第二层，以及通过成长第二硅锗层于硅层正上方形成第三层。
在一些其他实施例中，上述方法还包括从沟道区移除第二层的至少一部分之后，成长硅层于第一层和第三层上。
在一些其他实施例中，上述方法还包括对金属层实施退火工艺，产生对第一界面层部分和第二界面层部分的清除工艺。
本公开实施例的另一方面包含一方法，此方法包含形成包含第一半导体层、第二半导体层和第三半导体层的鳍元件。从鳍元件的沟道区移除第二半导体层的至少一部分，以形成间隙于第一半导体层与第三半导体层之间。中介部件形成于沟道区中，中介部件包含至少部分地环绕第一半导体层的第一界面层部分，至少部分地环绕第一界面层部分的第一高介电常数介电层部分，至少部分地环绕第二半导体层的第二界面层部分以及至少部分地环绕第二界面层部分的第二高介电常数介电层部分。沉积至少部分地环绕中介部件的金属层，金属层包含清除材料。
在一些其他实施例中，其中第二半导体层的厚度小于两倍的中介部件的侧壁的宽度。
在一些其他实施例中，上述方法还包括蚀刻第一半导体层和第三半导体层，使第一半导体层和第三半导体层的每一个具有磨圆的轮廓。
在一些其他实施例中，其中磨圆的轮廓为圆形的形状。
在一些其他实施例中，其中在沉积金属层之后，间隙不具有清除材料。
在一些其他实施例中，上述方法还包括对金属层实施退火工艺，产生对第一界面层部分和第二界面层部分的清除工艺。
在一些其他实施例中，其中在清除工艺期间清除第一界面层部分和第二界面层部分的全部区域。
在一些其他实施例中，上述方法还包括通过成长第一硅锗层形成第一半导体层，通过成长硅层于第一硅锗层正上方形成第二半导体层，以及通过成长第二硅锗层于硅层正上方形成第三半导体层。
在一些其他实施例中，上述方法还包括通过成长第一锗层形成第一半导体层，通过成长硅锗层于第一锗层正上方形成第二半导体层，以及通过成长第二锗层于硅锗层正上方形成第三半导体层。
本公开实施例的另一方面包含半导体装置，半导体装置包含从基底延伸的鳍元件，鳍元件的沟道区包含第一半导体层，第二半导体层设置于第一半导体层上方且通过间隔区域与第一半导体层垂直地隔开，至少部分地环绕第一半导体层的第一高介电常数介电层部分，至少部分地环绕第二半导体层的第二高介电常数介电层部分，以及金属层沿第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成，金属层包含清除材料，且其中间隔区域不具有清除材料。
在一些其他实施例中，其中第一半导体层和第二半导体层的每一个具有磨圆的轮廓。
在一些其他实施例中，其中第二半导体层包含硅锗和锗中的至少一者。
在一些其他实施例中，其中鳍元件的沟道区还包括第三半导体层，第三半导体层包含硅至少部分地环绕第二半导体层。
前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本公开实施例。本领域技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (52)

1.一种半导体装置的形成方法，包括:
提供从一基底延伸的一鳍，该鳍具有一源极/漏极区和一沟道区，其中该鳍包含一第一层设置于该基底上方、一第二层设置于该第一层上方及一第三层设置于该第二层上方；
从该沟道区移除该第二层的至少一部分，以形成一间隙于该第一层与该第三层之间；
形成一含硅层至少部分地环绕该第一层和该第三层，其中该第一层和该第三层具有在30原子百分比至100原子百分比的范围内的锗浓度；
形成一第一材料于该沟道区中，以形成至少部分地环绕该第一层的一第一界面层部分，并形成至少部分地环绕该第三层的一第二界面层部分；
沉积一第二材料于该沟道区中，以形成至少部分地环绕该第一界面层部分的一第一高介电常数介电层部分，并形成至少部分地环绕该第二界面层部分的一第二高介电常数介电层部分；
沿该沟道区中的该第一高介电常数介电层部分和该第二高介电常数介电层部分的相对侧壁形成一金属层，其中该金属层包含一清除材料；以及
对该金属层实施一退火制程，以产生对该第一界面层部分和该第二界面层部分的一清除制程。
2.如权利要求1所述的半导体装置的形成方法，其中该第一层和该第三层的每一个具有一磨圆的轮廓。
3.如权利要求2所述的半导体装置的形成方法，其中该磨圆的轮廓具有圆形的形状。
4.如权利要求1所述的半导体装置的形成方法，其中在形成该金属层之后，该间隙不具有该清除材料。
5.如权利要求1所述的半导体装置的形成方法，还包括:
通过成长一第一硅锗层形成该第一层；
通过成长一硅层于该第一硅锗层正上方形成该第二层；以及
通过成长一第二硅锗层于该硅层正上方形成该第三层。
6.一种半导体装置的形成方法，包括：
形成包含一第一半导体层、一第二半导体层和一第三半导体层的一鳍元件；
从该鳍元件的一沟道区移除该第二半导体层的至少一部分，以形成一间隙于该第一半导体层与该第三半导体层之间；
形成一含硅层至少部分地环绕该第一半导体层和该第三半导体层，其中该第一半导体层和该第三半导体层具有在30原子百分比至100原子百分比的范围内的锗浓度；
形成一中介部件于该沟道区中，其中该中介部件包含:
一第一界面层部分，至少部分地环绕该第一半导体层；
一第一高介电常数介电层部分，至少部分地环绕该第一界面层部分；
一第二界面层部分，至少部分地环绕该第二半导体层；及
一第二高介电常数介电层部分，至少部分地环绕该第二界面层部分；
沉积至少部分地环绕该中介部件的一金属层，其中该金属层包含一清除材料；以及
对该金属层实施一退火制程，以产生对该第一界面层部分和该第二界面层部分的一清除制程。
7.如权利要求6所述的半导体装置的形成方法，其中该第二半导体层的厚度小于两倍之该中介部件的侧壁的宽度。
8.如权利要求6所述的半导体装置的形成方法，还包括:
蚀刻该第一半导体层和该第三半导体层，使该第一半导体层和该第三半导体层的每一个具有一磨圆的轮廓。
9.如权利要求8所述的半导体装置的形成方法，其中该磨圆的轮廓为圆形的形状。
10.如权利要求6所述的半导体装置的形成方法，其中在沉积该金属层之后，该间隙不具有该清除材料。
11.如权利要求6所述的半导体装置的形成方法，其中在该清除制程期间清除该第一界面层部分和该第二界面层部分的全部区域。
12.如权利要求6所述的半导体装置的形成方法，还包括:
通过成长一第一硅锗层形成该第一半导体层；
通过成长一硅层于该第一硅锗层正上方形成该第二半导体层；以及
通过成长一第二硅锗层于该硅层正上方形成该第三半导体层。
13.如权利要求6所述的半导体装置的形成方法，还包括:
通过成长一第一锗层形成该第一半导体层；
通过成长一硅锗层于该第一锗层正上方形成该第二半导体层；以及
通过成长一第二锗层于该硅锗层正上方形成该第三半导体层。
14.一种半导体装置的形成方法，包括：
提供包含一鳍元件的一基底，该鳍元件包含设置于该基底上方的一底层、设置于该底层上方的一中间层和设置于该中间层上方的一顶层；
形成一虚设栅极结构于该鳍元件的一沟道区中；
形成一源极/漏极部件于与该虚设栅极结构相邻的该鳍元件的一源极/漏极区中；
移除该虚设栅极结构以形成一开口于该沟道区中，以暴露出该沟道区中的该鳍元件；
移除该开口暴露的该鳍元件的该中间层的至少一部分；
形成一含硅层至少部分地环绕该底层和该顶层，其中该底层和该顶层具有在30原子百分比至100原子百分比的范围内的锗浓度；
形成一第一材料于该沟道区中，以形成至少部分地环绕该底层的一第一界面层部分以及至少部分地环绕该顶层的一第二界面层部分；
沉积一第二材料于该沟道区中，以形成至少部分地环绕该第一界面层部分的一第一高介电常数介电层部分以及至少部分地环绕该第二界面层部分的一第二高介电常数介电层部分；
沿该沟道区中的该第一高介电常数介电层部分和该第二高介电常数介电层部分的相对侧壁形成一金属层，其中该金属层包含一清除材料；以及
通过对该金属层实施一退火制程，以产生对该第一界面层部分和该第二界面层部分的一清除制程。
15.如权利要求14所述的半导体装置的形成方法，还包括:
在移除该中间层的至少一部分之后，蚀刻该沟道区中的该底层和该顶层，使得该底层和该顶层的每一个具有一磨圆的轮廓。
16.如权利要求14所述的半导体装置的形成方法，其中在该清除制程期间清除该第一界面层部分和该第二界面层部分的全部区域。
17.一种半导体装置，包括：
一鳍，从一基底延伸，该鳍具有一源极/漏极区和一沟道区，其中该沟道区包含:
一第一半导体层；
一第二半导体层，设置于该第一半导体层上方且通过一间隔区域与该第一半导体层垂直地隔开，该间隔区域从该第一半导体层的顶表面延伸至该第二半导体层的底表面；
一第三半导体层，包含硅且至少部分地环绕该第二半导体层，其中该第二半导体层具有在30原子百分比至100原子百分比的范围内的锗浓度；
一高介电常数介电层，至少部分地环绕该第一半导体层；以及
一金属层，沿该高介电常数介电层部分的相对侧壁形成，其中该金属层包含一清除材料，且其中该间隔区域不具有清除材料，其中通过对该金属层实施一退火制程，以产生对该高介电常数介电层与该第二半导体层之间的一界面层的一清除制程。
18.如权利要求17所述的半导体装置，其中该第一半导体层和该第二半导体层的每一个具有一磨圆的轮廓。
19.如权利要求18所述的半导体装置，其中该磨圆的轮廓具有圆形的形状。
20.如权利要求17所述的半导体装置，其中该第二半导体层包含硅锗和锗中的至少一者。
21.如权利要求17所述的半导体装置，其中该鳍的该沟道区更包含:
一第四半导体层，设置于该第一半导体层与该第二半导体层之间，其中该第四半导体层的顶表面与该第二半导体层的底表面的至少一部分相接，且其中该第四半导体层的底表面与该第一半导体层的顶表面的至少一部分相接。
22.如权利要求21所述的半导体装置，其中该第四半导体层包含硅锗氧化物。
23.如权利要求17所述的半导体装置，其中该第三半导体层具有厚度在0.5nm与2nm之间。
24.一种半导体装置，包括：
一鳍，从一基底延伸，该鳍的一沟道区包含:
一第一半导体层；
一第二半导体层，设置于该第一半导体层上方且通过一间隔区域与该第一半导体层垂直地隔开；
一第三半导体层，包含硅且至少部分地环绕该第二半导体层，其中该第二半导体层具有在30原子百分比至100原子百分比的范围内的锗浓度；
一中介部件，包含:
一连续的第一材料层的一第一部分，至少部分地环绕该第一半导体层；
该连续的第一材料层的一第二部分，至少部分地环绕该第二半导体层；以及
一金属层，沿该沟道区中的该中介部件的相对侧壁形成，其中该间隔区域不具有该金属层，其中通过对该金属层实施一退火制程，以产生对该连续的第一材料层的该第二部分与该第二半导体层之间的一界面层的一清除制程。
25.如权利要求24所述的半导体装置，其中该第一半导体层和该第二半导体层的每一个具有一磨圆的轮廓。
26.如权利要求24 所述的半导体装置，其中该第二半导体层包含硅锗和锗中的至少一者。
27.如权利要求24所述的半导体装置，其中该第二半导体层的厚度小于两倍之该中介部件的宽度。
28.如权利要求24所述的半导体装置，其中该鳍的该沟道区更包含:
一第四半导体层，设置于该第一半导体层与该第二半导体层之间，其中该第四半导体层的顶表面与该第二半导体层的底表面相接，且其中该第四半导体层的底表面与该第一半导体层的顶表面相接。
29.如权利要求28所述的半导体装置，其中该第四半导体层包含硅锗氧化物。
30.如权利要求25所述的半导体装置，其中该磨圆的轮廓为磨圆的方形、圆形或椭圆形。
31.一种半导体装置，包括：
一鳍元件，从一基底延伸，其中该鳍元件的一沟道区包含:
一第一半导体层；
一第二半导体层，设置于该第一半导体层上方且通过一间隔区域与该第一半导体层垂直地隔开；
一第三半导体层，设置于该第一半导体层与该第二半导体层之间，其中该第三半导体层的顶表面与该第二半导体层的底表面相接，且其中该第三半导体层的底表面与该第一半导体层的顶表面相接；
一第四半导体层，包含硅且至少部分地环绕该第二半导体层，其中该第二半导体层具有在30原子百分比至100原子百分比的范围内的锗浓度；
一高介电常数介电层，至少部分地环绕该第一半导体层、该第二半导体层和该第三半导体层；以及
一金属层，沿该高介电常数介电层的相对侧壁形成，其中该金属层包含一清除材料，且其中该间隔区域不具有该清除材料，其中通过对该金属层实施一退火制程，以产生对该高介电常数介电层与该第二半导体层之间的一界面层的一清除制程。
32.如权利要求31所述的半导体装置，其中该第一半导体层和该第二半导体层的每一个具有一磨圆的轮廓。
33.如权利要求32所述的半导体装置，其中该磨圆的轮廓具有磨圆的方形形状。
34.如权利要求31所述的半导体装置，其中该第二半导体层包含硅锗和锗中的至少一者。
35.如权利要求31所述的半导体装置，其中该第三半导体层包含硅锗氧化物。
36.如权利要求31所述的半导体装置，其中该清除材料包含钛、铪、锆、钽、氮化钛、氮化钽、氮化钽硅、氮化钛硅中的至少一者。
37.一种半导体装置的形成方法，包括：
提供从一基底延伸的一鳍，该鳍具有一源极/漏极区和一沟道区，其中该鳍包含设置于该基底上方的一第一层、设置于该第一层上方的一第二层及设置于该第二层上方的一第三层；
从该沟道区移除该第二层的至少一部分，以形成一间隙于该第一层与该第三层之间；
形成一含硅层至少部分地环绕该第一层和该第三层，其中该第一层和该第三层具有在30原子百分比至100原子百分比的范围内的锗浓度；
形成一第一材料于该沟道区中，以形成至少部分地环绕该第一层的一第一界面层部分及至少部分地环绕该第三层的一第二界面层部分；
沉积一第二材料于该沟道区中，以形成至少部分地环绕该第一界面层部分和该第二界面层部分的一高介电常数介电层；
沿该沟道区中的该高介电常数介电层的相对侧壁形成一金属层；以及
对该金属层实施一退火制程，以产生对该第一界面层部分和该第二界面层部分的一清除制程。
38.如权利要求37所述的半导体装置的形成方法，其中该第一层和该第三层的每一个具有一磨圆的轮廓。
39.如权利要求37所述的半导体装置的形成方法，其中该金属层包含一第一材料，且其中该间隙不具有该第一材料。
40.如权利要求37所述的半导体装置的形成方法，其中该第一材料包含钛、铪、锆、钽、氮化钛、氮化钽、氮化钽硅、氮化钛硅中的至少一者。
41.如权利要求37所述的半导体装置的形成方法，还包括:
通过成长一第一硅锗层形成该第一层；
通过成长一硅层于该第一硅锗层正上方形成该第二层；以及
通过成长一第二硅锗层于该硅层正上方形成该第三层。
42.一种半导体装置的形成方法，包括：
形成包含一第一半导体层、一第二半导体层和一第三半导体层的一鳍元件；
从该鳍元件的一沟道区移除该第二半导体层的至少一部分，以形成一间隙于该第一半导体层与该第三半导体层之间；
形成一含硅层至少部分地环绕该第一半导体层和该第三半导体层，其中该第一半导体层和该第三半导体层具有在30原子百分比至100原子百分比的范围内的锗浓度；
形成一中介部件于该沟道区中，其中该中介部件包含:
一第一界面层部分，至少部分地环绕该第一半导体层；
一第二界面层部分，至少部分地环绕该第二半导体层；
沉积至少部分地环绕该中介部件的一金属层；以及
对该金属层实施一退火制程，以产生对该第一界面层部分和该第二界面层部分的一清除制程。
43.如权利要求42所述的半导体装置的形成方法，其中该第二半导体层的厚度小于两倍的该中介部件的侧壁的宽度。
44.如权利要求43所述的半导体装置的形成方法，还包括:
蚀刻该第一半导体层和该第三半导体层，使该第一半导体层和该第三半导体层的每一个具有一磨圆的轮廓。
45.如权利要求44所述的半导体装置的形成方法，其中该磨圆的轮廓为磨圆的方形、圆形或椭圆形。
46.如权利要求42所述的半导体装置的形成方法，其中该金属层包含一第一材料，且其中该间隙不具有该第一材料。
47.如权利要求42所述的半导体装置的形成方法，其中在该清除制程期间清除该第一界面层部分和该第二界面层部分的全部区域。
48.一种半导体装置的形成方法，包括：
提供包含一鳍元件的一基底，该鳍元件包含设置于该基底上方的一底层、设置于该底层上方的一中间层和设置于该中间层上方的一顶层；
形成一虚设栅极结构于该鳍元件的一沟道区中；
形成一源极/漏极部件于与该虚设栅极结构相邻的该鳍元件的一源极/漏极区中；
移除该虚设栅极结构以形成一开口于该沟道区中，以暴露出该沟道区中的该鳍元件；
移除该开口暴露的该鳍元件的该中间层的至少一部分；
形成一含硅层至少部分地环绕该底层和该顶层，其中该底层和该顶层具有在30原子百分比至100原子百分比的范围内的锗浓度；
形成一中介部件于该沟道区中，其中形成该中介部件的步骤包含:
形成一第一材料于该沟道区中，以形成至少部分地环绕该底层的一第一界面层部分以及至少部分地环绕该顶层的一第二界面层部分；
沿该沟道区中的该中介部件的相对侧壁形成一金属层，其中该金属层包含一清除材料；以及
通过对该金属层实施一退火制程，以产生对该第一界面层部分和该第二界面层部分的一清除制程。
49.如权利要求48所述的半导体装置的形成方法，还包括:
在移除该中间层的至少一部分之后，蚀刻该沟道区中的该底层和该顶层，使得该底层和该顶层的每一个具有一磨圆的轮廓。
50.如权利要求48所述的半导体装置的形成方法，其中在该清除制程期间清除该第一界面层部分和该第二界面层部分的全部区域。
51.如权利要求48所述的半导体装置的形成方法，其中该中间层的厚度小于两倍的该中介部件的宽度。
52.如权利要求48所述的半导体装置的形成方法，其中该底层包含硅锗或锗。
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