KR20210109412A - 저누설 디바이스 - Google Patents

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Abstract

본 개시내용에 따른 반도체 디바이스는 제1 디바이스 영역 내에 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스를 그리고 제2 디바이스 영역 내에 제2 복수의 GAA 디바이스를 포함한다. 상기 제1 복수의 GAA 디바이스 각각은 제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과, 상기 채널 부재의 제1 수직 스택 위에 그리고 상기 제1 수직 스택 주위에 배치된 제1 게이트 구조를 포함한다. 상기 제2 복수의 GAA 디바이스 각각은 제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과, 상기 채널 부재의 제2 수직 스택 위에 그리고 상기 제2 수직 스택 주위에 배치된 제2 게이트 구조를 포함한다. 상기 제1 복수의 GAA 디바이스 각각은 제1 채널 길이를 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 상기 제1 채널 길이보다 작은 제2 채널 길이를 포함한다.

Description

저누설 디바이스{LOW LEAKAGE DEVICE}
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 컴포넌트(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 또한 IC 처리 및 제조의 복잡성을 증가시키고 있다.
예를 들어, 집적 회로(IC) 기술이 더 작은 기술 노드 쪽으로 진행되고 있기 때문에, 게이트 채널 커플링을 증가시키고, 오프 상태 전류를 저감시키며, 쇼트채널 효과(SCE, short-channel effect)를 줄임으로써 게이트 제어를 개선하기 위해 멀티게이트 디바이스가 도입되고 있다. 멀티게이트 디바이스는 일반적으로 채널 영역의 복수의 측면 위에 배치된 게이트 구조, 또는 그 일부를 구비하는 디바이스를 칭한다. 핀형의 전계 효과 트랜지스터(FinFET) 및 게이트-올-어라운드(GAA) 트랜지스터(이들 양쪽은 모두 비평면형 트랜지스터라고도 칭해짐)가 고성능 및 저누설 응용분야에서 보편적이고 유망한 후보가 되고 있는 멀티게이트 디바이스의 예이다. FinFET은 복수의 측면 상에 게이트에 의해 감싸인 돌출된 채널을 갖는다(예컨대, 게이트는 기판으로부터 연장되는 "핀"의 반도체 재료의 상부 및 측벽을 감싼다). 평면형 트랜지스터와 비교하면, 이러한 구성은 (특히, 임계값 미만의 누설(즉, "오프" 상태에서의 FinFET의 소스와 드레인 사이의 커플링)을 줄임으로써) 채널을 보다 잘 제어하고 SCE를 현저하게 감소시킨다. GAA 트랜지스터는 2개 이상의 측면에서 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위에서 부분적으로 또는 전체적으로 연장될 수 있는 게이트 구조를 갖는다. GAA 트랜지스터의 채널 영역은 나노와이어, 나노시트, 다른 나노구조, 및/또는 기타 적절한 구조로부터 형성될 수 있다. 일부 구현예에서, 이러한 채널 영역은 수직으로 적층되어 있는(수평으로 연장되어 수평으로 배향된 채널을 제공하는) 다수의 나노구조를 포함한다. 이러한 GAA 트랜지스터는 수직 스택형 수평 GAA(VGAA, vertically-stacked horizontal GAA) 트랜지스터로 지칭될 수 있다.
상이한 디바이스 영역에서 상이한 임계 전압을 갖는 상이한 GAA 트랜지스터를 달성하기 위해 상이한 공정이 개발되었다. 상이한 전압은 상이한 디바이스 영역에서 트랜지스터의 단계적 활성화를 허용한다. 이러한 종래의 공정은 게이트 에지 거칠기를 유발하고 공정 안정성을 감소시킬 수 있는 것으로 관찰되었다. 이에, 종래의 GAA 디바이스가 대체로 그 의도하는 목적에 적절하다 하더라도, 그 디바이스가 모든 면에서 만족적이지 못하다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b 및 도 1c는 함께 본 개시내용의 하나 이상의 양태에 따른, 다수의 디바이스 영역을 구비한 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 2, 도 3, 도 4a-4b, 도 5a-5b, 도 6a-6b, 도 7a-7b, 도 8a-8b, 도 9a-9b, 도 10a-10b, 도 11a-11b, 도 12a-12b, 도 13a-13b, 도 14a-14b, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 및 도 22a-22b는 본 개시내용의 하나 이상의 양태를 따라, 도 1a 내지 도 1c의 방법에 따른 제조 공정 중의 워크피스의 단면도를 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, 수치 또는 수치의 범위가 "약", "대략" 등과 함게 기재될 경우에, 관련 기재는 다른 식으로 명시되지 않는다면, 기재된 수치의 +/- 10% 내에 있는 수치를 포함하는 것이 의도된다. 예를 들어, "약 5 nm"의 기재는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
본 개시내용은 개괄적으로 멀티게이트 트랜지스터 및 제조 방법에 관한 것이며, 보다 구체적으로는 반도체 디바이스의 상이한 디바이스 영역에 게이트-올-어라운드(GAA) 트랜지스터를 제조하는 것에 관한 것이다.
멀티게이트 트랜지스터는 게이트 구조가 채널 영역의 적어도 2개 측면 상에 형성되어 있는 트랜지스터를 포함한다. 이들 멀티게이트 디바이스는 p타입 금속 산화물 반도체 디바이스 또는 n타입 금속 산화물 반도체 디바이스를 포함할 수 있다. 멀티게이트 트랜지스터의 예는 핀형 구조라는 이유로 FinFET 및 게이트-올-어라운드(GAA) 디바이스를 포함한다. GAA 디바이스는 게이트 구조 또는 그 일부가 채널 영역의 4개 면(예컨대, 채널 영역의 일부를 둘러쌈) 상에 형성되어 있는 임의의 디바이스를 포함한다. 본 개시내용의 실시형태는, 나노와이어 채널, 막대(bar)형 채널, 나노시트 채널, 나노구조 채널, 컬럼형 채널, 포스트형 채널, 및/또는 기타 적절한 채널 구성으로 배치되는 채널 영역을 가질 수 있다. 본 개시내용에 따른 디바이스는 단일의 연속적 게이트 구조와 연관된 하나 이상의 채널 영역(예컨대, 나노와이어, 나노시트, 나노구조)을 가질 수 있다. 그러나, 당업자라면 본 개시내용의 교시가 단일 채널(예컨대, 단일의 나노와이어, 단일의 나노시트, 단일의 나노구조) 또는 임의 개의 채널에도 적용될 수 있음을 인식할 것이다. 당업자라면 본 개시내용의 양태로부터 효과를 얻을 수 있는 반도체 디바이스의 다른 예들을 인식할 수 있다.
FinFET의 핀 폭의 스케일이 감소함에 따라, 채널 폭 변동은 바람직하지 않은 변동성 및 이동성 손실을 야기할 수 있다. GAA 트랜지스터는 FinFET의 대안으로서 연구되고 있다. GAA 트랜지스터의 경우, 트랜지스터의 게이트는 채널의 둘레 전체에서 채널이 그 게이트에 의해 둘러싸이거나 감싸지도록 만들어진다. 이러한 트랜지스터는 게이트에 의해 채널의 정전 제어를 향상시킨다는 장점이 있고 또한 누설 전류를 완화시킨다. GAA 트랜지스터는 내부 스페이서 및 게이트 스페이서(외부 스페이서, 상부 스페이서 또는 메인 스페이서라고도 칭해짐)와 같은 다양한 스페이서를 포함한다. 내부 스페이서는 커패시턴스를 줄이는 역할을 하고 게이트 구조와 소스/드레인 피처 사이의 누설을 방지한다. GAA 트랜지스터의 형성 시에, 게이트 스페이서는 소스/드레인 트렌치의 형성 동안 마스크로서 기능한다. 게이트 대체 공정 시에, 게이트 스페이서는 금속 게이트 스택을 위한 공간을 만들기 위해 더미 게이트 스택이 제거된 후에 게이트 트렌치의 무결성(integrity)을 유지하는 역할을 한다. 본 개시내용에 따른 방법은 상이한 영역에 상이한 두께의 게이트 스페이서를 형성하기 위해 상이한 임계 전압을 갖는 GAA 트랜지스터를 제조하도록 설계된다.
도 1a 내지 도 1c는 멀티게이트 디바이스의 다수의 디바이스 영역을 구비한 반도체 디바이스를 형성하는 방법(100)을 도시하고 있다. 본 명세서에서 사용되는 "멀티게이트 디바이스(multi-gate device)"라는 용어는 디바이스의 적어도 하나의 채널의 다수의 측면에 배치된 적어도 일부 게이트 재료를 갖는 디바이스(예컨대, 반도체 디바이스)를 설명하는데 사용된다. 일부 예에서는, 멀티게이트 디바이스가 디바이스의 적어도 하나의 채널의 적어도 4개 면 상에 배치된 게이트 재료를 갖는 GAA 디바이스로 지칭될 수도 있다. 채널 영역은 본 명세서에서 사용될 때에 다양한 기하구조(예컨대, 원통형, 막대형, 시트형) 및 다양한 치수의 채널 영역을 포함하는, 나노와이어, 나노시트, 나노구조, 채널 부재, 반도체 채널 부재로 지칭될 수도 있다.
여기에서 논의되는 다른 방법 실시형태 및 예시적인 디바이스와 마찬가지로, 도 2, 도 3, 도 4a-4b, 도 5a-5b, 도 6a-6b, 도 7a-7b, 도 8a-8b, 도 9a-9b, 도 10a-10b, 도 11a-11b, 도 12a-12b, 도 13a-13b, 도 14a-14b, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 및 도 22a-22b에 도시하는 워크피스(200)의 부분이 CMOS 기술 공정 플로우에 의해 제조될 수 있고 이에 일부 공정은 여기에 간략하게만 설명되는 것이 이해될 것이다. 제조 공정이 완료되면, 워크피스(200)가 반도체 디바이스(200)로 제조될 것이다. 이 점에 있어서, 워크피스(200)는 적절한 맥락에서 반도체 디바이스(200)로도 칭해질 수 있다. 또한, 예시적인 반도체 디바이스는 예컨대, 추가 트랜지스터, 바이폴라 정션 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드, 퓨즈, SRAM 및/또는 기타 로직 회로 등의 다른 유형의 디바이스와 같은, 다양한 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시내용의 발명 개념의 더 나은 이해를 위해 단순화된다. 일부 실시형태에 있어서, 예시적인 디바이스는 상호접속될 수 있는, n타입의 GAA 트랜지스터, p타입의 GAA 트랜지스터, PFET, NFET 등을 비롯한 복수의 반도체 디바이스(예컨대, 트랜지스터)를 포함한다. 아울러, 본 개시내용에서 제공되는 방법 및 예시적인 도면의 나머지 부분과 마찬가지로, 도 2, 도 3, 도 4a-4b, 도 5a-5b, 도 6a-6b, 도 7a-7b, 도 8a-8b, 도 9a-9b, 도 10a-10b, 도 11a-11b, 도 12a-12b, 도 13a-13b, 도 14a-14b, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 및 도 22a-22b를 참조하여 주어지는 임의의 설명을 포함하는 방법(100)의 공정 단계들은 예시일 뿐이며, 이하의 청구범위에 구체적으로 언급된 것을 넘어서 제한하려는 것이 아님을 알아야 한다.
도 1a, 도 2와 도 3을 참조하면, 방법(100)은 기판(202) 위에 에피택셜 스택(204)이 퇴적되는 블록(102)을 포함한다. 에피택셜 스택(204)은 교번 구성으로 수직으로 적층되는 제1 반도체층(206)과 제2 반도체층(208)을 포함한다. 워크피스(200)가 도 2에 도시된다. 워크피스(200)는 실리콘 기판과 같은 반도체 기판일 수 있는 기판(202)을 포함한다. 기판(202)은 반도체 기판 상에 형성된 전도체층 또는 절연층을 비롯한 다양한 층을 포함할 수 있다. 기판(202)은 해당 기술분야에서 알려져 있는 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 예를 들어, 상이한 도핑 프로파일(예컨대, n 웰, p 웰)이 상이한 디바이스 타입(예컨대, n타입 GAA 트랜지스터, p타입 GAA 트랜지스터)에 맞게 설계된 영역에서 기판(202) 상에 형성될 수 있다. 적절한 도핑은 도펀트의 이온 주입 및/또는 확산 공정을 포함할 수 있다. 기판(202)은 상이한 디바이스를 제공하는 영역들 사이에 개재되는 격리 피처를 구비할 수 있다. 기판(202)은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드 등의 다른 반도체도 포함할 수 있다. 한편, 기판(202)은 화합물 반도체 및/또는 혼정 반도체를 포함할 수도 있다. 또한, 기판(202)은 선택사항으로서 에피택셜층(에피층)을 포함할 수도 있고, 성능 향상을 위해 변형될 수도 있으며, SOI(silicon-on-insulator) 구조를 포함할 수도 있고/있거나 기타 적절한 강화 피처(enhancement feature)를 구비할 수도 있다. 방법(100)의 일 실시형태에 있어서, APT(anti-punch through) 주입이 행해진다. APT는 펀치쓰루(punch-through) 또는 원치않은 확산을 막기 위해, 예컨대 디바이스의 채널 영역 하부의 영역에 행해질 수 있다.
에피택셜 스택(204)은 제2 반도체층(208)이 개재되어 있는 제1 반도체층(206)을 포함한다. 에피택셜 스택(204)은 층 스택(64)이라고도 칭해질 수 있다. 도 2에 도시하는 바와 같이, 제1 반도체층(206)과 제2 반도체층(208)은 인터리빙되도록 Z 방향을 따라 교번으로 에피택셜 퇴적되어 있다. 제1 반도체층(206)과 제2 반도체층(208)의 조성은 상이하다. 일 실시형태에서, 제1 반도체층(206)은 실리콘 게르마늄(SiGe)으로 형성되고 제2 반도체층(208)은 실리콘(Si)으로 형성된다. 그러나, 상이한 산화율(oxidation rate) 및/또는 에칭 선택비를 갖는 제1 반도체 조성 및 제2 반도체 조성을 제공하는 것을 포함해서 다른 실시형태도 가능하다. 예를 들어, 제1 반도체층(206)과 제2 반도체층(208) 중 어느 하나는 게르마늄과, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP 등의 혼정 반도체, 또는 그 조합과 같은 다은 재료를 포함할 수 있다. 예를 들면, 에피택셜 스택(204)의 층들의 에피택셜 성장은 분자빔 에피택시(MBE, molecular beam epitaxy) 공정, 금속 유기 화학 기상 퇴적(MOCVD, metal organic chemical vapor deposition) 공정 및/또는 기타 적절한 에피택셜 성장 공정에 의해 수행될 수 있다. 일부 실시형태에 있어서, 제2 반도체층(208)과 같은 에피택셜 성장층은 기판(202)과 동일한 재료를 포함한다. 일부 실시형태에서, 제1 반도체층(206)과 제2 반도체층(208)은 예컨대 에피택셜 성장 공정 중에 의도적인 도핑이 행해지지 않는다면, 실질적으로 도펀트가 없다(즉, 외인성 도펀트 농도가 약 0 cm-3 내지 약 1x1017 cm-3임).
도 2에는 제1 반도체층(206) 3개 층과 제2 반도체층(208) 3개 층이 교번으로 배열되어 있는 것으로 도시되어 있지만, 이것은 단지 예시적인 목적을 위한 것이며 청구범위에 구체적으로 언급된 것을 넘어서 제한하려는 것은 아님을 알아야 한다. 임의 개의 에피택셜층이 에피택셜 스택(204)에 형성될 수 있음이 이해될 수 있다. 층의 수는 디바이스(200)를 위한 채널 부재의 원하는 수에 의존한다. 일부 실시형태에서는, 제2 반도체층(208)의 수가 2 내지 10이다.
일부 실시형태에서, 제1 반도체층(206) 각각은 약 2 나노미터(nm) 내지 약 6 nm의 범위, 예컨대 특정 예의 경우 3 nm의 두께를 갖는다. 제1 반도체층(206)은 두께가 실질적으로 균일할 수 있다. 일부 실시형태에서, 제2 반도체층(208) 각각은 약 6 nm 내지 약 12 nm의 범위, 예컨대 특정 예의 경우 9 nm의 두께를 갖는다. 일부 실시형태에 있어서, 에피택셜 스택(204)의 제2 반도체층(208)은 두께가 실질적으로 균일하다. 이하에서 더 상세하게 설명하겠지만, 제2 반도체층(208)은 후속으로 형성되는 멀티게이트 디바이스에 대한 채널 부재로서 역할할 수 있으며, 그 두께는 디바이스 성능 요건에 기초하여 선택된다. 채널 영역 내의 제1 반도체층(206)은 결국에는 제거되며, 후속으로 형성되는 멀티게이트 디바이스에 대해 인접한 채널 영역들 사이의 갭 간격을 규정하는 역할을 할 수 있고, 그 두께는 디바이스 성능 요건에 기초하여 선택된다. 따라서, 제1 반도체층(206)은 희생층(206)이라고 칭해질 수 있고, 제2 반도체층(208)은 채널층(208)이라고도 칭해질 수 있다.
도 1a, 도 3, 도 4a, 도 4b, 도 5a, 및 도 5b를 참조하면, 방법(100)은 에피택셜 스택(204)으로부터 핀 엘리먼트(211)가 형성되는 블록(104)을 포함한다. 먼저 도 3을 참조하면, 핀 상부 하드 마스크층(210)이 워크피스(200) 위에 퇴적될 수 있다. 핀 상부 하드 마스크층(210)은 단일층 또는 다층일 수 있다. 일부 구현예에서, 핀 상부 하드 마스크층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물, 실리콘 탄화물, 또는 이들의 조합을 포함할 수 있다. 핀 상부 하드 마스크층(210)이 다층인 실시형태에서, 핀 상부 하드 마스크층(210)은 에피택셜 스택 상에 퇴적된 실리콘 산화물층과, 실리콘 산화물층 상에 퇴적된 실리콘 질화물층을 포함할 수 있다. 핀 상부 하드 마스크층(210)은 도 4a와 도 4b에 도시하는 핀 엘리먼트(211)를 형성하기 위해 핀 상부 하드 마스크층(210)을 패터닝하는 패터닝 공정에서 사용된다. 예를 들어, 패터닝 공정은 리소그래피 공정(예컨대, 포토리소그래피 또는 전자빔 리소그래피)를 포함할 수 있고, 포토레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 린싱, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술, 및/또는 이들의 조합을 더 포함할 수도 있다. 일부 실시형태에 있어서, 에칭 공정은 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 기타 에칭 방법을 포함할 수 있다. 패터닝 공정은 핀 엘리먼트(211)가 기판(202)으로부터 연장될 때까지 워크피스(200)에 행해질 수 있다. 일부 실시형태에서, 패터닝은 또한, 핀 엘리먼트(211) 각각이 기판(202)으로부터 형성된 하측 부분과 에피택셜 스택(204)으로부터 형성된 상측 부분을 포함하도록 기판(202) 내부를 에칭한다. 상측 부분은 희생층(206)과 채널층(208)을 포함한 에피택셜 스택(204)의 에피택셜층 각각을 포함한다. 일부 실시형태에서, 핀 엘리먼트(211)은 이중 패터닝 또는 다중 패터닝 공정을 사용하여 제조될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서 또는 맨드렐은 이어서 에피택셜 스택(204)을 에칭함으로써 핀 엘리먼트(211)을 패터닝하는데 사용될 수 있다. 에칭 공정은, 건식 에칭, 습식 에칭, RIE(반응성 이온 에칭), 및/또는 기타 적절한 공정을 포함할 수 있다. 도 4a와 도 4b에 도시하는 바와 같이, 핀 엘리먼트(211)는 X 방향을 따라 길이 방향으로 연장된다.
이제 도 5a와 도 5b를 참조한다. 핀 엘리먼트(211)가 형성된 후에, 이웃하는 핀 엘리먼트들(211) 사이에 격리 피처(212)가 형성된다. 격리 피처(212)는 STI(shallow trench isolation) 피처(212)라고도 칭해질 수 있다. 예를 들어, 일부 실시형태에서 먼저 유전체층이 기판(202) 위에 퇴적되어 핀 엘리먼트들(211) 사이의 트렌치를 유전체 재료로 충전한다. 일부 실시형태에 있어서, 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 로우-k 유전체, 이들의 조합, 및/또는 기타 적절한 재료를 포함할 수 있다. 다양한 예로, 유전체층은 CVD 공정, SACVD(subatmospheric CVD) 공정, 유동성(flowable) CVD 공정, ALD 공정, PVD(물리적 기상 퇴적) 공정, 및/또는 기타 적절한 공정에 의해 퇴적될 수 있다. 그런 다음, 퇴적된 유전체 재료는 예컨대 화학적 기계 연마(CMP) 공정에 의해 박막화 및 평탄화된다. 평탄화된 유전체층은 STI 피처(212)를 형성하기 위해 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합에 의해 추가 리세싱된다. 리세싱 후에, 핀 엘리먼트(211)의 적어도 상측 부분이 STI 피처(212) 위로 상승한다. 일부 실시형태에 있어서, 유전체층(및 후속으로 형성된 STI 피처(212))은, 예컨대 하나 이상의 라이너층을 갖는 다층 구조를 포함할 수 있다.
본 개시내용에서는 별도로 도시하지 않는 일부 실시형태에서는, 유전체 핀이 방법(100)의 블록(104)에서 형성될 수도 있다. 유전체 핀을 형성하기 위한 예시적인 공정에 있어서, 핀 엘리먼트(211)와 평행하게 연장되는 슬릿이 STI 피처(212)를 위한 유전체 재료 내에 형성된 다음, 유전체 핀 재료가 그 슬릿에 퇴적된다. 유전체 핀 재료는 STI 피처(212)를 형성하는 유전체 재료와는 상이하다. 이것은 STI 피처(212)를 위한 유전체층이 선택적으로 에칭되게 하여, STI 피처(212) 위로 상승한 유전체 핀은 남게 된다. 일부 실시형태에서, 유전체 핀 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 알루미늄 산화물, 지르코늄 산화물, 또는 기타 적절한 재료를 포함할 수 있다. 유전체 핀이 배치되는 실시형태에서는, 유전체 핀이 핀 엘리먼트들(211) 사이에 개재되고 이웃한 디바이스들의 소스/드레인 피처들을 분리시키는 역할을 한다. 유전체 핀은 더미 핀 또는 하이브리드 핀이라고도 칭해질 수 있다. 일부 대안적 실시형태에서, 유전체 핀의 상측 부분은 게이트 커트 공정 중에 제거되고, 유전체 핀과 상이할 수도 유사할 수도 있는 역재료(reverse material) 피처에 의해 대체될 수 있다. 형성될 때에, 유전체 핀은 에피택셜 소스/드레인 피처의 형성을 제한하고, 인접한 에피택셜 소스/드레인 피처 간의 바람직하지 않은 병합을 막는다.
계속 도 1a, 도 6a, 도 6b, 도 7a, 및 도 7b를 참조하면, 방법(100)은 핀 엘리먼트(211)의 채널 영역(30) 위에 더미 게이트 스택(200)이 형성되는 블록(106)을 포함한다. 일부 실시형태에서는, 더미 게이트 스택(200)이 금속 게이트 스택을 위한 플레이스홀더로서 역할하고 후속 공정에서 제거되며 후속 게이트 스택에 의해 대체되는 게이트 대체 공정(또는 게이트 라스트 공정)이 채택된다. 다른 공정 및 구성도 가능하다. 이제 도 6a와 도 6b를 참조한다. 더미 게이트 스택(220)을 형성하기 위해, 실리콘 산화물, 실리콘 질화물, 또는 기타 적절한 유전체 재료로 형성될 수 있는 더미 유전체층(214)이 CVD 공정, SACVD(sub-atmospheric CVD) 공정, 유동성 CVD 공정, ALD 공정에 의해, 핀 엘리먼트(211) 위를 포함한 워크피스(200) 위에 형성될 수 있다. 더미 유전체층(214)은 후속 공정(예컨대, 더미 게이 스택의 형성)에 의한 핀 엘리먼트(211)의 손상을 방지하는데 사용될 수 있다. 그런 다음 폴리실리콘으로 형성될 수 있는 더미 게이트 재료층(216)이 더미 게이트층(214) 위에 퇴적된다. 패터닝을 위해, 게이트 상부 하드 마스크(218)가 더미 게이트 재료층(216) 위에 퇴적될 수 있다. 게이트 상부 하드 마스크(218)는 단일층 또는 다층일 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄질화물, 또는 이들의 조합을 포함할 수 있다. 게이트 상부 하드 마스크(218)가 다층인 실시형태에서, 게이트 상부 하드 마스크(218)는 더미 게이트 재료층(216) 상에 퇴적된 실리콘 산화물층과, 실리콘 산화물층 상에 퇴적된 실리콘 질화물층을 포함할한다. 게이트 상부 마스크(218), 더미 게이트 재료층(216), 및 더미 유전체층(214)은, 리소그래피 공정(예컨대, 포토리소그래피 또는 전자빔 리소그래피)를 포함할 수 있고, 포토레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 린싱, 검조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기술, 및/또는 이들의 조합을 더 포함할 수도 있는 패터닝 공정에 의해 패터닝된다. 일부 실시형태에 있어서, 에칭 공정은 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 기타 에칭 방법을 포함할 수 있다.
도 7a와 도 7b를 참조하면, 더미 게이트 스택(220)이 기판(202) 위에 형성되고, 적어도 부분적으로 핀 엘리먼트(211) 위에 배치된다. 패터닝 후에, 더미 게이트 재료층(216)은 더미 전극으로 성형된다. 더미 게이트 스택(220) 하부의 핀 엘리먼트(211)의 부분은 핀 엘리먼트(211)의 채널 영역(30)이다. 더미 게이트 스택(220)은 또한 채널 영역(30)의 양 측면 상에 그 양 측면에 인접하여 소스/드레인(S/D) 영역(40)을 규정할 수 있다. 도 7a에 도시하는 바와 같이, 채널 영역(30) 각각은 2개의 소스/드레인 영역(40) 사이에 X 방향을 따라 개재되어 있을 수 있다. 일부 실시형태에서, 더미 게이트 스택(220)의 형성 후에, 더미 유전체층(214)이 핀 엘리먼트(211)의 소스/드레인 영역(40)으로부터 제거된다. 즉, 더미 전극(216)이 덮이지 않은 더미 유전체층(214)은 제거된다. 제거 공정은 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 에칭 공정은 핀 엘리먼트(211), 게이트 상부 하드 마스크(218), 및 더미 전극(216)은 실질적으로 에칭하지 않고 더미 유전체층(214)을 선택적으로 에칭하는 것이 선택된다. 도 7a에 도시하는 바와 같이, 더미 게이트 스택(220)은 워크피스(200) 전체에서 일정한 피치(P)로 배치된다.
도 1a, 도 8a 및 도 8b를 참조하면, 방법(100)은 더미 게이트 스택(220) 위를 포함하여 기판(202) 위에 게이트 스페이서층(221)이 퇴적되는 블록(108)을 포함한다. 일부 실시형태에서, 게이트 스페이서층(221)을 형성하기 위한 스페이서 재료가 더미 게이트 스택(220)의 상부 표면 및 측벽 위를 포함하여 워크피스(200) 위에 등각으로 퇴적된다. "등각으로(conformally)"라는 표현은 본 명세서에서 층이 다양한 영역 위에서 실질적으로 일정한 두께를 갖는 것을 쉽게 설명하기 위해 사용될 수 있다. 게이트 스페이서층(221)은 단일층 구성을 가질 수도 다층을 포함할 수도 있다. 도 8a와 도 8b에 나타내는 일부 실시형태에서, 게이트 스페이서층(221)은 단일층 구성을 포함한다. 게이트 스페이서층(221)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 기타 적절한 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 스페이서 재료는 CVD 공정, SACVD(subatmospheric CVD) 공정, 유동성 CVD 공정, ALD 공정, PVD 공정, 또는 기타 적절한 공정 등의 공정을 사용하여 더미 게이트 스택(220) 위에 퇴적될 수 있다. 그런 다음 스페이서 재료는 게이트 스페이서층(221)을 에칭하기 위해 이방성 에칭 공정으로 에치백된다. 이방성 에칭 공정은 (예컨대, 소스/드레인 영역(40)에서) 더미 게이트 스택(220)에 인접하며 더미 게이트 스택(220)에 의해 덮이지 않은 핀 엘리먼트(211)의 부분을 노출시킨다. 도 8a와 도 8b에는 명시적으로 도시하지 않지만, 더미 게이트 스택(220) 바로 위의 스페이서 재료의 부분은 이 이방성 에칭 공정에 의해 부분적으로 또는 완전히 제거될 수 있지만 게이트 스페이서층(221)은 더미 게이트 스택(220)의 측벽 상에 남아 있게 된다.
도 1a, 도 9a 및 도 9b를 참조하면, 방법(100)은 제2 영역(20) 내의 게이트 스페이서층(221)이 노출되는 동안 제1 영역(10) 내의 게이트 스페이서층(221) 위에 패턴층(224)이 선택적으로 형성되는 블록(110)을 포함한다. 일부 실시형태에서, 패턴층(224)은 유전체 재료 또는 중합체 재료로 형성될 수 있다. 예를 들어, 그러한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물, 실리콘 산탄화물, 또는 기타 적절한 유전체 재료를 포함할 수 있다. 그러한 중합체 재료는 포토레지스트 재료 또는 폴리이미드일 수 있다. 일부 구현예에서, 중합체 재료는 플루오로카본(CFx, x = 1, 2 또는 3) 작용기 또는 클로로카본(CClx, x = 1, 2 또는 3) 작용기 형태의 불소 및 탄소를 포함할 수 있다. 패턴층(224)은 화학적 기상 퇴적(CVD) 또는 스핀온 코팅 공정을 사용하여 퇴적될 수 있다. 제2 영역에서 더미 게이트 스택(220) 상의 보호되지 않은/덮이지 않은 스페이서층(221)과 비교하여, 제1 영역(10) 내의 패턴층(224)은 제1 영역(10) 내의 더미 게이트 스택(220) 상의 제1 게이트 스페이서층(221)에 추가 에칭 저항성을 제공한다. 도 12a 및 도 12b와 함께 이하에서 설명하겠지만, 이러한 추가 에칭 저항성은 제1 영역(10) 내의 제1 게이트 스페이서층(222)을 더 두껍게 하고 제2 영역(20) 내의 제2 게이트 스페이서층(222')을 더 얇게 한다.
도 1a, 도 10a 및 도 10b를 참조하면, 방법(100)은 제1 게이트 스페이서층(222), 패턴층(224), 및 제2 게이트 스페이서층(222')을 에칭 마스크로서 사용하여 핀 엘리먼트(211)에 소스/드레인 트렌치(227 또는 227')가 형성되는 블록(112)을 포함한다. 일부 실시형태에서, 제1 영역(10) 내의 핀 엘리먼트(211)의 소스/드레인 영역(40)은 제1 소스/드레인 트렌치(227)를 형성하기 위해 리세싱되고, 제2 영역(20) 내의 핀 엘리먼트(211)의 소스/드레인 영역(40)은 제2 소스/드레인 트렌치(227')를 형성하기 위해 리세싱된다. 명시적으로 도시하지는 않지만, 블록(112)에서 작업을 수행하기 위해 포토리소그래피 공정 및 적어도 하나의 하드 마스크가 사용될 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 기타 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 블록(110)과 연관하여 전술한 바와 같이, 블록(112)의 에칭은 제1 게이트 스페이서층(222)을 에칭하기 전에 패턴층(224)을 에칭하여 제거한다. 패턴층(224)의 구현예는 제1 영역(10) 내의 게이트 스페이서층(221)의 박막화를 더디게 하여, 제1 게이트 스페이서층(222)이 제1 게이트 스페이서층(222')보다 더 두꺼워진다. 일부 실시형태에서, 제1 게이트 스페이서층(222)은 제1 두께(T1)를 갖고 제2 게이트 스페이서층(222')은 제2 두께(T2)를 갖는다. 일부 예에서, 제1 두께(T1)은 제2 두께(T2)보다 약 0.5 nm 내지 약 5 nm의 차이만큼 더 크다. 제1 게이트 스페이서층(222)과 제2 게이트 스페이서층(222') 사이의 두께차와 워크피스(220)에 걸친 일정한 피치(P)로 인해, 제1 영역(10) 내의 제1 소스/드레인 트렌치(227)는 제2 영역(20) 내의 제2 소스/드레인 트렌치(227')보다 더 좁다. 제1 영역(10) 내의 제1 소스/드레인 트렌치(227)는 X 방향을 따라 제1 간격(S1)을 갖고, 제2 영역(20) 내의 제2 소스/드레인 트렌치(227')는 X 방향을 따라 제2 간격(S2)을 갖는다. 제2 간격(S2)은 제1 간격(S1)보다 크다. 일부 예에서, 제1 간격(S1)은 약 10 nm 내지 약 40 nm이고 제2 간격(S2)은 약 15 nm 내지 약 45 nm이다. 도 10a와 도 10b에 나타내는 일부 실시형태에서, 핀 엘리먼트(211)의 상측 부분은 희생층(206)과 채널층(208)을 노출하기 위해 리세싱된다. 일부 구현예에서, 핀 엘리먼트(211)의 하측 부분의 적어도 일부도 리세싱된다. 즉, 제1 소스/드레인 트렌치(227)와 제2 소스/드레인 트렌치(227')은 제1 영역(10) 및 제2 영역(20)에서 최하부 희생층(206) 아래로 연장될 수 있다. 블록(112)의 작업이 완료되면, 핀 엘리먼트(211)의 소스/드레인(40)은 STI 피처(212)의 상부 표면과 같은 높이일 수도 그 상부 표면보다 낮아질 수도 있다.
블록(110)과 블록(112)의 작업의 대안적 실시형태가 도 11a, 도 11b, 도 12a, 및 도 12b에 도시된다. 이들 대안적 실시형태에서는, 제1 영역(10)에 패턴층(224)이 선택적으로 퇴적되지 않는다. 대신에, 게이트 스페이서층(221)이 블록(108)에서 워크피스(200) 위에 형성된 후에, 제1 영역(10) 내의 제1 소스/드레인 트렌치(227)와 제2 영역(20) 내의 제2 소스/드레인 트렌치(227')가 별도로 형성된다. 도 11a와 도 11b에 도시하는 바와 같이, 제1 포토레지스트층(226-1)이 제1 영역(10)에 선택적으로 퇴적되고, 워크피스(200)의 제2 영역(20) 내의 핀 엘리먼트(211)는 제2 소스/드레인 트렌치(227')를 형성하기 위해 제1 에칭백 공정에서 이방성 에칭된다. 그 후에, 도 12a와 도 12b에 도시하는 바와 같이, 제2 포토레지스트층(226-2)이 제2 영역(20)에 선택적으로 퇴적되고, 워크피스(200)의 제1 영역(10) 내의 핀 엘리먼트(211)는 제1 소스/드레인 트렌치(227)를 형성하기 위해 제2 에칭백 공정에서 이방성 에칭된다. 제1 에치백 공정 및 제2 에치백 공정의 파라미터들은, 제2 에치백 공정이 제1 영역(10)에서 게이트 스페이서층을 에칭하는 것보다 더 빨리 제1 에치백 공정이 제2 영역(10)에서 게이트 스페이서층(221)을 에칭하도록, 상이할 수 있다. 예를 들어, 제1 에치백 공정은 제2 에칭백 공정과는 상이한 에칭제, 더 낮은 공정 압력, 더 높은 바이어스, 더 높은 플라즈마 밀도, 보다 반응성이 강한 에칭제, 또는 더 높은 온도를 포함할 수 있다.
도 1a, 도 13a, 및 도 13b를 참조하면, 방법(100)은 내부 스페이서 리세스(228)를 형성하기 위해 제1 영역(10) 및 제2 영역(20) 내의 필 엘리먼트(211)의 제1 반도체층(206)이 리세싱되는 블록(114)을 포함한다. 도 13a와 도 13b에 나타내는 일부 실시형태에서, 제1 소스/드레인 트렌치(227) 및 제2 소스/드레인 트렌치(227')에서 노출되는 희생층(206)은 내부 스페이서 리세스(228)를 형성하기 위해 선택적으로 그리고 부분적으로 리세싱되는 반면, 노출되는 채널층(208)은 실질적으로 에칭되지 않는다. 채널층(208)이 본질적으로 Si로 구성되고 희생층(206)이 본질적으로 SiGe로 구성되는 실시형태에서, 희생층(206)의 선택적 리세싱은 SiGe 산화 공정에 이어지는 SiGe 산화물 제거를 포함할 수 있다. 이들 실시형태에서, SiGe 산화 공정은 오존의 사용을 포함할 수 있다. 일부 실시형태에서, 선택적 리세싱은 등방성 에칭 공정(예컨대, 선택적 건식 에칭 공정 또는 선택적 습식 에칭 공정)일 수 있으며, 희생층(206)이 리세싱되는 정도는 에칭 공정의 지속기간에 의해 제어된다. 일부 실시형태에서, 선택적 건식 에칭 공정은 불소 가스 또는 수소화불화탄소와 같은 하나 이상의 불소계 에칭제의 사용을 포함할 수 있다. 도 13a와 도 13b에 도시하는 바와 같이, 내부 스페이서 리세스(228)는 제1 영역(10) 내의 제1 소스/드레인 트렌치(227)로부터 또는 제2 영역(20) 내의 제2 소스/드레인 트렌치(227')로부터 내향으로 연장된다. 일부 실시형태에서, 선택적 습식 에칭 공정은 불화수소(HF) 또는 NH4OH 에칭제를 포함할 수 있다. 제1 영역(10) 내의 제1 게이트 스페이서층(222)과 제2 영역(20) 내의 제2 게이트 스페이서(222')가 상이한 두께를 갖지만, 내부 스페이서 리세스(228)는 워크피스(200) 상에서 실질적으로 균일한 치수를 갖는다. 즉, 제1 영역(10) 내의 내부 스페이서 리세스(228)와 제2 영역(20) 내의 내부 스페이서 리세스(228)는 실질적으로 동일한 양으로 희생층(206) 내로 내향으로 연장된다.
도 1b, 도 14a, 및 도 14b를 참조하면, 방법(100)은 내부 스페이서 리세스(228)에 내부 스페이서(230)가 형성되는 블록(116)을 포함한다. 일부 실시형태에서, 내부 스페이서층은 워크피스(200) 위에 CVD, PECVD, LPCVD, ALD 또는 기타 적절한 방법에 의해 퇴적될 수 있다. 내부 스페이서층은 알루미늄 산화물, 지르코늄 산화물, 탄탈 산화물, 이트륨 산화물, 티탄 산화물, 란탄 산화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산탄질화물, 실리콘 산탄화물, 로우-k 재료, 기타 적절한 금속 산화물, 또는 이들의 조합으로 형성될 수 있다. 일부 구현예에서, 내부 스페이서층은 게이트 상부 하드 마스크(218)의 상부 표면, 제1 게이트 스페이서층(222)의 상부 표면 및 측벽, 제2 게이트 스페이서층(222')의 상부 표면 및 측벽, 제1 소스/드레인 트렌치(227) 및 제2 소스/드레인 트렌치(227')에서 노출된 기판(202)의 부분 위에 등각으로 퇴적될 수 있다. 후속으로, 퇴적된 내부 스페이서층은 내부 스페이서 리세스(228)에 내부 스페이서를 형성하기 위해 에치백될 수 있다. 에치백 공정에서는, 내부 스페이서 리세스(228) 외부의 내부 스페이서층이 제거된다.
도 1a와 도 15를 참조하면, 방법(100)은 제1 소스/드레인 트렌치(227) 및 제2 소스/드레인 트렌치(227')에 에피택셜 소스/드레인 피처(232)가 형성되는 블록(118)을 포함한다. 에피택셜 소스/드레인 피처(232)의 형성이 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 에피택셜 소스/드레인 피처(232)의 형성은 공동으로 도 15에 도시된다. 본 개시내용의 도면에는 별도로 도시하지 않지만, 에피택셜 소스/드레인 피처(232)는 n타입 디바이스를 위한 n타입 에피택셜 소스/드레인 피처와 p타입 디바이스를 위한 p타입 에피택셜 소스/드레인 피처를 포함할 수 있다. 일부 실시형태에서, 워크피스(200) 내의 n타입 디바이스의 n타입 에피택셜 소스/드레인 피처가 함께 형성될 수 있고 이전 또는 후속 공정에서 워크피스(200) 내의 p타입 디바이스의 p타입 에피택셜 소스/드레인 피처가 함께 형성될 수 있다. 에피택셜 소스/드레인 피처(232)는 CVD 퇴적 기술(예컨대, 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자빔 에피택시(MBE), 및/또는 기타 적절한 공정과 같은 적절한 에피택셜 공정을 사용하여 형성될 수 있다. 예시적인 n타입 에피택셜 소스/드레인 피처는 Si, GaAs, GaAsP, SiP, 또는 기타 적절한 재료를 포함할 수 있다. n타입 에피택셜 소스/드레인 피처는 인 또는 비소와 같은 n타입 도펀트, 및/또는 이들의 조합을 포함하는 기타 적절한 도펀트를 포함하는 도핑종을 도입함으로써 에피택시 공정 중에 인시추 도핑될 수 있다. n타입 에피택셜 소스/드레인 피처가 인시추 도핑되지 않는다면, n타입 에피택셜 소스/드레인 피처를 도핑하기 위해 이온주입 공정(즉, 접합 주입 공정(junction implant process)이 수행된다. 예시적인 p타입 에피택셜 소스/드레인 피처는 Si, Ge, AlGaAs, SiGe, 붕소 도핑된 SiGe, 또는 기타 적절한 재료를 포함할 수 있다. p타입 에피택셜 소스/드레인 피처는 붕소 또는 BF2와 같은 p타입 도펀트, 및/또는 이들의 조합을 포함한 기타 적절한 도펀트를 포함하는 도핑종을 도입함으로써 에피택시 공정 중에 인시추 도핑될 수 있다. p타입 에피택셜 소스/드레인 피처가 인시추 도핑되지 않는다면, p타입 에피택셜 소스/드레인 피처를 도핑하기 위해 이온주입 공정(즉, 접합 주입 공정)이 수행된다.
이제 도 1b와 도 16를 참조하면, 방법(100)은 에피택셜 소스/드레인 피처(232) 위에 층간 유전체(ILD)층(236)이 퇴적되는 블록(120)을 포함한다. ILD층(236)의 형성이 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 ILD층(236)의 형성은 공동으로 도 16에 도시된다. 일부 실시형태에 있어서, 컨택 에칭 정지층(CESL)(234)이 먼저 에피택셜 소스/드레인 피처(232) 상에 퇴적된다. 일부 예에서, CESL(124)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 및/또는 해당 업계에 알려진 다른 재료를 포함한다. CESL(234)은 ALD, 플라즈마 강화 화학적 기상 퇴적(PECVD, plasma-enhanced chemical vapor deposition) 공정 및/또는 기타 적절한 퇴적 또는 산화 공정에 의해 형성될 수 있다. 그런 다음, ILD층(236)이 CESL(234) 위에 퇴적된다. 일부 실시형태에 있어서, ILD층(236)은 TEOS(tetraethylorthosilicate) 산화물, 비도핑 실리케이트 유리, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG) 등의 도핑된 실리콘 산화물, 및/또는 기타 적절한 유전체 재료를 포함할 수 있다. ILD층(236)은 PECVD 공정 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시형태에서, ILD층(236)의 형성 후에, 워크피스(200)는 ILD(236)의 무결성을 높이기 위해 어닐링될 수 있다. ILD층(236)의 퇴적 및 어닐링 후에, 워크피스(200)는 추가 처리를 위해 같은 높이의 상부 표면을 형성하도록 예컨대 화학적 기계 연마(CMP) 공정에 의해 평탄화된다.
도 1b 및 도 17을 참조하면, 방법(100)은 게이트 트렌치(238)를 형성하기 위해 더미 게이트 스택(220)이 제거되는 블록(122)을 포함한다. 더미 게이트 스택(220)의 제거가 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 더미 게이트 스택(220)의 제거는 공동으로 도 17에 도시된다. 도시하는 실시형태에서, 에칭 공정은 채널 영역(30)에서 희생층(206)과 채널층(208)을 노출시키기 위해 더미 게이트 스택(220)을 완전히 제거한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합일 수 있다. 에칭 공정은 더미 게이트 스택(220)에 대해 선택적이며 CESL(234)와 ILD층(236)은 실질적으로 에칭하지 않는 것이 선택될 수 있다. 도 17에 나타내는 일부 구현예에서, 더미 게이트 스택(220)과 더미 유전체층(214) 둘 다는 채널 영역(30)에서 희생층(206)과 채널층(208)을 노출시키기 위해 채널 영역(30)으로부터 제거된다.
도 1b와 도 18을 참조하면, 방법(100)은 채널 부재(239)를 형성하기 위해 핀 엘리먼트(211)의 채널 영역 내의 제2 반도체층(208)이 박리되는 블록(124)을 포함한다. 제2 반도체층(208)의 박리가 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 제2 반도체층(208)의 박리는 공동으로 도 18에 도시된다. 도시하는 실시형태에서, 에칭 공정은 제2 반도체층(208)(즉, 희생층(206))의 에칭은 없거나 최소화하고, 일부 실시형태에서는 제1 게이트 스페이서층(222), 제2 게이트 스페이서층(222'), 및/또는 내부 스페이서(230)의 에칭은 없거나 최소화하여 제1 반도체층(206)(즉, 희생층(206))을 선택적으로 에칭한다. 제1 반도체층(206)의 선택적 에칭을 달성하기 위해, 에칭제 조성, 에칭 온도, 에칭액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에칭제 유량, 기타 적절한 에칭 파라미터, 또는 이들의 조합과 같은 다양한 에칭 파라미터가 조정될 수 있다. 예를 들어, 제1 반도체층(206)의 재료(도시하는 실시형태에서는, 실리콘 게르마늄)를 제2 반도체층(208)의 재료(도시하는 실시형태에서는, 실리콘)보다 더 높은 레이트로 에칭하는 에칭제(즉, 이 에칭제는 제1 반도체층(206)의 재료에 대해 높은 에칭 선택비를 가짐)가 에칭 공정에서 선택된다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 기타 적절한 에칭 공정, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 건식 에칭 공정(RIE 공정 등)은 제1 반도체층(206)(즉, 희생층(206))을 선택적으로 에칭하기 위해 불소 함유 가스(예컨대, SF6)를 사용한다. 일부 실시형태에서는, 실리콘 게르마늄 또는 실리콘을 선택적으로 에칭하기 위해 불소 함유 가스 대 산소 함유 가스(예컨대, O2 또는 O3)의 비, 에칭 온도, 및/또는 RF 전력이 조정될 수 있다. 일부 실시형태에서, 습식 에칭 공정은 제1 반도체층(206)(즉, 희생층(206))을 선택적으로 에칭하기 위해 암모늄 수산화물(NH4OH) 및 물(H2O)을 포함하는 에칭액을 사용한다. 일부 실시형태에서는, 염산(HCl)을 사용한 화학적 기상 에칭 공정이 제1 반도체층(206)(즉, 희생층(206))을 선택적으로 에칭한다. 블록(124)의 작업이 완료되면, 채널 영역(30) 내의 채널층(208)은 현수되게(suspended) 되고, 채널 부재(239)로서 칭해질 수 있다. 도 22a 및 도 22b과 함께 이하에서 보다 상세하게 설명하겠지만, 제1 영역(10) 내의 채널 부재(239)는 제2 영역(20)에서보다 제1 영역(10)에서 제1 게이트 스페이서층(222)이 더 두껍기 때문에 X 방향을 따라 더 긴 채널 길이를 가질 수 있다.
이제 도 1c와 도 19를 참조하면, 방법(100)은 채널 부재(239) 주위에 게이트 유전체층(242)이 형성되는 블록(126)을 포함한다. 게이트 유전체층(242)의 형성이 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 게이트 유전체층(242)의 형성은 공동으로 도 19에 도시된다. 일부 실시형태에서, 채널 부재(239)와 유전체층(242) 사이에 접착력을 제공하기 위해 계면층(240)이 채널 부재(239) 상에 형성될 수 있다. 일부 구현예에서, 계면층(240)은 실리콘 산화물, 하프늄 실리사이드, 또는 실리콘 산질화물과 같은 유전체 재료를 포함할 수 있다. 계면층(322)은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD), 및/또는 기타 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층(242)은 채널 부재(239) 위에 그리고 채널 부재(239) 주위에 퇴적되고, 하나 이상의 하이-k 유전체 재료를 포함할 수 있다. 본 명세서에서 사용하고 설명하는 하이-k 게이트 유전체는 유전 상수가 높은, 예컨대 열 실리콘 산화물의 유전 상수(~3.9)보다 높은 유전 상수를 가진 유전체 재료를 포함한다. 게이트 유전체층(242)을 위한 예시적인 하이-k 유전체 재료는, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 또는 이들의 조합을 포함할 수 있다. 게이트 유전체층(242)은 ALD, 물리적 기상 퇴적(PVD), CVD, 산화, 및/또는 기타 적절한 방법에 의해 형성될 수 있다.
도 1c 및 도 20을 참조하면, 방법(100)은 금속 게이트 스택(244)이 형성되는 블록(128)을 포함한다. 금속 게이트 스택(244)의 형성이 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 금속 게이트 스택(244)의 형성은 공동으로 도 20에 도시된다. 별도로 도시하지는 않지만, 금속 게이트 스택(244)은 하나 이상의 일함수층과 하나 이상의 금속 충전층을 포함할 수 있다. 일부 구현예에서는 n타입 디바이스 영역 및 p타입 디바이스 영역에 상이한 일함수층이 형성될 수 있다. 이들 구현예에서, n타입 디바이스 영역 및 p타입 디바이스 영역이 소정의 공통 일함수층을 공유할 수도 있지만, n타입 디바이스 영역은 p타입 디바이스 영역에는 존재하지 않는 하나 이상의 일함수층을 포함할 수도 있다. 마찬가지로, 대안적 실시형태에서, p타입 디바이스 영역은 n타입 디바이스 영역에는 존재하지 않는 하나 이상의 일함수층을 포함할 수도 있다. p타입 일함수층은 TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN, ZrSi2, MoSi2, TaSi2, NiSi2, 기타 p타입 일함수 재료, 또는 이들의 조합과 같은 임의의 적절한 p타입 일함수 재료를 포함한다. n타입 일함수층은 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, 기타 n타입 일함수 재료, 또는 이들의 조합과 같은 임의의 적절한 n타입 일함수 재료를 포함한다. p타입 일함수층이 p타입 디바이스 영역에서 사용되는 것에 한정되지 않고 n타입 일함수층이 n타입 디바이스 영역에서 사용되는 것에 한정되지 않는 것을 알아야 한다. 원하는 임계 전압을 달성하기 위해 n타입 디바이스 영역 및 p타입 디바이스 영역에 p타입 일함수층 및 n타입 일함수층이 적용될 수도 있다. 일부 실시형태에서, 금속 게이트 스택(244)은 하나 이상의 금속 충전층을 포함할 수 있다. 예를 들어, CVD 공정 또는 PVD 공정이 n타입 일함수층 및 p타입 일함수층 상에 하나 이상의 금속 충전층을 퇴적하여 금속 충전층이 게이트 트렌치(238)의 임의의 잔여부를 충전한다. 금속 충전층은 Al, W, 및/또는 Cu와 같은 적절한 전도성 재료를 포함할 수 있다. 금속 충전층은 추가적으로 또는 집합적으로, 다른 금속, 금속 산화물, 금속 질화물, 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있다.
이제 도 1c와 도 21을 참조하면, 방법(100)은 같은 높이의 표면을 제공하기 위해 워크피스(200)가 평탄화되는 블록(130)을 포함한다. 블록(131)에서의 평탄화가 워크피스(200) 전체에서 실질적으로 동일하기 때문에, 제1 영역(10) 및 제2 영역(20)에서의 평탄화는 공동으로 도 21에 도시된다. 일부 실시형태에서는 워크피스(200) 위에서 과량의 계면층(240), 게이트 유전체층(242), 및 금속 게이트 스택(244)를 제거하기 위해 평탄화가 수행된다. 예를 들어, 평탄화는 CMP 공정을 포함하고, ILD층(236)의 상부 표면이 금속 게이트 스택(244)의 상부 표면과 실질적으로 평면이 될 때까지 행해질 수 있다.
이제 도 22a와 도 22b를 참조한다. 블록(130)에서의 작업이 완료되면, 도 22a에 도시하는 제1 GAA 트랜지스터(250)가 반도체 디바이스(200)의 제1 영역(10)에 형성될 수 있고, 도 22b에 도시하는 제2 GAA 트랜지스터(260)가 반도체 디바이스(200)의 제2 영역(20)에 형성될 수 있다. 도 22a에 도시하는 바와 같이, 더 큰 제1 두께(T1)를 갖는 제1 게이트 스페이서층(222)의 결과로 제1 채널 부재(239-1)는 X 방향을 따라 제1 폭(W1)을 갖는다. 더 두꺼운 제1 게이트 스페이서층(222)으로 인해, 제1 영역(10) 내의 금속 게이트 스택(244) 각각은 최상부 채널 부재(239)와 제1 하부 게이트 피처(244B) 상에 배치되는 제1 게이트 상부 피처(244A)를 포함하고, 그 각각은 2개의 인접한 채널 부재(239) 사이에 개재/배치된다. 제1 게이트 상부 피처(244A)는 제1 게이트 길이(L1)를 포함하고, 제1 하부 게이트 피처(244B) 각각은 제2 게이트 길이(L2)를 포함한다. 제1 영역(10) 내의 에피택셜 소스/드레인 피처(232)는 제2 폭(W2)을 갖는다. 더미 게이트 피치(P)가 워크피스(200) 전체에서 균일하기 때문에, P는 제1 영역(10) 내의 제1 폭(W1)과 제2 폭(W2)의 합과 동일하다. 일부 구현예에서, P는 약 30 nm 내지 약 60 nm이고, W1은 약 16 nm 내지 약 46 nm이며, W2은 약 9 nm 내지 약 40 nm이고, L1은 약 5 nm 내지 약 20 nm이며, L2는 약 6 nm 내지 약 30 nm이다. 도 22b에 도시하는 바와 같이, 더 작은 제2 두께(T2)를 갖는 제2 게이트 스페이서층(222')의 결과로 제2 채널 부재(239-2)는 X 방향을 따라 제3 폭(W3)을 갖는다. 제2 영역(20) 내의 금속 게이트 스택(244) 각각은 최상부 채널 부재(239)와 제2 하부 게이트 피처(244D) 상에 배치되는 제2 게이트 상부 피처(244C)를 포함하고, 그 각각은 2개의 인접한 채널 부재(239) 사이에 개재/배치된다. 제2 게이트 상부 피처(244C)는 제3 게이트 길이(L3)를 포함하고, 제2 하부 게이트 피처(244D) 각각은 제4 게이트 길이(L4)를 포함한다. 제2 영역(20) 내의 에피택셜 소스/드레인 피처(232)는 제4 폭(W4)을 갖는다. 더미 게이트 피치(P)가 워크피스(200) 전체에서 균일하기 때문에, P는 제2 영역(20) 내의 제3 폭(W3)과 제4 폭(W4)의 합과 동일하다. 일부 구현예에서, P는 약 30 nm 내지 약 60 nm이고, W3은 약 15 nm 내지 약 45 nm이며, W4는 약 10 nm 내지 약 40 nm이고, L3은 약 5 nm 내지 약 20 nm이며, L4는 약 5 nm 내지 약 20 nm이다. 도 22b에 도시하는 실시형태에서, 제3 게이트 길이(L3)는 제4 게이트 길이(L4)와 실질적으로 동일하다.
제1 게이트 상부 피처(244A)를 제외하면, 제1 GAA 트랜지스터(250)는 제2 게이트 길이(L2)를 특징으로 한다는 것을 이해할 수 있다. 제2 GAA 트랜지스터(260)는 제3 게이트 길이(L3)를 특징으로 한다. 도 22a와 도 22b에 나타내는 실시형태에서, 제2 게이트 길이(L2)는 제3 게이트 길이(L3)보다 약 1 nm 내지 약 10 nm의 차이만큼 더 클 수 있다. GAA 트랜지스터의 누설 전류는 게이트 길이에 따라 감소할 수 있고, GAA 트랜지스터의 임계 전압은 GAA 트랜지스터의 누설 전류에 따라 증가할 수 있음이 관찰되었다. 제1 GAA 트랜지스터(250)의 제2 게이트 길이(L2)가 제2 GAA 트랜지스터(260)의 제3 게이트 길이(L3)보다 크기 때문에, 제1 GAA 트랜지스터(250)는 제2 GAA 트랜지스터(260)보다 누설 전류가 더 적고 임계 전압이 더 높다. 일부 예로, 제1 GAA 트랜지스터(250)는 제1 임계 전압(VT1)을 갖고, 제2 GAA 트랜지스터(260)는 제2 임계 전압(VT2)을 갖는다. 제1 영역(10)에 제1 GAA 트랜지스터(250) 그리고 제2 영역(20)에 제2 GAA 트랜지스터(260)를 둘 다 구현함으로써, 본 개시내용에 따른 반도체 디바이스(200)는 상이한 임계 전압들―제1 임계 전압(VT1)과 제2 임계 전압(VT2)―을 갖는 GAA 트랜지스터들을 포함할 수 있다.
도 1c를 참조하면, 방법(100)은 추가 공정이 수행되는 블록(132)을 포함한다. 반도체 디바이스(200)의 제조를 계속하도록 제조가 진행될 수 있다. 예를 들어, 반도체 디바이스(200)에서의 GAA 트랜지스터의 동작을 용이하게 하기 위해 다양한 컨택이 형성될 수 있다. 예를 들어, ILD층(236)과 유사한 하나 이상의 ILD, 및/또는 CESL층이 기판(202) 위에 (구체적으로, ILD층(236) 및 금속 게이트 스택(244) 위에) 형성될 수 있다. 그런 다음, ILD층(236)에 그리고/또는 ILD층(236) 위에 배치된 ILD층에 컨택이 형성될 수 있다. 예를 들어, 컨택은 각각 금속 게이트 컨택(244)과 전기적 및/또는 물리적으로 결합되고, 컨택은 각각 GAA 트랜지스터의 소스/드레인 영역에 전기적 및/또는 물리적으로 결합된다. 제1 영역(10) 내의 에피택셜 소스/드레인 피처(232)가 제1 영역(20) 내의 것보다 더 좁기 때문에(X 방향을 따라서, 도 22a와 도 22b에 도시), 제1 영역(10) 내의 제1 GAA 트랜지스터(250)에 대한 소스/드레인 컨택은 제2 영역(20) 내의 제2 GAA 트랜지스터(260)에 대한 소스/드레인 컨택보다 더 좁을 수 있다. 컨택은 알루미늄, 알루미늄 합금(알루미늄/실리콘/구리 합금 등), 구리, 구리 합금, 티탄, 티탄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 기타 적절한 금속, 또는 이들의 조합과 같은 전도성 재료를 포함한다. 일부 실시형태에서, 금속 실리사이드는 에피택셜 소스/드레인 피처(232)와 소스/드레인 컨택 사이의 계면에 형성될 수 있다. 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 티탄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, ILD층(236) 위에 배치된 ILD층 및 컨택(예컨대, ILD(236) 및/또는 다른 ILD층을 통해 연장됨)은 다층 인터커넥트(MLI) 구조의 일부이다.
일 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 디바이스 영역 내의 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스와, 제2 디바이스 영역 내의 제2 복수의 GAA 디바이스를 포함한다. 상기 제1 복수의 GAA 디바이스 각각은 제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과, 상기 채널 부재의 제1 수직 스택 위에 그리고 상기 제1 수직 스택 주위에 배치된 제1 게이트 구조를 포함한다. 상기 제2 복수의 GAA 디바이스 각각은 제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과, 상기 채널 부재의 제2 수직 스택 위에 그리고 상기 제2 수직 스택 주위에 배치된 제2 게이트 구조를 포함한다. 상기 제1 복수의 GAA 디바이스 각각은 제1 채널 길이를 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 상기 제1 채널 길이보다 작은 제2 채널 길이를 포함한다.
일부 실시형태에서, 상기 제1 게이트 구조 각각은 상기 채널 부재의 제1 수직 스택 중 최상부 채널 부재 위에 배치된 제1 게이트 상부 피처와, 상기 채널 부재의 제1 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제1 하부 게이트 피처를 포함한다. 상기 제2 게이트 구조 각각은 상기 채널 부재의 제2 수직 스택 중 최상부 채널 부재 위에 배치된 제2 게이트 상부 피처와, 상기 채널 부재의 제2 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제2 하부 게이트 피처를 포함한다. 상기 제1 게이트 상부 피처는 상기 제1 방향을 따라 제1 길이를 포함하고, 상기 제2 게이트 상부 피처는 상기 제2 방향을 따라 제2 길이를 포함하고, 상기 제1 길이와 상기 제2 길이는 실질적으로 동일하다. 일부 구현예에서, 상기 복수의 제1 하부 게이트 피처 각각은 상기 제1 방향을 따라 제3 길이를 포함하고, 상기 복수의 제2 하부 게이트 피처 각각은 상기 제2 방향을 따라 제4 길이를 포함하고, 상기 제3 길이는 상기 제4 길이보다 크다. 일부 실시형태에서, 상기 제4 길이는 상기 제1 길이와 실질적으로 동일하다. 일부 실시형태에서, 상기 제3 길이는 약 6 nm 내지 약 30 nm이고 상기 제4 길이는 약 5 nm 내지 약 20 nm이다. 일부 구현예에서, 상기 제1 복수의 GAA 디바이스 각각은 상기 제1 게이트 상부 피처를 따라 배치된 제1 게이트 스페이서를 더 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 상기 제2 게이트 상부 피처를 따라 배치된 제2 게이트 스페이서를 더 포함한다. 이들 실시형태에서, 상기 제1 게이트 스페이서는 제1 두께를 포함하고, 상기 제2 게이트 스페이서는 상기 제1 두께보다 작은 제2 두께를 포함한다. 일부 예에서, 상기 제1 두께와 상기 제2 두께 사이의 차이는 약 0.5 nm 내지 약 5 nm이다. 일부 예에서, 상기 제1 복수의 GAA 디바이스는 제1 게이트 피치를 포함하고, 상기 제2 복수의 GAA 디바이스는 상기 제1 게이트 피치와 동일한 제2 게이트 피치를 포함한다. 일부 실시형태에서, 상기 제1 복수의 GAA 디바이스 각각은 제1 소스/드레인 피처를 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 제2 소스/드레인 피처를 포함하고, 상기 제1 방향을 따른 상기 제1 소스/드레인 피처의 두께는 상기 제2 소스/드레인 피처보다 작다. 일부 구현예에서, 상기 제1 복수의 GAA 디바이스 각각은 제1 임계 전압을 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 상기 제1 임계 전압보다 작은 제2 임계 전압을 포함한다.
일 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 디바이스 영역 내에 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스를 그리고 제2 디바이스 영역 내에 제2 복수의 GAA 디바이스를 포함한다. 상기 제1 GAA 디바이스 각각은 제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과, 상기 채널 부재의 제1 수직 스택 중 최상부 채널 부재 위에 배치된 제1 게이트 상부 피처와, 상기 채널 부재의 제1 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제1 하부 게이트 피처를 포함한다. 상기 제2 GAA 디바이스 각각은 제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과, 상기 채널 부재의 제2 수직 스택 중 최상부 채널 부재 위에 배치된 제2 게이트 상부 피처와, 상기 채널 부재의 제2 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제2 하부 게이트 피처를 포함한다. 상기 제1 게이트 상부 피처는 상기 제1 방향을 따라 제1 길이를 포함하고, 상기 제2 게이트 상부 피처는 상기 제2 방향을 따라 제2 길이를 포함하고, 상기 제1 길이와 상기 제2 길이는 실질적으로 동일하다. 일부 구현예에서, 상기 복수의 제1 하부 게이트 피처 각각은 상기 제1 방향을 따라 제3 길이를 포함하고, 상기 복수의 제2 하부 게이트 피처 각각은 상기 제2 방향을 따라 제4 길이를 포함한다. 상기 제3 길이는 상기 제4 길이보다 크다.
일부 실시형태에서, 상기 제4 길이는 상기 제1 길이와 실질적으로 동일하다. 일부 구현예에서, 상기 제1 복수의 GAA 디바이스 각각은 상기 제1 게이트 상부 피처를 따라 배치된 제1 게이트 스페이서를 더 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 상기 제2 게이트 상부 피처를 따라 배치된 제2 게이트 스페이서를 더 포함한다. 상기 제1 게이트 스페이서는 제1 두께를 포함하고, 상기 제2 게이트 스페이서는 상기 제1 두께보다 작은 제2 두께를 포함한다. 일부 실시형태에서, 상기 제1 복수의 GAA 디바이스는 제1 게이트 피치를 포함하고, 상기 제2 복수의 GAA 디바이스는 상기 제1 게이트 피치와 동일한 제2 게이트 피치를 포함한다. 일부 구현예에서, 상기 제1 복수의 GAA 디바이스 각각은 제1 소스/드레인 피처를 포함하고, 상기 제2 복수의 GAA 디바이스 각각은 제2 소스/드레인 피처를 포함하고, 상기 제1 방향을 따른 상기 제1 소스/드레인 피처의 두께는 상기 제2 소스/드레인 피처보다 작다.
또 다른 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은, 복수의 제2 반도체층이 인터리빙되어 있는 복수의 제1 반도체층을 포함하는 층 스택을 기판 상에 형성하는 단계와, 상기 기판의 제1 영역에 상기 층 스택으로부터 제1 복수의 핀 엘리먼트를 형성하는 단계와, 상기 기판의 제2 영역에 상기 층 스택으로부터 제2 복수의 핀 엘리먼트를 형성하는 단계와, 상기 제1 복수의 핀 엘리먼트 위에 제1 복수의 더미 게이트 스택을 형성하는 단계와, 상기 제2 복수의 핀 엘리먼트 위에 제2 복수의 더미 게이트 스택을 형성하는 단계와, 상기 제1 복수의 더미 게이트 스택과 상기 제2 복수의 더미 게이트 스택 위에 스페이서층을 퇴적하는 단계와, 상기 제2 복수의 더미 게이트 스택 위에 배치된 스페이서층에는 중합체층이 덮이지 않게 하면서 상기 제1 복수의 더미 게이트 스택 위에 배치된 스페이서층 위에 중합체층을 선택적으로 퇴적하는 단계와, 상기 제1 복수의 더미 게이트 스택과 상기 제2 복수의 더미 게이트 스택 위에서 상기 스페이서층을 에칭하는 단계를 포함한다.
일부 실시형태에서, 상기 중합체층은 탄소 및 불소를 포함한다. 일부 구현예에서, 상기 스페이서층의 에칭은, 상기 제1 복수의 더미 게이트 스택 위에 제1 스페이서층을 형성하는 단계와, 상기 제2 복수의 더미 게이트 스택 위에 제2 스페이서층을 형성하는 단계를 포함한다. 상기 제1 스페이서층은 제1 두께를 포함하고 상기 제2 스페이서층은 제2 두께를 포함한다. 상기 제1 두께는 상기 제2 두께보다 크다. 일부 예에서, 상기 제1 두께와 상기 제2 두께 사이의 차이는 0.5 nm 내지 약 5 nm이다. 일부 실시형태에서, 상기 방법은, 상기 제1 복수의 핀 엘리먼트의 측벽을 노출시키기 위해 상기 제1 영역에 제1 복수의 소스/드레인 트렌치를 형성하는 단계와, 상기 제2 복수의 핀 엘리먼트의 측벽을 노출시키기 위해 상기 제2 영역에 제2 복수의 소스/드레인 트렌치를 형성하는 단계와, 내부 스페이서 리세스를 형성하기 위해 상기 제1 복수의 핀 엘리먼트와 상기 제2 복수의 핀 엘리먼트에서 상기 복수의 제2 반도체층을 부분적으로 에칭하는 단계를 더 포함할 수 있다.
이상은 여러 실시형태의 특징을 개관한 것이므로 당업자라면 본 개시내용의 양태를 더 잘 이해할 수 있다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하지 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스에 있어서,
제1 디바이스 영역 내의 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스로서, 상기 제1 복수의 GAA 디바이스 각각은,
제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과,
상기 채널 부재의 제1 수직 스택 위에 그리고 상기 제1 수직 스택 주위에 배치된 제1 게이트 구조를 포함하는 것인, 상기 제1 복수의 GAA와,
제2 디바이스 영역 내의 제2 복수의 GAA 디바이스로서, 상기 제2 복수의 GAA 디바이스 각각은,
제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과,
상기 채널 부재의 제2 수직 스택 위에 그리고 상기 제2 수직 스택 주위에 배치된 제2 게이트 구조를 포함하는 것인, 상기 제2 복수의 GAA를 포함하고,
상기 제1 복수의 GAA 디바이스 각각은 제1 채널 길이를 포함하고,
상기 제2 복수의 GAA 디바이스 각각은 상기 제1 채널 길이보다 작은 제2 채널 길이를 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 게이트 구조 각각은,
상기 채널 부재의 제1 수직 스택 중 최상부 채널 부재 위에 배치된 제1 게이트 상부 피처와,
상기 채널 부재의 제1 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제1 하부 게이트 피처를 포함하고,
상기 제2 게이트 구조 각각은,
상기 채널 부재의 제2 수직 스택 중 최상부 채널 부재 위에 배치된 제2 게이트 상부 피처와,
상기 채널 부재의 제2 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제2 하부 게이트 피처를 포함하고,
상기 제1 게이트 상부 피처는 상기 제1 방향을 따라 제1 길이를 포함하고,
상기 제2 게이트 상부 피처는 상기 제2 방향을 따라 제2 길이를 포함하고,
상기 제1 길이와 상기 제2 길이는 실질적으로 동일한, 반도체 디바이스.
3. 제2항에 있어서,
상기 복수의 제1 하부 게이트 피처 각각은 상기 제1 방향을 따라 제3 길이를 포함하고,
상기 복수의 제2 하부 게이트 피처 각각은 상기 제2 방향을 따라 제4 길이를 포함하고,
상기 제3 길이는 상기 제4 길이보다 큰, 반도체 디바이스.
4. 제3항에 있어서, 상기 제4 길이는 상기 제1 길이와 실질적으로 동일한, 반도체 디바이스.
5. 제3항에 있어서,
상기 제3 길이는 약 6 nm 내지 약 30 nm이고,
상기 제4 길이는 약 5 nm 내지 약 20 nm인, 반도체 디바이스.
6. 제3항에 있어서,
상기 제1 복수의 GAA 디바이스 각각은 상기 제1 게이트 상부 피처를 따라 배치된 제1 게이트 스페이서를 포함하고,
상기 제2 복수의 GAA 디바이스 각각은 상기 제2 게이트 상부 피처를 따라 배치된 제2 게이트 스페이서를 포함하고,
상기 제1 게이트 스페이서는 제1 두께를 포함하고,
상기 제2 게이트 스페이서는 상기 제1 두께보다 작은 제2 두께를 포함하는, 반도체 디바이스.
7. 제6항에 있어서, 상기 제1 두께와 상기 제2 두께 사이의 차이는 약 0.5 nm 내지 약 5 nm인, 반도체 디바이스.
8. 제1항에 있어서,
상기 제1 복수의 GAA 디바이스는 제1 게이트 피치를 포함하고,
상기 제2 복수의 GAA 디바이스는 상기 제1 게이트 피치와 동일한 제2 게이트 피치를 포함하는, 반도체 디바이스.
9. 제1항에 있어서,
상기 제1 복수의 GAA 디바이스 각각은 제1 소스/드레인 피처를 포함하고,
상기 제2 복수의 GAA 디바이스 각각은 제2 소스/드레인 피처를 포함하고,
상기 제1 방향을 따른 상기 제1 소스/드레인 피처의 두께는 상기 제2 소스/드레인 피처의 두께보다 작은, 반도체 디바이스.
10. 제1항에 있어서,
상기 제1 복수의 GAA 디바이스 각각은 제1 임계 전압을 포함하고,
상기 제2 복수의 GAA 디바이스 각각은 상기 제1 임계 전압보다 작은 제2 임계 전압을 포함하는, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
제1 디바이스 영역 내의 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스로서, 상기 제1 복수의 GAA 디바이스 각각은,
제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과,
상기 채널 부재의 제1 수직 스택 중 최상부 채널 부재 위에 배치된 제1 게이트 상부 피처와,
상기 채널 부재의 제1 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제1 하부 게이트 피처를 포함하는, 상기 제1 복수의 GAA 디바이스와,
제2 디바이스 영역 내의 제2 복수의 GAA 디바이스로서, 상기 제2 복수의 GAA 디바이스 각각은,
제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과,
상기 채널 부재의 제2 수직 스택 중 최상부 채널 부재 위에 배치된 제2 게이트 상부 피처와,
상기 채널 부재의 제2 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제2 하부 게이트 피처를 포함하는 것인, 상기 제2 복수의 GAA 디바이스를 포함하고,
상기 제1 게이트 상부 피처는 상기 제1 방향을 따라 제1 길이를 포함하고,
상기 제2 게이트 상부 피처는 상기 제2 방향을 따라 제2 길이를 포함하고,
상기 제1 길이와 상기 제2 길이는 실질적으로 동일하고,
상기 복수의 제1 하부 게이트 피처 각각은 상기 제1 방향을 따라 제3 길이를 포함하고,
상기 복수의 제2 하부 게이트 피처 각각은 상기 제2 방향을 따라 제4 길이를 포함하고,
상기 제3 길이는 상기 제4 길이보다 큰, 반도체 디바이스.
12. 제11항에 있어서, 상기 제4 길이는 상기 제1 길이와 실질적으로 동일한, 반도체 디바이스.
13. 제11항에 있어서,
상기 제1 복수의 GAA 디바이스 각각은 상기 제1 게이트 상부 피처를 따라 배치된 제1 게이트 스페이서를 포함하고,
상기 제2 복수의 GAA 디바이스 각각은 상기 제2 게이트 상부 피처를 따라 배치된 제2 게이트 스페이서를 포함하고,
상기 제1 게이트 스페이서는 제1 두께를 포함하고,
상기 제2 게이트 스페이서는 상기 제1 두께보다 작은 제2 두께를 포함하는, 반도체 디바이스.
14. 제11항에 있어서,
상기 제1 복수의 GAA 디바이스는 제1 게이트 피치를 포함하고,
상기 제2 복수의 GAA 디바이스는 상기 제1 게이트 피치와 동일한 제2 게이트 피치를 포함하는, 반도체 디바이스.
15. 제11항에 있어서,
상기 제1 복수의 GAA 디바이스 각각은 제1 소스/드레인 피처를 포함하고,
상기 제2 복수의 GAA 디바이스 각각은 제2 소스/드레인 피처를 포함하고,
상기 제1 방향을 따른 상기 제1 소스/드레인 피처의 두께는 상기 제2 소스/드레인 피처의 두께보다 작은, 반도체 디바이스.
16. 반도체 디바이스를 제조하는 방법에 있어서,
복수의 제2 반도체층이 인터리빙되어 있는 복수의 제1 반도체층을 포함하는 층 스택을 기판 상에 형성하는 단계와,
상기 기판의 제1 영역에 상기 층 스택으로부터 제1 복수의 핀 엘리먼트를 형성하는 단계와,
상기 기판의 제2 영역에 상기 층 스택으로부터 제2 복수의 핀 엘리먼트를 형성하는 단계와,
상기 제1 복수의 핀 엘리먼트 위에 제1 복수의 더미 게이트 스택을 형성하는 단계와,
상기 제2 복수의 핀 엘리먼트 위에 제2 복수의 더미 게이트 스택을 형성하는 단계와,
상기 제1 복수의 더미 게이트 스택과 상기 제2 복수의 더미 게이트 스택 위에 스페이서층을 퇴적하는 단계와,
상기 제2 복수의 더미 게이트 스택 위에 배치된 스페이서층에는 중합체층이 덮이지 않게 하면서 상기 제1 복수의 더미 게이트 스택 위에 배치된 스페이서층 위에 중합체층을 선택적으로 퇴적하는 단계와,
상기 제1 복수의 더미 게이트 스택과 상기 제2 복수의 더미 게이트 스택 위에서 상기 스페이서층을 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법.
17. 제16항에 있어서, 상기 중합체층은 탄소와 불소를 포함하는, 반도체 디바이스 제조 방법.
18. 제16항에 있어서, 상기 스페이서층의 에칭은,
상기 제1 복수의 더미 게이트 스택 위에 제1 스페이서층을 형성하는 단계와,
상기 제2 복수의 더미 게이트 스택 위에 제2 스페이서층을 형성하는 단계를 포함하고,
상기 제1 스페이서층은 제1 두께를 포함하고 상기 제2 스페이서층은 제2 두께를 포함하고,
상기 제1 두께는 상기 제2 두께보다 큰, 반도체 디바이스 제조 방법.
19. 제18항에 있어서, 상기 제1 두께와 상기 제2 두께 사이의 차이는 약 0.5 nm 내지 약 5 nm인, 반도체 디바이스 제조 방법.
20. 제16항에 있어서,
상기 제1 복수의 핀 엘리먼트의 측벽을 노출시키기 위해 상기 제1 영역에 제1 복수의 소스/드레인 트렌치를 형성하는 단계와,
상기 제2 복수의 핀 엘리먼트의 측벽을 노출시키기 위해 상기 제2 영역에 제2 복수의 소스/드레인 트렌치를 형성하는 단계와,
내부 스페이서 리세스를 형성하기 위해 상기 제1 복수의 핀 엘리먼트와 상기 제2 복수의 핀 엘리먼트에서 상기 복수의 제2 반도체층을 부분적으로 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 디바이스 영역 내의 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스로서, 상기 제1 복수의 GAA 디바이스 각각은,
    제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과,
    상기 채널 부재의 제1 수직 스택 위에 그리고 상기 제1 수직 스택 주위에 배치된 제1 게이트 구조를 포함하는 것인, 상기 제1 복수의 GAA와,
    제2 디바이스 영역 내의 제2 복수의 GAA 디바이스로서, 상기 제2 복수의 GAA 디바이스 각각은,
    제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과,
    상기 채널 부재의 제2 수직 스택 위에 그리고 상기 제2 수직 스택 주위에 배치된 제2 게이트 구조를 포함하는 것인, 상기 제2 복수의 GAA
    를 포함하고,
    상기 제1 복수의 GAA 디바이스 각각은 제1 채널 길이를 포함하고,
    상기 제2 복수의 GAA 디바이스 각각은 상기 제1 채널 길이보다 작은 제2 채널 길이를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 게이트 구조 각각은,
    상기 채널 부재의 제1 수직 스택 중 최상부 채널 부재 위에 배치된 제1 게이트 상부 피처와,
    상기 채널 부재의 제1 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제1 하부 게이트 피처를 포함하고,
    상기 제2 게이트 구조 각각은,
    상기 채널 부재의 제2 수직 스택 중 최상부 채널 부재 위에 배치된 제2 게이트 상부 피처와,
    상기 채널 부재의 제2 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제2 하부 게이트 피처를 포함하고,
    상기 제1 게이트 상부 피처는 상기 제1 방향을 따라 제1 길이를 포함하고,
    상기 제2 게이트 상부 피처는 상기 제2 방향을 따라 제2 길이를 포함하고,
    상기 제1 길이와 상기 제2 길이는 동일한, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 복수의 제1 하부 게이트 피처 각각은 상기 제1 방향을 따라 제3 길이를 포함하고,
    상기 복수의 제2 하부 게이트 피처 각각은 상기 제2 방향을 따라 제4 길이를 포함하고,
    상기 제3 길이는 상기 제4 길이보다 큰, 반도체 디바이스.
  4. 제3항에 있어서, 상기 제4 길이는 상기 제1 길이와 동일한, 반도체 디바이스.
  5. 제3항에 있어서,
    상기 제1 복수의 GAA 디바이스 각각은 상기 제1 게이트 상부 피처를 따라 배치된 제1 게이트 스페이서를 포함하고,
    상기 제2 복수의 GAA 디바이스 각각은 상기 제2 게이트 상부 피처를 따라 배치된 제2 게이트 스페이서를 포함하고,
    상기 제1 게이트 스페이서는 제1 두께를 포함하고,
    상기 제2 게이트 스페이서는 상기 제1 두께보다 작은 제2 두께를 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 복수의 GAA 디바이스는 제1 게이트 피치를 포함하고,
    상기 제2 복수의 GAA 디바이스는 상기 제1 게이트 피치와 동일한 제2 게이트 피치를 포함하는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 복수의 GAA 디바이스 각각은 제1 소스/드레인 피처를 포함하고,
    상기 제2 복수의 GAA 디바이스 각각은 제2 소스/드레인 피처를 포함하고,
    상기 제1 방향을 따른 상기 제1 소스/드레인 피처의 두께는 상기 제2 소스/드레인 피처의 두께보다 작은, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 복수의 GAA 디바이스 각각은 제1 임계 전압을 포함하고,
    상기 제2 복수의 GAA 디바이스 각각은 상기 제1 임계 전압보다 작은 제2 임계 전압을 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 디바이스 영역 내의 제1 복수의 게이트-올-어라운드(GAA, gate-all-around) 디바이스로서, 상기 제1 복수의 GAA 디바이스 각각은,
    제1 방향을 따라 연장되는 채널 부재의 제1 수직 스택과,
    상기 채널 부재의 제1 수직 스택 중 최상부 채널 부재 위에 배치된 제1 게이트 상부 피처와,
    상기 채널 부재의 제1 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제1 하부 게이트 피처를 포함하는, 상기 제1 복수의 GAA 디바이스와,
    제2 디바이스 영역 내의 제2 복수의 GAA 디바이스로서, 상기 제2 복수의 GAA 디바이스 각각은,
    제2 방향을 따라 연장되는 채널 부재의 제2 수직 스택과,
    상기 채널 부재의 제2 수직 스택 중 최상부 채널 부재 위에 배치된 제2 게이트 상부 피처와,
    상기 채널 부재의 제2 수직 스택 중 2개의 인접한 채널 부재 사이에 배치된 복수의 제2 하부 게이트 피처를 포함하는 것인, 상기 제2 복수의 GAA 디바이스
    를 포함하고,
    상기 제1 게이트 상부 피처는 상기 제1 방향을 따라 제1 길이를 포함하고,
    상기 제2 게이트 상부 피처는 상기 제2 방향을 따라 제2 길이를 포함하고,
    상기 제1 길이와 상기 제2 길이는 동일하고,
    상기 복수의 제1 하부 게이트 피처 각각은 상기 제1 방향을 따라 제3 길이를 포함하고,
    상기 복수의 제2 하부 게이트 피처 각각은 상기 제2 방향을 따라 제4 길이를 포함하고,
    상기 제3 길이는 상기 제4 길이보다 큰, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    복수의 제2 반도체층이 인터리빙되어 있는 복수의 제1 반도체층을 포함하는 층 스택을 기판 상에 형성하는 단계와,
    상기 기판의 제1 영역에 상기 층 스택으로부터 제1 복수의 핀 엘리먼트를 형성하는 단계와,
    상기 기판의 제2 영역에 상기 층 스택으로부터 제2 복수의 핀 엘리먼트를 형성하는 단계와,
    상기 제1 복수의 핀 엘리먼트 위에 제1 복수의 더미 게이트 스택을 형성하는 단계와,
    상기 제2 복수의 핀 엘리먼트 위에 제2 복수의 더미 게이트 스택을 형성하는 단계와,
    상기 제1 복수의 더미 게이트 스택과 상기 제2 복수의 더미 게이트 스택 위에 스페이서층을 퇴적하는 단계와,
    상기 제2 복수의 더미 게이트 스택 위에 배치된 스페이서층에는 중합체층이 덮이지 않게 하면서 상기 제1 복수의 더미 게이트 스택 위에 배치된 스페이서층 위에 중합체층을 선택적으로 퇴적하는 단계와,
    상기 제1 복수의 더미 게이트 스택과 상기 제2 복수의 더미 게이트 스택 위에서 상기 스페이서층을 에칭하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230051969A (ko) * 2021-10-12 2023-04-19 충북대학교 산학협력단 나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
US11417766B2 (en) * 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220384574A1 (en) * 2021-05-25 2022-12-01 International Business Machines Corporation Gate-all-around nanosheet field effect transistor integrated with fin field effect transistor

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170067117A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 반도체 장치
US20180082902A1 (en) * 2016-09-19 2018-03-22 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
KR20180035410A (ko) * 2016-09-29 2018-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190024600A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20190024625A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
US20190341450A1 (en) * 2018-05-03 2019-11-07 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US20200006478A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Cavity spacer for nanowire transistors
US20200006356A1 (en) * 2018-06-27 2020-01-02 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US20200020688A1 (en) * 2018-07-13 2020-01-16 Qualcomm Incorporated Integrated circuits employing varied gate topography between an active gate region(s) and a field gate region(s) in a gate(s) for reduced gate layout parasitic capacitance, and related methods
KR102171135B1 (ko) * 2017-08-31 2020-10-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 유전체 핀과 스페이서에 의해 제한되는 에피택셜 피처

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7459363B2 (en) * 2006-02-22 2008-12-02 Micron Technology, Inc. Line edge roughness reduction
US8815691B2 (en) * 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032627B2 (en) 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9887269B2 (en) 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
CN106960870B (zh) 2016-01-11 2021-09-10 三星电子株式会社 半导体装置及其制造方法
CN106972021B (zh) 2016-01-12 2019-12-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US9825036B2 (en) * 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US9899398B1 (en) 2016-07-26 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device having nanocrystal floating gate and method of fabricating same
US10290546B2 (en) 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage adjustment for a gate-all-around semiconductor structure
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10381348B2 (en) * 2017-01-10 2019-08-13 International Business Machines Corporation Structure and method for equal substrate to channel height between N and P fin-FETs
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US10332985B2 (en) 2017-08-31 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10672742B2 (en) * 2017-10-26 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10566330B2 (en) 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
US10840153B2 (en) * 2018-06-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Notched gate structure fabrication
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11276695B2 (en) * 2018-07-16 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11152510B2 (en) * 2018-07-25 2021-10-19 International Business Machines Corporation Long channel optimization for gate-all-around transistors
KR102513084B1 (ko) * 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
US10680107B2 (en) * 2018-09-24 2020-06-09 International Business Machines Corporation Nanosheet transistor with stable structure
US11081404B2 (en) * 2019-05-01 2021-08-03 International Business Machines Corporation Source/drain for gate-all-around devices
US11037832B2 (en) * 2019-05-29 2021-06-15 International Business Machines Corporation Threshold voltage adjustment by inner spacer material selection

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170067117A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 반도체 장치
US20180082902A1 (en) * 2016-09-19 2018-03-22 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
KR20180035410A (ko) * 2016-09-29 2018-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190024600A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20190024625A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR102171135B1 (ko) * 2017-08-31 2020-10-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 유전체 핀과 스페이서에 의해 제한되는 에피택셜 피처
US20190341450A1 (en) * 2018-05-03 2019-11-07 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US20200006356A1 (en) * 2018-06-27 2020-01-02 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US20200006478A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Cavity spacer for nanowire transistors
US20200020688A1 (en) * 2018-07-13 2020-01-16 Qualcomm Incorporated Integrated circuits employing varied gate topography between an active gate region(s) and a field gate region(s) in a gate(s) for reduced gate layout parasitic capacitance, and related methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230051969A (ko) * 2021-10-12 2023-04-19 충북대학교 산학협력단 나노시트 반도체 소자 제조방법 및 이에 의하여 제조된 나노시트 반도체 소자

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