CN109427779B - 半导体结构及其形成方法 - Google Patents

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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底上具有鳍部材料层；在鳍部材料层上形成隔离材料层，隔离材料层材料的禁带宽度大于鳍部材料层的禁带宽度；在隔离材料层上形成沟道材料叠层，沟道材料叠层包括位牺牲材料层和位于牺牲材料层上的沟道材料层；刻蚀沟道材料叠层和隔离材料层以及鳍部材料层，形成凸起于衬底表面的鳍部、位于鳍部上的隔离层以及位于隔离层上沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层。通过在沟道叠层和鳍部之间形成隔离层，使后续所形成的全包围栅极结构位于隔离层上，从而降低全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于半导体结构性能的改善。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生，使晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是现有技术所形成的全包围栅晶体管中，往往存在漏电流过大的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以抑制漏电流，改善器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底上具有鳍部材料层；在所述鳍部材料层上形成隔离材料层，所述隔离材料层材料的禁带宽度大于所述鳍部材料层的禁带宽度；在所述隔离材料层上形成沟道材料叠层，所述沟道材料叠层包括位牺牲材料层和位于所述牺牲材料层上的沟道材料层；刻蚀所述沟道材料叠层和所述隔离材料层以及所述鳍部材料层，形成凸起于所述衬底表面的鳍部、位于所述鳍部上的隔离层以及位于所述隔离层上沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
可选的，所述鳍部材料层的材料为Si；所述隔离材料层材料的禁带宽度大于Si的禁带宽度。
可选的，所述隔离材料层的材料为GaN和AlGaN中的一种或两种。
可选的，所述隔离材料层的厚度为在
Figure BDA0001385514820000021
到
Figure BDA0001385514820000022
范围内。
可选的，通过外延生长的方式形成所述隔离材料层。
可选的，所述隔离材料层材料的禁带宽度大于所述沟道材料层材料的禁带宽度。
可选的，形成所述鳍部、所述隔离层以及所述沟道叠层之后，还包括：在所述沟道叠层上形成伪栅结构，所述伪栅结构至少横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；去除所述伪栅结构形成栅极开口，所述栅极开口至少露出所述沟道叠层的部分顶部和部分侧壁；去除所述栅极开口露出的牺牲层；在所述栅极开口内形成填充满所述栅极开口的全包围栅极结构。
可选的，通过湿法刻蚀的方式去除所述栅极开口露出的牺牲层。
可选的，去除所述栅极开口露出牺牲层的过程中，所述牺牲层的刻蚀速率大于所述沟道层的刻蚀速率。
可选的，所述牺牲材料层的材料为SiGe；所述沟道材料层的材料为Si。
可选的，通过HCl蒸汽去除所述牺牲层。
可选的，通过外延生长的方式形成所述沟道材料叠层。
可选的，通过掩膜干法刻蚀的方式刻蚀所述沟道材料叠层和所述隔离材料层以及所述鳍部材料层。
相应的，本发明还提供一种半导体结构，包括：
衬底；鳍部，凸起于所述衬底表面；隔离层，位于所述鳍部上，所述隔离层材料的禁带宽度大于所述鳍部的禁带宽度；沟道层，位于所述隔离层上且与所述隔离层间隔设置。
可选的，所述鳍部的材料为Si，所述隔离层材料的禁带宽度大于Si的禁带宽度。
可选的，所述隔离层的材料为GaN和AlGaN中的一种或两种。
可选的，所述隔离层的厚度在
Figure BDA0001385514820000031
到
Figure BDA0001385514820000032
范围内。
可选的，所述隔离层材料的禁带宽度大于所述沟道层材料的禁带宽度。
可选的，所述沟道层的材料为Si。
可选的，还包括：全包围栅极结构，位于所述隔离层上且包围所述沟道层。
与现有技术相比，本发明的技术方案具有以下优点：
由于所述隔离材料层材料的禁带宽度大于所述鳍部材料的禁带宽度，也就是说，所形成隔离层材料的禁带宽度大于所形成鳍部材料的禁带宽度，因此所述隔离层材料中费米能级与导带底之间的能量差大于所述鳍部材料中费米能级与导带底之间的能量差，所以所述隔离层内形成沟道的开启电压较高，从而能够有效降低所述全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于所述半导体结构性能的改善。
附图说明
图1是一种具有全包围栅半导体结构的剖面结构示意图；
图2至图9是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中具有全包围栅的半导体结构往往存在漏电流过大的问题。现结合一种具有全包围栅的半导体结构分析其漏电流过大问题的原因：
参考图1，示出了一种具有全包围栅半导体结构的剖面结构示意图。
所述半导体结构包括：衬底11；鳍部12，凸起于所述衬底11表面；沟道层13，位于所述鳍部12上且与所述鳍部12间隔设置；全包围栅极结构18，位于所述鳍部12上且包围所述沟道层13。
由于所述全包围栅极结构18包围所述沟道层13，因此所述全包围栅极结构18填充于所述沟道层13和所述鳍部12之间的间隙内(如图中圈20内结构所示)；所以当所述全包围栅极结构18接收信号以开启所述半导体结构的沟道时，不仅在所述沟道层13能够形成沟道；在所述鳍部12顶部内也会受到所述全包围栅极结构18的控制，而形成寄生沟道21；所述寄生沟道21的形成会使所述半导体结构的漏电流增大，从而影响所述半导体结构的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，通过在所述沟道叠层和所述鳍部之间形成隔离层，使后续所形成的全包围栅极结构位于所述隔离层上，从而降低全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于所述半导体结构性能的改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图9，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
参考图2，提供衬底111，所述衬底111上具有鳍部材料层112a。
所述衬底111用于为后续步骤提供工艺操作平台。
本实施例中，所形成半导体结构为CMOS器件，所以所述衬底111包括用于形成PMOS器件的PMOS区101和用于形成NMOS器件的NMOS区102。本发明其他实施例中，所形成半导体器件也可以仅为PMOS器件或者仅为NMOS器件，则所述衬底仅具有PMOS区或者仅具有NMOS区。
本实施例中，所述PMOS区101的衬底111与所述NMOS区102的衬底111相邻设置。本发明其他实施例中，所述PMOS区的基底与所述NMOS区的基底也可以间隔设置。
本实施例中，所述衬底111材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部材料层112a为后续鳍部的形成提供工艺基础，后续经刻蚀用于形成鳍部。
本实施例中，所述鳍部材料层112a的材料与所述衬底111的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部材料层还可以为硅、锗、碳化硅或硅锗等适宜于形成鳍部的半导体材料。
本实施例中，所述鳍部材料层112a与所述衬底111为一体结构，即所述衬底111和所述鳍部材料层112为同一基底的不同部分。本发明其他实施例中，所述鳍部材料层也可以是外延生长于所述衬底上的半导体材料层，从而精确控制所述鳍部材料层的厚度，以达到精确控制后续所形成鳍部高度的目的。
继续参考图2，在所述鳍部材料层112a上形成隔离材料层120a，所述隔离材料层120a材料的禁带宽度大于所述鳍部材料层112a的禁带宽度。
所述隔离材料层120a用于形成隔离层，从而隔离后续所形成鳍部和全包围栅极结构，增大所述鳍部和所述全包围栅极结构之间的距离，避免所述鳍部在所述全包围栅极结构的作用下形成寄生沟道，从而达到抑制所形成半导体结构漏电流的目的。
由于所述隔离材料层120a材料的禁带宽度大于所述鳍部材料层112a材料的禁带宽度，即所述隔离材料层120a材料中费米能级与导带底之间的能量差大于所述鳍部材料层112a材料中费米能级与导带底之间的能量差，因此所述隔离材料层120a中沟道开启电压较高，从而能够有效降低所述全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于所述半导体结构性能的改善。
本实施例中，所述鳍部材料层112a的材料为Si；所以所述隔离材料层120a材料的禁带宽度大于硅的禁带宽度。具体的，硅的禁带宽度大约为1.12eV，所以所述隔离材料层120a材料的禁带宽度大于1.12eV。
具体的，本实施例中，所述隔离材料层120a的材料为GaN和AlGaN中的一种或两种。GaN和AlGaN为第三代半导体，具有较大的禁带宽度，因此内部沟道开启电压较高，能够有效实现所形成鳍部和所形成全包围栅极结构之间的隔离，有利于抑制寄生沟道电形成，能够有效减小所形成半导体结构的漏电流。
本实施例中，所述隔离材料层120a的厚度在
Figure BDA0001385514820000061
到
Figure BDA0001385514820000062
范围内。
所述隔离材料层120a的厚度不宜太大也不宜太小。所述隔离材料层120a的厚度如果太小，则难以有效隔离所形成鳍部和所形成全包围栅极结构，所形成鳍部和所形成全包围栅极结构之间距离过小，不利于抑制所形成鳍部内寄生沟道，不利于漏电流的减小；所述隔离材料层120a的厚度如果大，则容易出现材料浪费、增大工艺难度的问题。
本实施例中，通过外延生长的方式形成所述隔离材料层120a。由于外延生长所形成材料的质量较高，能够有效提高所形成隔离材料层120a的质量，有利于提高所形成隔离层的质量；而且所述隔离材料层120a质量的提高，所述隔离材料层120a表面的质量也得到改善，能够为后续膜层的形成提供良好的生长界面，特别是能够为后续沟道材料叠层的形成提供良好的生长界面，从而提高所形成沟道材料叠层的质量，改善所形成半导体结构的性能。
具体的，所述外延生长形成所述隔离材料层120a的具体工艺参数与所述隔离材料层120a的厚度相关。根据所述隔离材料层120a的厚度以及材料，合理设置工艺参数，以获得高质量的隔离材料层120a。
继续参考图2，在所述隔离材料层120a上形成沟道材料叠层130a，所述沟道材料叠层130a包括位牺牲材料层131a和位于所述牺牲材料层131a上的沟道材料层132a。
所述沟道材料叠层130a用于形成沟道叠层。所述牺牲材料层131a用于形成牺牲层；所述沟道材料层132用于形成沟道层。
本实施例中，所述衬底111上形成有2个沟道材料叠层130a，即如图3所示，所述隔离材料层120a上形成交替设置的2个牺牲材料层131a和2个沟道材料层132a。
为了使后续所形成隔离层能够有效起到隔离作用，避免寄生沟道的开启，本实施例中，所述隔离材料层120a材料的禁带宽度大于所述沟道材料层132a材料的禁带宽度，即所述沟道材料层132a材料的禁带宽度小于所述隔离材料层120a材料的禁带宽度，从而使所形成沟道层内沟道开启电压低于所形成隔离层内沟道的开启电压。
本实施例中，所述沟道材料层132a的材料为Si，所述牺牲材料层131a的材料为SiGe。SiGe和Si在后续去除所形成牺牲层的过程中，刻蚀选择比较高，所以将所述牺牲材料层131a的材料设置为SiGe，将所述沟道材料层132a的材料设置为Si，能够有效降低所形成牺牲层的去除工艺对所形成沟道层的影响，提高所形成沟道层的质量，改善所形成半导体结构的性能。
具体的，所述沟道材料层132a的厚度在
Figure BDA0001385514820000071
到
Figure BDA0001385514820000072
范围内，所述牺牲材料层131a的厚度在
Figure BDA0001385514820000073
到
Figure BDA0001385514820000074
范围内。
所述沟道材料层132a的厚度不宜太大也不宜太小。所述沟道材料层132a的厚度如果太小，则所形成沟道层的厚度过小，则可能会造成所形成半导体结构的沟道宽度过小，可能会造成所形成半导体结构导通电阻过大等电学问题；所述沟道材料层132a的厚度如果太大，则可能会造成材料浪费、增大工艺难度的问题。
所述牺牲材料层131a的厚度不宜太大也不宜太小。所述牺牲材料层131a的厚度如果太小，则后续所形成相邻沟道层之间的距离过小，可能会影响所形成半导体结构的性能；所述牺牲材料层131a的厚度如果太大，则可能会造成材料浪费、增大工艺难度的问题。
本实施例中，通过外延生长的方式形成所述沟道材料叠层130a，即所述牺牲材料层131a和所述沟道材料层132a是通过外延生长的方式形成。由于外延生长所形成材料的质量较高，通过外延生长的方式形成所述沟道材料叠层130a能够有效提高所形成沟道材料叠层130a的质量，有利于提高所形成沟道叠层的质量，从而提高后续所形成沟道层的质量，改善所形成半导体结构的性能。
具体的，所述外延生长形成所述沟道材料叠层130a的具体工艺参数与所述牺牲材料层131a和所述沟道材料层132a的具体参数相关。根据所述牺牲材料层131a和所述沟道材料层132a的具体参数，合理设置工艺参数，以获得高质量的沟道材料叠层130a。
参考图3，刻蚀所述沟道材料叠层130a(如图2所示)和所述隔离材料层120a以及所述鳍部材料层112a，形成凸起于所述衬底111表面的鳍部112、位于所述鳍部112上的隔离层120以及位于所述隔离层120上沟道叠层130，所述沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132。
刻蚀所述沟道材料叠层130a和所述隔离材料层120a以及所述鳍部材料层112a的步骤用于分别形成形成包括牺牲层131和位于牺牲层131上沟道层132的沟道叠层130、隔离层120以及所述鳍部112。
具体的，本实施例中，通过掩膜干法刻蚀的方式形成所述鳍部112、所述隔离层120以及所述沟道叠层130：在所述所述沟道材料叠层130a上形成鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜，通过干法刻蚀的方式依次去除所述沟道材料叠层130a的部分材料、所述隔离材料层120a的部分材料以及所述鳍部材料层112a的部分材料。
本实施例中，所述鳍部材料层112a的材料为单晶硅，因此所述鳍部112的材料同为单晶硅。而且所述鳍部材料层112a与所述衬底111为一体结构，所以所述鳍部112凸起于所述衬底111的表面，与所述衬底111也为一体结构，即所述鳍部112与所述衬底111之间没有明显界限。
需要说明的是，所述鳍部112的材料与所述鳍部材料层112a的材料相同，本发明其他实施例中，所述鳍部材料层的材料与所述衬底材料不同时，所述鳍部的材料也与所述衬底材料不同。
此外，所述鳍部112的高度与所述鳍部材料层112a的厚度相等，因此可以通过控制所述鳍部材料成112a的厚度实现控制所形成鳍部112的高度。
所述隔离层120用于实现所述鳍部112和后续所形成全包围栅极结构之间的隔离，增大所述鳍部112与全包围栅极结构之间的距离，从而达到降低在所述全包围栅极结构的控制下所述鳍部112内形成寄生沟道的几率，进而实现抑制所形成半导体结构漏电流的目的。
由于所述隔离材料层120a材料的禁带宽度大于所述鳍部材料层112a材料的禁带宽度，即所述隔离层120材料的禁带宽度大于所述鳍部112材料的禁带宽度，因此所述隔离层120材料中费米能级与导带底之间的能量差更大，所述隔离层120中形成沟道所需要的开启电压更高，因此在相等的栅极电压控制下，所述隔离层120内沟道开启的几率更小；所以所述隔离层120的形成能够实现所述鳍部112与所形成全包围栅极结构之间的隔离，能够有效降低寄生电容的形成概率，有利于抑制漏电流，有利于改善所形成半导体结构的性能。
本实施例中，所述鳍部112的材料为Si，所述隔离材料层120a材料的禁带宽度大于硅的禁带宽度。所以所述隔离层120材料的禁带宽度也大于Si，即所述隔离层120材料的禁带宽度大于1.12eV。
具体的，所述隔离材料层120a的材料为GaN和AlGaN中的一种或两种，所以所述隔离层120的材料也为GaN和AlGaN中的一种或两种。此外，所述隔离材料层120a的厚度在
Figure BDA0001385514820000091
到
Figure BDA0001385514820000092
范围内，所以所述隔离层120的厚度也在
Figure BDA0001385514820000093
到
Figure BDA0001385514820000094
范围内。
本实施例中，由于所述隔离材料层120a是通过外延生长的方式形成的，因此所述隔离材料层120a的形成质量较好，所以所述隔离层120的质量也较好，有利于改善所形成半导体结构的性能。
所述沟道叠层130用于为后续形成悬空间隔设置的沟道层132提供工艺基础。具体的，所述牺牲层131用于支撑所述沟道层132，从而为后续实现所述沟道层132的间隔悬空设置提供工艺基础，也用于为后续所形成的全包围栅极结构占据空间位置；所形成半导体结构的沟道位于所述沟道层132内。
本实施例中，所述衬底111上形成有2个沟道材料叠层130a，所以所述衬底111上形成有2个沟道叠层130，即所述隔离层120上形成有交替设置的2个牺牲层131和2个沟道层132。
本实施例中，所述隔离材料层120a材料的禁带宽度大于所述沟道材料层132a材料的禁带宽度，所以所述隔离层120材料的禁带宽度大于所述沟道层132材料的禁带宽度，从而能够保证所述隔离层120的隔离作用，避免所述隔离层120内沟道开口。
本实施例中，所述沟道材料层132a的材料为Si，所述牺牲材料层131a的材料为SiGe，所以所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。具体的，所述沟道材料层132a的厚度在
Figure BDA0001385514820000101
到
Figure BDA0001385514820000102
范围内，所述牺牲材料层131a的厚度在
Figure BDA0001385514820000103
到
Figure BDA0001385514820000104
范围内，所以所述沟道层132的厚度在
Figure BDA0001385514820000105
到
Figure BDA0001385514820000106
范围内，所述牺牲层131的厚度在
Figure BDA0001385514820000107
到
Figure BDA0001385514820000108
范围内。
本实施例中，由于所述沟道材料层132a是通过外延生长的方式形成的，因此所述沟道材料层132a的形成质量较好，所以所述沟道层132的形成质量较高，即所形成半导体结构的沟道位于高质量的材料中，有利于改善所形成半导体结构的性能。
需要说明的是，参考图4至图9，本实施例中，形成所述鳍部112、所述隔离层120以及所述沟道叠层130之后，所述形成方法还包括：如图4和图5所示，在所述沟道叠层130上形成伪栅结构140，所述伪栅结构140至少横跨所述沟道叠层130且覆盖所述沟道叠层130的部分顶部和部分侧壁；如图6和图7所示，去除所述伪栅结构140(如图5所示)形成栅极开口160，所述栅极开口160至少露出所述沟道叠层130的部分顶部和部分侧壁；如图8所示，去除所述栅极开口160露出的牺牲层131；如图8和图9所示，在所述栅极开口160内形成填充满所述栅极开口160的全包围栅极结构180。
参考图4和图5，其中图5是图4所示实施例中沿A1A2线的剖面结构示意图。
所述伪栅结构140用于为后续所述全包围栅极结构的形成占据空间位置。本实施例中，所述伪栅结构140横跨所述鳍部112、所述隔离层120以及所述沟道叠层130且覆盖所述沟道叠层130的部分顶部和部分侧壁表面。
本实施例中，所述伪栅结构140为叠层结构，所述伪栅结构140包括：伪氧化层(图中未标示)以及位于所述伪氧化层上的伪栅层(图中未标示)。
本实施例中，所述伪氧化层的材料为氧化硅；所述伪栅层的材料为多晶硅。本发明其他实施例中，所述伪氧化层的材料还可以为氮氧化硅；所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。此外，本发明另一些实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构包括伪栅层。
具体的，形成所述伪栅结构140的步骤包括：在所述沟道叠层130表面表面形成氧化材料层；在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层和氧化材料层，以形成所述伪栅结构140。
需要说明的是，形成所述伪栅结构140后，所述形成方法还包括：在所述伪栅结构140侧壁上形成侧墙(图中未标示)，以保护所述伪栅结构140并定义后续所形成源漏掺杂区的位置。所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
此外如图4所示，本实施例中，形成所述鳍部112、所述隔离层120以及所述沟道叠层130之后，形成所述伪栅结构140之前，所述形成方法还包括：在所述鳍部112之间的衬底111上形成隔离结构(图中未标示)，所述隔离结构至少露出所述沟道叠层130的侧壁。
所述隔离结构用于实现相邻鳍部112之间、相邻半导体结构之间的电隔离。
本实施例中，所述隔离结构的材料为氧化硅。本发明其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，形成所述隔离结构的步骤包括：形成所述鳍部112露出的所述衬底111上形成介质材料，所述介质材料覆盖所述鳍部112、所述隔离层120以及所述沟道叠层130；通过研磨以及回刻的方式去除所述介质材料的部分厚度，形成所述隔离结构，所述隔离结构至少露出所述沟道叠层130的侧壁。
需要说明的是，本实施例中，所述隔离结构的顶部表面与所述隔离层120的顶部表面相齐平，也就是说，所述隔离结构露出所述沟道叠层130的侧壁。本发明其他实施例中，所述隔离结构的顶部表面也可以低于所述隔离层的顶部表面，甚至低于所述鳍部的顶部表面，则所述隔离结构不仅露出所述沟道叠层的侧壁，还露出所述隔离层的部分侧壁，甚至还可能露出所述鳍部的部分侧壁。
如图5所示，形成所述伪栅结构140之后，所述形成方法还包括：在所述伪栅结构140两侧的沟道叠层130内形成源漏掺杂区(图中未标示)；在相邻伪栅结构140之间的衬底111上形成层间介质层(图中未标示)。
所述源漏掺杂区用于形成所述半导体结构的源区和漏区。
本实施例中，所述源漏掺杂区包括应力层150，而且所形成半导体结构为CMOS器件，所述衬底111包括PMOS区101和NMOS区102。所以所述PMOS区101衬底111上沟道叠层130内的源漏掺杂区为P型源漏掺杂区，即所述应力层150材料为锗硅或硅，所述应力层150内掺杂离子为P型离子，例如B、Ga或In；所述NMOS区102衬底111上沟道叠层130内的源漏掺杂区为N型源漏掺杂区，即所述应力层150的材料为碳硅或硅，所述应力层150内的掺杂离子为N型离子，例如：P、As或Sb。
具体的，形成所述源漏掺杂区的步骤包括：在所述伪栅结构140两侧的沟道叠层130内形成凹槽；向所述凹槽内填充应力材料，以形成所述应力层150；对所述应力层150进行掺杂以形成所述源漏掺杂区。
需要说明的是，本实施例中，所述半导体结构具有全包围栅极结构，因此形成所述凹槽的步骤中，所述凹槽底部露出所述隔离层120；因此所形成的应力层至少与所述隔离层120相接触。
层间介质层用于实现相邻半导体结构之间的电隔离。本实施例中，所述层间介质层还露出所述伪栅结构140的顶部，所以所述层间介质层还用于定义后续所形成全包围栅极结构的尺寸和位置。
具体的，所述层间介质层的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。形成所述层间介质层的具体技术方案与现有技术相同，本发明在此不再赘述。
参考图6和图7，其中图7是图6所示实施例中沿B1B2线的剖面结构示意图。
去除所述伪栅结构140(如图5所示)的步骤用于为后续所述全包围栅极结构的形成提供工艺基础。
本实施例中，所述伪栅结构140横跨所述沟道叠层130且覆盖所述沟道叠层130部分顶部和部分侧壁的表面；所以所述栅极开口160至少露出所述沟道叠层130的部分顶部和部分侧壁。所以如图7所示，所述沟道叠层130突出于所述栅极开口160底部，且露出所述牺牲层131的侧壁。
本发明其他实施例中，根据所形成隔离结构高度的不同，所述伪栅结构还可能覆盖所述隔离层的部分侧壁，甚至可能覆盖所述鳍部的部分侧壁表面；所以所述栅极开口还可以露出所述隔离层的部分侧壁表面，甚至可能露出所述鳍部的部分侧壁表面。
去除所述伪栅结构140的具体技术方案与现有技术相同，本发明在此不再赘述。
本实施例中，相邻伪栅结构140之间的衬底111上还具有层间介质层；所以所述栅极开口160位于所述层间介质层内；而且所述伪栅结构140侧壁上还具有侧墙，所述所述栅极开口160侧壁露出所述侧墙。
参考图8，去除所述牺牲层131的步骤，在所述沟道层132下方形成与所述栅极开口160连通的间隙133，使所述沟道层132实现悬空，从而为后续所形成全包围栅极结构能够包围所述沟道层132提供基础。
由于所述牺牲层131在所述应力层150(如图6所示)形成之后去除的，因此所述牺牲层131去除之后，所述沟道层132两端与所述应力层150相连，悬空于所述栅极开口160内。
本实施例中，所述沟道叠层130位于所述隔离层120上，所以去除所述牺牲层131之后，所述沟道层132悬空于所述隔离层120上，所述沟道层132与所述隔离层132之间的间隙133底部露出露出所述隔离层120。
需要说明的是，本实施例中，所述鳍部112上具有2个沟道叠层130，所以去除所述牺牲层131的步骤中，去除所述2个沟道叠层130的牺牲层131后，在所述2个沟道叠层130的沟道层132下方均形成所述间隙133。
本实施例中，通过湿法刻蚀的方式去除所述栅极开口160露出的牺牲层131，以降低所述牺牲层131去除工艺对所述沟道层132的损伤，有利于提高良率，改善器件性能。具体的，去除所述栅极开口161露出牺牲层的过程中，所述牺牲层131的刻蚀速率大于所述沟道层132的刻蚀速率。
本实施例中，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。所以通过HCl蒸汽去除所述牺牲层131。HCl蒸汽对SiGe材料刻蚀速率与HCl蒸汽对Si材料刻蚀速率的差值较大，因此采用HCl蒸汽对去除所述牺牲层131，能够有效降低所述沟道层132受损的几率，有利于制造良率的提高和器件性能的改善。
本实施例中，所述HCl蒸汽的质量百分比浓度为20％到90％，从而对所述牺牲层131实现有效刻蚀，并且防止所述沟道层132出现损伤。
参考图8和图9，所述全包围栅极结构180为所形成半导体结构的栅极结构，用于控制所形成半导体结构沟道的导通和截断。
由于所述栅极开口160与所述间隙133连通，而且所述全包围栅极结构180填充满所述栅极开口160，因此所述全包围栅极结构180填充满所述间隙133，所以所述全包围栅极结构180能够从所述栅极开口160内露出的沟道层132四周包围所述沟道层132，即所述全包围栅极结构180能够覆盖所述沟道层132的上表面、下表面以及侧面。
本实施例中，所述沟道叠层132的数量为2个，每个沟道层132下方均形成有所述间隙133，因此所述全包围栅极结构180填充满所述2个沟道层132下方的间隙，所以所述全包围栅极结构180包围所述2个沟道层132。
由于所述间隙133与所述栅极开口160相连通，所以所述沟道层132与所述隔离层132之间的间隙133也被所述全包围栅极结构180填满，所以所述全包围栅极结构180位于所述隔离层120上；而隔离层120材料的禁带宽度较大，大于所述鳍部112材料的禁带宽度，因此所述隔离层120内形成寄生沟道的电压更高，从而能够有效抑制寄生沟道的形成，有利于减小所形成半导体结构的漏电流，有利于所述半导体结构性能的改善。
本实施例中，所述全包围栅极结构180为金属栅极结构，所以所述全包围栅极结构180包括栅介质层(图中未标示)和位于所述栅介质层上的栅电极(图中未标示)。
形成所述全包围栅极结构的步骤包括：如图8所示，在所述栅极开口160内形成栅介质层，所述栅介质层覆盖所述栅极开口180的底部和侧壁，还覆盖悬空于所述栅极开口180内沟道层132的表面；如图9所示，形成所述栅介质层之后，向所述栅极开口160内填充金属材料，形成栅电极。
所述栅介质层用于实现与沟道之间的电隔离。
由于所形成半导体结构的沟道位于所述沟道层内，因此所述栅介质层覆盖所述栅极开口160内沟道层132的所有表面，即所述栅介质层覆盖所述栅极开口160内沟道层132的上表面、下表面以及侧面。本实施例中，与所述栅极开口160连通的间隙133底部还露出所述隔离层120，所以所述栅介质层还覆盖所述隔离层120的表面。
所述栅介质层的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述栅介质层可以通过原子层沉积的方式形成。本发明其他实施例中，所述栅介质层还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
所述金属栅极用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅极的材料为W。本发明其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，本发明还提供一种半导体结构。
参考图9，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：
衬底111；鳍部112，凸起于所述衬底112表面；隔离层120，位于所述鳍部112上，所述隔离层120材料的禁带宽度大于所述鳍部112材料的禁带宽度；沟道层132，位于所述隔离层120上且与所述隔离层120间隔设置。
需要说明的是，本实施例中，所述半导体结构还包括：全包围栅极结构180，位于所述隔离层120上且包围所述沟道层132。
所述衬底111用于为后续步骤提供工艺操作平台。
本实施例中，所述半导体结构为CMOS器件，所以所述衬底111包括用于形成PMOS器件的PMOS区101和用于形成NMOS器件的NMOS区102。本发明其他实施例中，所述半导体器件也可以仅为PMOS器件或者仅为NMOS器件，则所述衬底仅具有PMOS区或者仅具有NMOS区。
本实施例中，所述PMOS区101的衬底111与所述NMOS区102的衬底111相邻设置。本发明其他实施例中，所述PMOS区的基底与所述NMOS区的基底也可以间隔设置。
本实施例中，所述衬底111材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部112与所述衬底111的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部还可以为硅、锗、碳化硅或硅锗等适宜于形成鳍部的半导体材料。
本实施例中，所述鳍部层112与所述衬底111为一体结构，即所述衬底111和所述鳍部层112之间没有明显界线。本发明其他实施例中，所述鳍部也可以通过外延生长于所述衬底上的材料形成，即所述鳍部与所述衬底之间有明显界线，从而达到精确控制后续所述鳍部高度的目的。
所述隔离层120用于隔离所述鳍部120和所述全包围栅极结构180，增大所述鳍部120和所述全包围栅极结构180之间的距离，避免所述鳍部120在所述全包围栅极结构180的作用下形成寄生沟道，从而达到抑制所述半导体结构漏电流的目的。
由于所述隔离层120材料的禁带宽度大于所述鳍部112材料的禁带宽度，即所述隔离层120材料中费米能级与导带底之间的能量差大于所述鳍部112材料中费米能级与导带底之间的能量差，因此所述隔离层120中沟道开启电压较高，从而能够有效降低所述全包围栅极结构180下寄生沟道的形成，能够有效抑制所述半导体结构的漏电流，有利于所述半导体结构性能的改善。
本实施例中，所述鳍部112的材料为Si；所以所述隔离层120材料的禁带宽度大于硅的禁带宽度。具体的，硅的禁带宽度大约为1.12eV，所以所述隔离层120材料的禁带宽度大于1.12eV。
具体的，本实施例中，所述隔离层120的材料为GaN和AlGaN中的一种或两种。GaN和AlGaN为第三代半导体，具有较大的禁带宽度，因此内部沟道开启电压较高，能够有效实现所述鳍部112和所述全包围栅极结构180之间的隔离，有利于抑制寄生沟道电形成，能够有效减小所述半导体结构的漏电流。
本实施例中，所述隔离层120的厚度在
Figure BDA0001385514820000171
到
Figure BDA0001385514820000172
范围内。
所述隔离层120的厚度不宜太大也不宜太小。所述隔离层120的厚度如果太小，则难以有效隔离所述鳍部112和所述全包围栅极结构180，所述鳍部112和所述全包围栅极结构180之间距离过小，不利于抑制所述鳍部112内寄生沟道，不利于漏电流的减小；所述隔离层120的厚度如果大，则容易出现材料浪费、增大工艺难度的问题。
所述半导体结构的沟道位于所述沟道层132内。
本实施例中，所述隔离层120上形成有2个沟道层132。每个所述沟道层132下方均具有被所述全包围栅极结构180填充满的间隔133。
本实施例中，所述沟道层132的材料为Si。具体的，所述沟道层132的厚度在
Figure BDA0001385514820000173
到
Figure BDA0001385514820000174
范围内。
所述沟道层132的厚度不宜太大也不宜太小。所述沟道层132的厚度如果太小，则可能会造成所述半导体结构的沟道宽度过小，可能会造成所述半导体结构导通电阻过大等电学问题；所述沟道层132的厚度如果太大，则可能会造成材料浪费、增大工艺难度的问题。
所述全包围栅极结构180为所述半导体结构的栅极结构，用于控制所述半导体结构沟道的导通和截断。
所述全包围栅极结构180填充满所述沟道层132下方的间隙133，所以所述全包围栅极结构180能够从所述沟道层132四周包围所述沟道层132，即所述全包围栅极结构180能够覆盖所述沟道层132的上表面、下表面以及侧面。
本实施例中，所述沟道叠层132的数量为2个，每个沟道层132下方均形成有所述间隙133，因此所述全包围栅极结构180填充满所述2个沟道层132下方的间隙133，所以所述全包围栅极结构180包围所述2个沟道层132。
所述全包围栅极结构180位于所述隔离层120上，填充于所述沟道层132与所述隔离层120之间的间隔133；而隔离层120材料的禁带宽度较大，大于所述鳍部112材料的禁带宽度，因此所述隔离层120内形成寄生沟道的电压更高，从而能够有效抑制寄生沟道的形成，有利于减小所述半导体结构的漏电流，有利于所述半导体结构性能的改善。
本实施例中，所述全包围栅极结构180为金属栅极结构，所以所述全包围栅极结构180包括栅介质层(图中未标示)和位于所述栅介质层上的栅电极(图中未标示)。
所述栅介质层用于实现与沟道之间的电隔离。
由于所述半导体结构的沟道位于所述沟道层132内，因此所述栅介质层覆盖所述沟道层132的所有表面，即所述栅介质层覆盖所述沟道层132的上表面、下表面以及侧面。本实施例中，所述栅介质层还覆盖所述隔离层120的表面。
所述栅介质层的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述金属栅极用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅极的材料为W。本发明其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，本实施例中，所述半导体结构为本发明形成方法所述的半导体结构，所述半导体结构的具体技术方案如前述半导体结构形成方法的实施例所述，本发明在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部材料层；
在所述鳍部材料层上形成隔离材料层，所述隔离材料层材料的禁带宽度大于所述鳍部材料层的禁带宽度，所述隔离材料层的材料为GaN和AlGaN中的一种或两种；
在所述隔离材料层上形成沟道材料叠层，所述沟道材料叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层；
刻蚀所述沟道材料叠层、所述隔离材料层以及所述鳍部材料层，形成凸起于所述衬底表面的鳍部、位于所述鳍部上的隔离层以及位于所述隔离层上沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成所述鳍部、所述隔离层以及所述沟道叠层之后，还包括：去除所述牺牲层；形成包围所述沟道层的全包围栅极结构。
2.如权利要求1所述的形成方法，其特征在于，所述鳍部材料层的材料为Si；所述隔离材料层材料的禁带宽度大于Si的禁带宽度。
3.如权利要求1所述的形成方法，其特征在于，所述隔离材料层的厚度在
Figure FDA0003058774390000011
到
Figure FDA0003058774390000012
范围内。
4.如权利要求1所述的形成方法，其特征在于，通过外延生长的方式形成所述隔离材料层。
5.如权利要求1所述的形成方法，其特征在于，所述隔离材料层材料的禁带宽度大于所述沟道材料层材料的禁带宽度。
6.如权利要求1所述的形成方法，其特征在于，形成所述鳍部、所述隔离层以及所述沟道叠层之后，还包括：
在所述沟道叠层上形成伪栅结构，所述伪栅结构至少横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；
去除所述伪栅结构形成栅极开口，所述栅极开口至少露出所述沟道叠层的部分顶部和部分侧壁；
去除所述栅极开口露出的牺牲层；
在所述栅极开口内形成填充满所述栅极开口的全包围栅极结构。
7.如权利要求6所述的形成方法，其特征在于，通过湿法刻蚀的方式去除所述栅极开口露出的牺牲层。
8.如权利要求6或7所述的形成方法，其特征在于，去除所述栅极开口露出牺牲层的过程中，所述牺牲层的刻蚀速率大于所述沟道层的刻蚀速率。
9.如权利要求8所述的形成方法，其特征在于，所述牺牲材料层的材料为SiGe；所述沟道材料层的材料为Si。
10.如权利要求9所述的形成方法，其特征在于，通过HCl蒸汽去除所述牺牲层。
11.如权利要求1所述的形成方法，其特征在于，通过外延生长的方式形成所述沟道材料叠层。
12.如权利要求1所述的形成方法，其特征在于，通过掩膜干法刻蚀的方式刻蚀所述沟道材料叠层、所述隔离材料层以及所述鳍部材料层。
13.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸起于所述衬底表面；
隔离层，位于所述鳍部上，所述隔离层材料的禁带宽度大于所述鳍部的禁带宽度，所述隔离层的材料为GaN和AlGaN中的一种或两种；
沟道层，位于所述隔离层上且与所述隔离层间隔设置；
全包围栅极结构，位于所述隔离层上且包围所述沟道层。
14.如权利要求13所述的半导体结构，其特征在于，所述鳍部的材料为Si，所述隔离层材料的禁带宽度大于Si的禁带宽度。
15.如权利要求13所述的半导体结构，其特征在于，所述隔离层的厚度在
Figure FDA0003058774390000021
到
Figure FDA0003058774390000022
范围内。
16.如权利要求13所述的半导体结构，其特征在于，所述隔离层材料的禁带宽度大于所述沟道层材料的禁带宽度。
17.如权利要求13所述的半导体结构，其特征在于，所述沟道层的材料为Si。
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