CN117374074A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底以及分立于衬底上的鳍式结构，鳍式结构包括底部鳍部和位于底部鳍部上的牺牲层及位于牺牲层上的顶部鳍部；在衬底上形成围绕底部鳍部的隔离层；在隔离层上形成横跨顶部鳍部的伪栅结构；去除位于伪栅结构两侧的牺牲层，使底部鳍部和顶部鳍部以及剩余牺牲层之间围成间隙；形成密封间隙的介电层；在形成介电层之后，在伪栅结构两侧的顶部鳍部中形成源漏掺杂区；去除伪栅结构以形成栅极开口；通过栅极开口去除剩余牺牲层，形成围成通槽，通槽与栅极开口相连通；在栅极开口和通槽内填充栅极结构，栅极结构环绕顶部鳍部。本发明减少器件漏电流，提高栅极结构对导电沟道的控制能力。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如：鳍式场效应晶体管(FinFET)和全包围栅极(Gate-all-around，GAA)晶体管等。其中，鳍式场效应晶体管中，栅极三面包围鳍状(Fin)的沟道；全包围栅极晶体管中，栅极从四周包围沟道所在的区域。与平面晶体管相比，鳍式场效应晶体管和全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，目前器件的漏电流问题仍较严重。以全包围栅极晶体管(Gate-all-around，GAA)为示例，源漏掺杂层位于凸起部上且还与所述凸起部相接触，这导致在沟道结构层下方的凸起部中会形成寄生器件，造成沟道结构层下方的凸起部中也会产生漏电流。尤其是，当源漏掺杂层还嵌入于所述凸起部中时，在位于栅极结构两侧的所述源漏掺杂层之间会形成凸立的鳍式结构，导致鳍式结构内会形成寄生沟道，器件的漏电流更加严重，当源漏掺杂层嵌于凸起部的深度越深时，器件的漏电流越严重。
目前有两种方法，试图减小半导体结构的漏电流。参考图1，是一种半导体结构的结构示意图，所述半导体结构包括：基底10，所述基底10上形成有若干分立的凸起部16；沟道结构层11，位于所述凸起部16上且与所述凸起部16间隔设置，所述沟道结构层11包括一个或多个间隔设置的沟道层12；栅极结构13，横跨所述沟道结构层11，且还位于相邻的所述沟道层12之间或位于凸起部16和与所述凸起部16相邻的沟道层12之间，所述栅极结构20包围所述沟道层12；源漏掺杂层14，位于所述栅极结构13两侧且覆盖所述沟道结构层11的侧壁；隔离层15，位于所述凸起部16与所述源漏掺杂层14之间。
图1所示的半导体结构中，在源漏掺杂层14与凸起部16之间设置所述隔离层15，以隔离所述源漏掺杂层14与所述凸起部16，使得源漏掺杂层14不能与所述凸起部16相接触，以减小在沟道结构层11下方凸起部16内产生的漏电流。但是，源漏掺杂层14通常通过外延工艺形成，在源漏掺杂层14的底部与所述凸起部16之间设置所述隔离层15，会大幅影响形成源漏掺杂层14的外延工艺，进而导致源漏掺杂层14的形成质量不佳，半导体结构的性能不佳。
参考图2，是另一种半导体结构的结构示意图，所述半导体结构包括：基底20，所述基底20上形成有若干分立的凸起部26；隔离层25，位于所述凸起部26上；沟道结构层21，位于所述隔离层25上且与所述隔离层25间隔设置，所述沟道结构层21包括一个或多个间隔设置的沟道层22；栅极结构23，横跨所述沟道结构层21，且还位于相邻的所述沟道层22之间或位于隔离层25和与所述隔离层25相邻的沟道层22之间，所述栅极结构23包围所述沟道层22；源漏掺杂层24，位于所述栅极结构23两侧的隔离层25上且覆盖所述沟道结构层21的侧壁。
图2所示的半导体结构中，在所述沟道结构层21、栅极结构23和源漏掺杂层24的下方均设置所述隔离层25，从而通过所述隔离层25，将整个器件与所述凸起部26隔离，相应降低在凸起部26内产生的漏电流。其中，所述半导体结构在源漏掺杂层24的底部与所述凸起部26之间设置所述隔离层25，也会影响形成源漏掺杂层24的外延工艺，导致源漏掺杂层24的形成质量不佳，半导体结构的性能不佳。并且，目前也没有公开形成所述隔离层25的具体方法。
对于鳍式场效应晶体管(FinFET)，在源漏掺杂层的底部，或者在源漏掺杂层和有效鳍部的下方设置隔离层，同样存在上述的问题。
因此，亟待提出一种新的方法，以减小器件的漏电流。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，减少漏电流以及提高工艺兼容性。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；多个鳍式结构，分立于衬底上，鳍式结构包括：底部鳍部，凸出于衬底；顶部鳍部，与底部鳍部间隔悬空设置，顶部鳍部包括用于形成沟道区的第一部分以及位于第一部分两侧的第二部分；介电层，密封底部鳍部与第二部分之间的间隙；隔离层，位于衬底上且围绕底部鳍部；栅极结构，位于隔离层上且横跨顶部鳍部且还位于底部鳍部与第一部分之间，栅极结构环绕第一部分；源漏掺杂区，位于栅极结构两侧的顶部鳍部内。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及多个分立于衬底上的鳍式结构，鳍式结构包括底部鳍部和位于底部鳍部上的牺牲层、以及位于牺牲层上的顶部鳍部；在衬底上形成围绕底部鳍部的隔离层，隔离层暴露出顶部鳍部；在隔离层上形成横跨顶部鳍部的伪栅结构；去除位于伪栅结构两侧的牺牲层，使底部鳍部和顶部鳍部以及剩余牺牲层之间围成间隙；形成密封间隙的介电层；在形成介电层之后，在伪栅结构两侧的顶部鳍部中形成源漏掺杂区；去除伪栅结构，形成横跨顶部鳍部的栅极开口；通过栅极开口，去除剩余牺牲层，使底部鳍部与顶部鳍部以及隔离层围成通槽，通槽与栅极开口相连通；在栅极开口和通槽内填充栅极结构，栅极结构环绕顶部鳍部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，鳍式结构包括底部鳍部和与底部鳍部间隔悬空设置的顶部鳍部，顶部鳍部包括用于形成沟道区的第一部分以及位于第一部分两侧的第二部分，介电层密封底部鳍部与第二部分之间的间隙，从而隔离顶部鳍部与底部鳍部，有利于降低在底部鳍部内形成寄生器件的概率，相应减小半导体结构的漏电流，提升器件的电学性能，并且还能够与鳍式场效应晶体管的工艺制程相兼容，有利于提高工艺兼容性和降低成本；此外，栅极结构位于隔离层上且横跨顶部鳍部且还位于底部鳍部与第一部分之间，从而使栅极结构环绕第一部分，顶部鳍部的第一部分用于提供导电沟道，相应提高了栅极结构对导电沟道的控制能力，进而提升了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，鳍式结构还包括位于底部鳍部和顶部鳍部之间的牺牲层，且在形成伪栅结构之后，去除位于伪栅结构两侧的牺牲层，使底部鳍部和顶部鳍部以及剩余牺牲层之间围成间隙；随后形成密封间隙的介电层，从而隔离顶部鳍部与底部鳍部，有利于降低在底部鳍部内形成寄生器件的概率，相应减小半导体结构的漏电流，提升器件的电学性能，并且还能够与形成鳍式场效应晶体管的工艺相兼容，有利于提高工艺兼容性和降低成本；此外，还通过栅极开口，去除剩余牺牲层，形成通槽，从而能够在栅极开口和通槽内填充栅极结构，使栅极结构环绕顶部鳍部，顶部鳍部用于提供导电沟道，相应提高了栅极结构对导电沟道的控制能力，进而提升了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是另一种半导体结构的结构示意图；
图3至图6是本发明半导体结构一实施例的结构示意图；
图7至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，亟待提出一种新的方法，以减小器件的漏电流。
为了解决技术问题，本发明实施例提供一种半导体结构，半导体结构，鳍式结构包括底部鳍部和与底部鳍部间隔悬空设置的顶部鳍部，顶部鳍部包括用于形成沟道区的第一部分以及位于第一部分两侧的第二部分，介电层密封底部鳍部与第二部分之间的间隙，从而隔离顶部鳍部与底部鳍部，有利于降低在底部鳍部内形成寄生器件的概率，相应减小半导体结构的漏电流，提升器件的电学性能，并且还能够与鳍式场效应晶体管的工艺制程相兼容，有利于提高工艺兼容性和降低成本；此外，栅极结构位于隔离层上且横跨顶部鳍部且还位于底部鳍部与第一部分之间，从而使栅极结构环绕第一部分，顶部鳍部的第一部分用于提供导电沟道，相应提高了栅极结构对导电沟道的控制能力，进而提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图6，示出了本发明半导体结构一实施例的结构示意图。其中，图3是立体图，图4是图3沿顶部鳍部延伸方向的剖面图，图5是图4沿B1-B1方向的剖面图，图6是图4沿B2-B2方向的剖面图，
如图3至图6所示，本实施例中，半导体结构包括：衬底100；多个鳍式结构110，分立于衬底100上，鳍式结构110包括：底部鳍部10，凸出于衬底100；顶部鳍部20，与底部鳍部10间隔悬空设置，顶部鳍部20包括用于形成沟道区的第一部分20(1)以及位于第一部分20(1)两侧的第二部分20(2)；介电层50，密封底部鳍部10与第二部分20(2)之间的间隙；隔离层420，位于衬底100上且围绕底部鳍部10；栅极结构470，位于隔离层420上且横跨顶部鳍部20且还位于底部鳍部10与第一部分20(1)之间，栅极结构470环绕第一部分20(1)；源漏掺杂区200，位于栅极结构270两侧的顶部鳍部20内。
衬底100用于为半导体结构的形成制程提供工艺平台。
本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
鳍式结构110用于形成与底部鳍部10间隔悬空设置的顶部鳍部20。
底部鳍部10和顶部鳍部20的第二部分20(2)之间具有间隙，以便通过介电层50密封间隙，进而隔离底部鳍部10和第二部分20(2)。
其中，底部鳍部10用于为顶部鳍部20提供支撑的作用。底部鳍部10还用于为形成隔离层420提供工艺基础，以便隔离层420能够围绕底部鳍部10且能够暴露出顶部鳍部20，从而能够实现相邻底部鳍部10之间的隔离，还能够隔离衬底100和栅极结构470。
底部鳍部10的材料为半导体材料。底部鳍部10的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，底部鳍部10与衬底100为一体型结构。底部鳍部10的材料与衬底100的材料相同，均为硅。
顶部鳍部20用于作为有效鳍部，在器件工作时，顶部鳍部20用于提供场效应晶体管的导电沟道。具体地，第一部分20(1)用于提供场效应晶体管的导电沟道。顶部鳍部20的材料为半导体材料。本实施例中，顶部鳍部20的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
需要说明的是，沿垂直于衬底100的方向，底部鳍部10顶面与顶部鳍部20底面之间的距离不宜过小，也不宜过大。底部鳍部10顶面与顶部鳍部20底面之间的距离过小，容易增加间隙的形成难度；如果底部鳍部10顶面与顶部鳍部20底面之间的距离过大，容易导致鳍式结构110的高度过大，进而容易增加形成鳍式结构110的工艺难度，还容易增加栅极结构470形成于底部鳍部10与第一部分20(1)之间的难度。为此，本实施例中，沿垂直于衬底100的方向，底部鳍部10顶面与顶部鳍部20底面之间的距离为5nm至15nm。
还需要说明的是，鳍式结构110通过鳍式场效应晶体管的工艺形成。本实施例中，沿垂直于鳍式结构110延伸的方向，顶部鳍部20的宽度为第一尺寸；沿垂直于衬底100的方向，顶部鳍部20的高度为第二尺寸；第一尺寸小于第二尺寸，即顶部鳍部20的高宽比相对较大，满足鳍式结构的特征。
作为一种示例，第一尺寸和第二尺寸的比例范围为1：2至1:5。
还需要说明的是，鳍式结构110通过鳍式场效应晶体管的工艺形成。本实施例中，沿垂直于鳍式结构110延伸的方向，顶部鳍部20的顶部宽度小于顶部鳍部20的底部宽度，即沿垂直于鳍式结构110延伸的方向，顶部鳍部20的剖面为上小下大的结构，也满足鳍式结构的形貌特征。
介电层50密封间隙，从而实现第二部分20(2)与底部鳍部10之间的隔离，有利于降低在底部鳍部10内形成寄生器件的概率，相应减小半导体结构的漏电流，提升器件的电学性能，并且还能够与形成鳍式场效应晶体管的工艺相兼容，有利于提高工艺兼容性和降低成本。
介电层50的材料为绝缘介电材料，例如：介电层50的材料包括氧化硅、氮化硅和氮氧化硅中的一种或几种。作为一种示例，介电层50的材料与隔离层420的材料相同，有利于进一步提高工艺兼容性。本实施例中，隔离层420的材料为氧化硅，介电层50的材料也为氧化硅。在另一些实施例中，介电层的材料还可以和隔离层的材料不同。
本实施例中，以介电层50填充于间隙为示例进行说明，有利于提高介电层50对底部鳍部10和第二部分20(2)之间的隔离效果。在其他实施例中，介电层还可以仅密封间隙。
隔离层420用于实现底部鳍部10之间的电隔离。本实施例中，隔离层420围绕底部鳍部10，且暴露出顶部鳍部20，以便栅极结构470能够横跨顶部鳍部20且覆盖顶部鳍部20的部分顶部和部分侧壁，进而在器件工作时能够在被栅极结构470覆盖的顶部鳍部20(即第一部分)内形成导电沟道。并且，栅极结构470位于隔离层420上，隔离层420围绕底部鳍部10，从而防止栅极结构470底部的深度过深，有利于使得栅极结构470底部和底部鳍部10之间保持一定的距离，进而进一步降低在底部鳍部10内产生寄生器件的几率。
本实施例中，隔离层420为浅沟槽隔离结构(Shallow trench isolation，STI)。本实施例中，隔离层420的材料为氧化硅。在其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，隔离层420的顶面低于顶部鳍部20的底面，且隔离层420暴露出介电层50。
由于在半导体结构的形成过程中，底部鳍部10和顶部鳍部20之间还形成有牺牲层，间隙通过去除伪栅结构两侧的牺牲层形成。在半导体结构的形成过程中，隔离层420的顶面低于顶部鳍部20的底面，从而能够暴露出牺牲层，进而能够去除伪栅结构两侧的牺牲层。
类似地，由于隔离层420的顶面低于顶部鳍部20，在去除伪栅结构以形成栅极开口的步骤中，栅极开口能够暴露出牺牲层，进而方便去除牺牲层。
或者，在形成栅极开口后，栅极开口的底部暴露出隔离层，通过去除栅极开口下方的部分厚度隔离层，从而能够暴露出牺牲层，进而方便去除牺牲层。相应的，在形成栅极结构470后，隔离层的顶面低于顶部鳍部20的底面。
在器件工作时，栅极结构470用于控制导电沟道的开启和关闭。
栅极结构470环绕顶部鳍部20的第二部分20(2)，顶部鳍部20用于提供导电沟道，相应提高了栅极结构470对导电沟道的控制能力，能够进一步降低产生漏电流的几率，进而提升了半导体结构的性能。
本实施例中，底部鳍部10与顶部鳍部29以及隔离层围成通槽160(结合参考图15至图17)，栅极结构470还位于通槽160内，从而环绕第一部分20(1)。
本实施例中，栅极结构470为金属栅极(Metal Gate)结构，栅极结构470通过后形成高k栅介质层形成金属栅极(high k last metal gate last)的工艺形成。
本实施例中，栅极结构470包括功函数层(图未示)以及位于功函数层上的栅电极层(图未示)。
功函数层用于调节金属栅极结构的功函数，从而起到调节晶体管阈值电压的效果。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
电极材料层作为电极，用于将金属栅极结构的电性引出，从而实现金属栅极结构与外部电路的电连接。本实施例中，电极材料层的材料为W。在其他实施例中，电极材料层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，栅极结构470与顶部鳍部20之间还形成有栅介质层70，栅介质层70用于实现栅极结构470与顶部鳍部20之间的电隔离。
本实施例中，栅介质层70包括高k栅介质层。高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。作为一种示例，高k栅介质层的材料为氧化铪(HfO2)。
在另一些实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高k栅介质层。其中，栅氧化层的材料包括氧化硅和氮氧化硅中的一种或两种。在又一些实施例中，栅介质层还可以仅包括栅氧化层。
本实施例中，栅极结构470的侧壁上还形成有侧墙460，侧墙460用于对栅极结构470的侧壁起到保护作用，还用于定义源漏掺杂区200的形成位置。
本实施例中，侧墙460还形成在顶部鳍部20的侧壁上，从而能够在半导体结构的形成过程中，侧墙460还能够对顶部鳍部20的侧壁起到保护作用。
在具体实施例中，侧墙460可以包括多个依次堆叠于栅极结构470侧壁上的子侧墙(图未示)；其中，至少一个子侧墙的材料与介电层50的材料相同。
侧墙460中的至少一个子侧墙的材料与介电层50的材料相同，从而在半导体结构的过程中，能够利用形成介电层50的工艺步骤形成子侧墙，进而能够将介电层50的形成工艺和侧墙460的形成工艺相结合，进一步提高工艺整合度和工艺兼容性。
作为一种示例，侧墙460的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙460可以为单层结构或叠层结构。本实施例中，侧墙460为单层结构，侧墙460的材料为氮化硅。
源漏掺杂区200用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区200用于提供载流子源。本实施例中，源漏掺杂区200位于第二部分20(2)内。
本实施例中，源漏掺杂区200包括掺杂有离子的应力层，源漏掺杂区200还用于为沟道提供应力，从而提高沟道的载流子迁移率。
具体地，当形成NMOS晶体管时，源漏掺杂区200的材料为掺杂有N型离子的应力层，应力层的材料包括Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子。当形成PMOS晶体管时，源漏掺杂区200的材料为掺杂有P型离子的应力层，应力层的材料包括Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
需要说明的是，本实施例中，源漏掺杂区200的底面高于顶部鳍部20的底面，从而防止源漏掺杂区200与位于顶部鳍部20下方的介电层50接触，进而保障源漏掺杂区200的形成工艺不受介电层50的影响，相应保障源漏掺杂区200的形成质量。
本实施例中，半导体结构还包括：层间介质层90，位于栅极结构470侧部的隔离层420上。层间介质层90用于隔离相邻的栅极结构470，从而实现相邻器件之间的电隔离。层间介质层90可以为单层或叠层结构。层间介质层90的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
相应的，本发明还提供一种半导体结构的形成方法。图7至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图7，提供基底，包括衬底100以及多个分立于衬底100上的鳍式结构110，鳍式结构110包括底部鳍部10和位于底部鳍部10上的牺牲层30、以及位于牺牲层30上的顶部鳍部20。
基底用于为后续制程提供工艺平台。本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
鳍式结构110用于后续形成与底部鳍部10间隔悬空设置的顶部鳍部20。
其中，底部鳍部10用于为牺牲层30和顶部鳍部20提供支撑的作用。底部鳍部10还用于为后续形成隔离层提供工艺基础，以便隔离层能够围绕底部鳍部10且能够暴露出顶部鳍部20，从而能够实现相邻底部鳍部10之间的隔离，还能够隔离衬底100和伪栅结构、以及隔离衬底100和后续的栅极结构。
底部鳍部10的材料为半导体材料。底部鳍部10的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，底部鳍部10与衬底100为一体型结构。底部鳍部10的材料与衬底100的材料相同，均为硅。
本实施例中，鳍式结构110还包括牺牲层30，从而后续去除位于伪栅结构两侧的牺牲层30，使底部鳍部10和顶部鳍部20以及剩余牺牲层30之间围成间隙，以便形成密封间隙的介电层，进而隔离顶部鳍部20与底部鳍部10，有利于降低在底部鳍部10内形成寄生器件的概率，相应减小半导体结构的漏电流。并且，通过在鳍式结构110中设置牺牲层30，还能够与形成鳍式场效应晶体管的工艺相兼容，有利于提高工艺兼容性和降低成本。
为此，牺牲层30选用与底部鳍部10和顶部鳍部20的材料均具有刻蚀选择性的材料，以实现在后续去除位于伪栅结构两侧的牺牲层30的步骤中，对牺牲层30和底部鳍部10之间、以及对牺牲层30和顶部鳍部20之间的高刻蚀选择比，进而降低去除位于伪栅结构两侧的牺牲层30的难度、以及降低顶部鳍部20和底部鳍部10受损的几率。
本实施例中，提供基底的步骤中，牺牲层30的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。牺牲层30的材料与底部鳍部10和顶部鳍部20的材料均不同。具体地，本实施例中，底部鳍部10的材料为硅，牺牲层30的材料为锗化硅。
需要说明的是，牺牲层30的厚度不宜过小，也不宜过大。如果牺牲层30的厚度过小，容易增加后续去除位于伪栅结构两侧的牺牲层30、去除剩余牺牲层30、以及栅极结构形成于通槽内的工艺难度；如果牺牲层30的厚度过大，容易导致鳍式结构110的高度过大，进而容易增加形成鳍式结构110的工艺难度。为此，本实施例中，牺牲层的厚度为5nm至15nm。
顶部鳍部20用于作为有效鳍部，在器件工作时，顶部鳍部20用于提供场效应晶体管的导电沟道。顶部鳍部20的材料为半导体材料。本实施例中，顶部鳍部20的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
作为一种示例，提供基底的步骤包括：形成依次堆叠的第一半导体层(图未示)、牺牲材料层(图未示)和第二半导体层(图未示)；图形化第二半导体层、牺牲材料层和部分厚度的第一半导体层，剩余的第二半导体层用于作为顶部鳍部，剩余的牺牲材料层用于作为牺牲层，以及在剩余的第一半导体层中形成衬底和凸起于衬底的底部鳍部。
本实施例中，牺牲材料层的材料为半导体材料，形成牺牲材料层的工艺包括外延工艺。
继续参考图7，在衬底100上形成围绕底部鳍部10的隔离层420，隔离层420暴露出顶部鳍部20。隔离层420用于实现底部鳍部10之间的电隔离。
本实施例中，隔离层420围绕底部鳍部10，且暴露出顶部鳍部20，以便后续形成的伪栅结构能够横跨顶部鳍部20且覆盖顶部鳍部20的部分顶部和部分侧壁，进而在器件工作时能够在被伪栅结构覆盖的顶部鳍部20内形成导电沟道。并且，后续伪栅结构形成在隔离层420上，隔离层420围绕底部鳍部10，从而防止伪栅结构或栅极结构底部的深度过深，有利于使得伪栅结构或栅极结构底部和底部鳍部10之间保持一定的距离，进而进一步降低在底部鳍部10内产生寄生器件的几率。
在具体实施中，隔离层420可以覆盖底部鳍部10和牺牲层30的侧壁，即隔离层420的顶面与牺牲层30的顶面相齐平。
在其他实施例中，隔离层可以暴露出牺牲层的至少部分侧壁，即隔离层可以覆盖底部鳍部的侧壁和牺牲层的部分侧壁，或者仅覆盖底部鳍部的侧壁，隔离层的顶面相应低于牺牲层的顶面。相应的，在后续形成伪栅结构的步骤中，伪栅结构还覆盖隔离层暴露出的牺牲层的部分侧壁。由于牺牲层的至少部分侧壁是暴露出的，从而便于去除位于伪栅结构两侧的牺牲层，并且，在去除伪栅结构以形成栅极开口的步骤中，栅极开口的底部暴露出剩余牺牲层，便于后续去除剩余牺牲层。
本实施例中，隔离层420为浅沟槽隔离结构。本实施例中，隔离层420的材料为氧化硅。在其他实施例中，隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
参考图8，在隔离层420上形成横跨顶部鳍部20的伪栅结构440。
伪栅结构440用于为形成栅极结构占据空间位置。本实施例中，伪栅结构440横跨顶部鳍部20，且覆盖顶部鳍部20的部分顶部和部分侧壁。
在其他实施例中，当隔离层还暴露出牺牲层的至少部分侧壁时，在形成伪栅结构的步骤中，伪栅结构还覆盖隔离层暴露出的牺牲层的部分侧壁，以便在后续去除伪栅结构以形成栅极开口的步骤中，栅极开口的底部能够暴露出剩余牺牲层，进而便于去除剩余牺牲层。
本实施例中，伪栅结构440包括伪栅层。伪栅层材料包括多晶硅或非晶硅。
本实施例中，伪栅结构440与顶部鳍部20之间还形成有伪栅氧化层430，伪栅氧化层430用于隔离顶部鳍部20与伪栅结构440，还用于在后续去除伪栅结构440的过程中，起到刻蚀停止的作用，从而降低顶部鳍部20受损的几率。
伪栅氧化层430的材料为氧化硅或掺氮氧化硅。
本实施例中，伪栅结构440的顶部上还形成有栅极掩膜层450，栅极掩膜层450用于作为形成伪栅结构440的刻蚀掩膜，还用于对伪栅结构440的顶部起到保护的作用。
本实施例中，栅极掩膜层440的材料为氮化硅。
本实施例中，隔离层覆盖牺牲层的侧壁；后续步骤还包括：在形成伪栅结构之后，且在去除位于伪栅结构两侧的牺牲层之前，去除伪栅结构和顶部鳍部露出的部分厚度的隔离层，暴露出牺牲层的侧壁。
本实施例中，参考图9，半导体结构的形成方法还包括：在形成伪栅结构440之后，在去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420之前，在伪栅结构440的侧壁上形成侧墙460，侧墙460还形成在顶部鳍部20的侧壁上。侧墙460用于对伪栅结构440的侧壁起到保护作用，还用于定义后续源漏掺杂区的形成位置。
本实施例中，侧墙460还形成在顶部鳍部20的侧壁上，从而能够在后续去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420、以及去除牺牲层30的步骤中，对顶部鳍部20的侧壁起到保护作用。
侧墙460的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙460可以为单层结构或叠层结构。本实施例中，侧墙460为单层结构，侧墙460的材料为氮化硅。
本实施例中，侧墙460还覆盖栅极掩膜层450的侧壁。
作为一种示例，形成侧墙460的步骤包括：在伪栅结构440的顶部和侧壁、以及顶部鳍部20的顶部和侧壁、隔离层420的顶面上形成侧墙材料层(图未示)；采用各向异性的刻蚀工艺，去除位于伪栅结构440和顶部鳍部20以及隔离层420顶部上的侧墙材料层，剩余位于伪栅结构440和顶部鳍部20侧壁上的侧墙材料层用于作为侧墙460。
本实施例中，参考图10，形成方法还包括：在形成伪栅结构440之后，且在去除位于伪栅结构440两侧的牺牲层30之前，去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420，暴露出牺牲层30的侧壁。
去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420，以暴露出牺牲层30的侧壁，以便后续通过暴露出的牺牲层30的侧壁去除牺牲层30。
本实施例中，在去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420之前，还在伪栅结构440和顶部鳍部20的侧壁上形成侧墙460，因此，去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420的步骤包括：去除伪栅结构440、顶部鳍部20和侧墙460露出的部分厚度隔离层420；去除位于顶部鳍部20侧壁的侧墙460底部的隔离层420，暴露出牺牲层30的侧壁。
通过在去除伪栅结构440、顶部鳍部20和侧墙460露出的部分厚度隔离层420后，还去除位于顶部鳍部20侧壁的侧墙460底部的隔离层420，从而将牺牲层30的侧壁暴露出来，以便后续通过暴露出的牺牲层30侧壁去除牺牲层30。
本实施例中，采用各向异性的刻蚀工艺，去除伪栅结构440、顶部鳍部20和侧墙460露出的部分厚度隔离层420，从而实现隔离层420沿垂直衬底100方向上的厚度减薄。在具体实施例中，各向异性的刻蚀工艺可以包括各向异性的干法刻蚀工艺。
本实施例中，采用各向同性的刻蚀工艺，去除位于顶部鳍部20侧壁的侧墙460底部的隔离层420。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着平行于衬底100的方向对隔离层420进行横向刻蚀，进而能够将位于顶部鳍部20侧壁的侧墙460底部的隔离层420去除，以暴露出牺牲层30的侧壁。
在具体实施例中，各向同性的刻蚀工艺可以为各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺，或者各向同性的干法刻蚀和湿法刻蚀相结合的工艺。
需要说明的是，本实施例中，以在形成侧墙460之后，去除伪栅结构440和顶部鳍部20露出的部分厚度的隔离层420为示例进行说明。
在其他实施例中，半导体结构的形成方法还包括：在形成伪栅结构之后，在去除伪栅结构和顶部鳍部露出的部分厚度的隔离层之前，在伪栅结构的侧壁上形成第一侧墙，第一侧墙还形成在顶部鳍部的侧壁上。
第一侧墙用于保护伪栅结构的侧壁，而且，第一侧墙可以用于作为侧墙的一部分，或者，第一侧墙可以用于作为牺牲侧墙，后续相应去除第一侧墙。相应的，第一侧墙的厚度较小，去除伪栅结构和顶部鳍部露出的部分厚度的隔离层的步骤包括：去除伪栅结构、顶部鳍部和第一侧墙露出的部分厚度隔离层。其中，在去除伪栅结构、顶部鳍部和第一侧墙露出的部分厚度隔离层的步骤中，由于第一侧墙的厚度较小，便于通过进行过刻蚀的方式，将位于顶部鳍部侧壁的第一侧墙下方的部分厚度隔离层去除，以便暴露出牺牲层的侧壁。
具体地，采用各向异性的刻蚀工艺，去除伪栅结构、顶部鳍部和第一侧墙露出的部分厚度隔离层。
需要说明的是，本实施例中，以在形成隔离层的步骤中，隔离层覆盖牺牲层的侧壁；且在形成伪栅结构之后，在去除位于伪栅结构两侧的牺牲层之前，还去除伪栅结构和顶部鳍部露出的部分厚度的隔离层为示例进行说明。
在另一些实施例中，还可以省去去除伪栅结构和顶部鳍部露出的部分厚度的隔离层的步骤。例如：当在形成隔离层的步骤中，隔离层还暴露出牺牲层的至少部分侧壁时，伪栅结构还覆盖隔离层暴露出的牺牲层部分侧壁，在形成伪栅结构后，仍暴露出牺牲层的部分侧壁，从而无需刻蚀隔离层以暴露出牺牲层。
参考图11，去除位于伪栅结构440两侧的牺牲层30，使底部鳍部10和顶部鳍部20以及剩余牺牲层30之间形成间隙40。
去除位于伪栅结构440两侧的牺牲层30，形成间隙40，以便后续在间隙40中形成介电层，进而通过介电层隔离底部鳍部10和顶部鳍部20。
在去除位于伪栅结构440两侧的牺牲层30的步骤中，被伪栅结构440覆盖的剩余牺牲层30被保留，以便在后续去除伪栅结构440以形成栅极开口后，栅极开口的底部暴露出剩余牺牲层30，能够通过栅极开口去除剩余牺牲层30。
本实施例中，去除位于伪栅结构440两侧的牺牲层30的工艺包括各向同性的刻蚀工艺。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着平行于衬底100的方向，对牺牲层30进行刻蚀，进而去除牺牲层30。
在具体实施例中，各向同性的刻蚀工艺包括各向同性的干法刻蚀和湿法刻蚀中的一种或两种。
需要说明的是，在各向同性的刻蚀工艺的步骤中，位于伪栅结构440底部的牺牲层30在伪栅结构440的覆盖下，不易被去除，从而能够被保留。在具体实施例中，还可以通过控制刻蚀工艺的参数(例如：刻蚀时间)，来保证在将位于伪栅结构440两侧的牺牲层30去除的同时，被伪栅结构440覆盖的牺牲层30能够被保留。
参考图12，形成密封间隙40的介电层50。
介电层50密封间隙40，从而隔离顶部鳍部20与底部鳍部10，有利于降低在底部鳍部10内形成寄生器件的概率，相应减小半导体结构的漏电流，提升器件的电学性能，并且还能够与形成鳍式场效应晶体管的工艺相兼容，有利于提高工艺兼容性和降低成本。
介电层50的材料为绝缘介电材料，例如：介电层50的材料包括氧化硅、氮化硅和氮氧化硅中的一种或几种。作为一种示例，介电层50的材料与隔离层420的材料相同，有利于进一步提高工艺兼容性。本实施例中，隔离层420的材料为氧化硅，介电层50的材料也为氧化硅。在另一些实施例中，介电层的材料还可以和隔离层的材料不同。
本实施例中，以介电层50填充于间隙40为示例进行说明，有利于提高介电层50对底部鳍部10和顶部鳍部20之间的隔离效果。在其他实施例中，介电层50还可以仅密封间隙。
作为一种示例，采用原子层沉积工艺，形成介电层50。原子层沉积工艺具有较强的间隙填充能力，有利于提高介电层50在间隙40内的填充质量。在另一些实施例中，还可以采用其他合适的沉积工艺，形成介电层。例如：采用化学气相沉积工艺，形成介电层。
在其他实施例中，当在形成伪栅结构之后，在去除伪栅结构和顶部鳍部露出的部分厚度的隔离层之前，还在伪栅结构的侧壁上形成第一侧墙，第一侧墙还形成在顶部鳍部的侧壁上时，相应的，在形成介电层的步骤中，介电层还形成在第一侧墙的侧壁上，形成于第一侧墙侧壁上的介电层用于作为第二侧墙，第二侧墙和第一侧墙用于构成栅极侧墙，从而将形成介电层和形成栅极侧墙的步骤相整合，有利于提高工艺整合度、简化工艺流程。
或者，在另一些实施例中，在去除牺牲层之后，且在形成介电层之前，半导体结构的形成方法还包括：去除第一侧墙；在形成介电层的步骤中，介电层还形成在伪栅结构的侧壁上，形成于伪栅结构的侧壁上的介电层用于作为第三侧墙，也能够将形成介电层和栅极侧墙的步骤相整合，有利于提高工艺整合度、简化工艺流程。
需要说明的是，本实施例中，在形成介电层50的步骤中，介电层50还形成在顶部鳍部20的顶部和侧壁；在形成介电层50后，且在形成源漏掺杂区之前，半导体结构的形成方法还包括：去除位于顶部鳍部20顶部的介电层50，暴露出顶部鳍部20，以便后续在顶部鳍部20中形成源漏掺杂区。
参考图13，在形成介电层50之后，在伪栅结构440两侧的顶部鳍部20中形成源漏掺杂区200。
源漏掺杂区200用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区200用于提供载流子源。
本实施例中，源漏掺杂区200包括掺杂有离子的应力层，源漏掺杂区200还用于为沟道提供应力，从而提高沟道的载流子迁移率。对所述源漏掺杂区200材料的相关描述，请参考前述实施例的相应描述，在此不再赘述。
需要说明的是，本实施例中，形成源漏掺杂区200的步骤中，源漏掺杂区200的底面高于顶部鳍部20的底面，从而防止源漏掺杂区200与位于顶部鳍部20下方的介电层50接触，进而保障源漏掺杂区200的形成工艺不受介电层50的影响，相应保障源漏掺杂区200的形成质量。
在具体实施例中，形成源漏掺杂区200的步骤可以包括：在伪栅结构440两侧的顶部鳍部20中形成凹槽(图未示)；在凹槽内形成源漏掺杂区200。
具体地，在凹槽内形成源漏掺杂区200的工艺包括外延工艺。凹槽的底部相应高于顶部鳍部20的底面，从而保证凹槽的所露出的均为顶部鳍部20的材料，进而保障在凹槽内形成源漏掺杂区200的外延工艺的形成质量。
参考图14至图17，图14是基于图13的立体图，图15是图14沿顶部鳍部延伸方向的剖面图，图16是图15沿B1-B1方向的剖面图，图17是图15沿B2-B2方向的剖面图，去除伪栅结构440，形成横跨顶部鳍部的栅极开口170。
栅极开口170用于为形成栅极结构提供空间位置。具体地，可以采用干法刻蚀和湿法刻蚀工艺中的一种或两种，去除伪栅结构440，以形成栅极开口170。
本实施例中，栅极开口170的底部暴露出隔离层420。
在其他实施例中，当伪栅结构还覆盖隔离层暴露出的牺牲层的部分侧壁时，在形成栅极开口的步骤中，栅极开口的底部暴露出剩余牺牲层，以便后续去除剩余牺牲层。
需要说明的是，在具体实施中，在形成伪栅结构的步骤中，伪栅结构与顶部鳍部之间还形成有伪栅氧化层；相应的，形成栅极开口的步骤中，栅极开口暴露出伪栅氧化层。
还需要说明的是，本实施例中，在形成源漏掺杂区200之后，且在去除伪栅结构440之前，半导体结构的形成方法还包括：在伪栅结构440侧部的隔离层420上形成层间介质层90。
层间介质层90用于隔离相邻栅极结构，以实现相邻器件之间的电隔离。层间介质层90可为单层或叠层结构。层间介质层90的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，在形成层间介质层90的步骤中，还去除栅极掩膜层450，以便暴露出伪栅结构440的顶部，进而能够去除伪栅结构440。
继续参考图14至图17，通过栅极开口170去除剩余牺牲层30，使底部鳍部10与顶部鳍部29及隔离层围成通槽160，通槽160与栅极开口170相连通。
通槽160用于为形成栅极结构提供空间位置，以便后续栅极结构形成在通槽和栅极开口170内，进而栅极结构能够环绕顶部鳍部20。
本实施例中，去除剩余牺牲层30的工艺包括各向同性的刻蚀工艺。各向同性的刻蚀工艺具有各向同性刻蚀的特性，便于将剩余牺牲层30去除干净。
本实施例中，在形成隔离层420的步骤中，隔离层420覆盖牺牲层30的侧壁；通过栅极开口160，去除剩余牺牲层30的步骤包括：去除栅极开口160底部的部分厚度隔离层420，暴露出剩余牺牲层30；去除剩余牺牲层30。
在其他实施例中，当伪栅结构还覆盖隔离层暴露出的牺牲层的部分侧壁时；在形成栅极开口的步骤中，栅极开口的底部暴露出剩余牺牲层，相应可以省去去除栅极开口下方部分厚度隔离层的步骤。
具体地，本实施例中，在形成栅极开口的步骤中，栅极开口暴露出伪栅氧化层；相应的，形成栅极开口之后，且在去除剩余牺牲层之前，形成方法还包括：去除栅极开口暴露出的伪栅氧化层，以便暴露出隔离层420或牺牲层30。
更具体地，本实施例中，在去除栅极开口暴露出的伪栅氧化层的步骤中，去除栅极开口底部的部分厚度隔离层，从而将去除栅极开口暴露出的伪栅氧化层的步骤，和去除栅极开口底部的部分厚度隔离层的步骤相结合，有利于提高工艺整合度和工艺兼容性。
结合参考图18至图21，图18是基于图14的立体图，图19是图18沿顶部鳍部延伸方向的剖面图，图20是图18沿B1-B1方向的剖面图，图21是图18沿B2-B2方向的剖面图，在栅极开口170和通槽160内形成栅极结构470，栅极结构470环绕顶部鳍部20。
在器件工作时，栅极结构470用于控制导电沟道的开启和关闭。
在栅极开口170和通槽160内填充栅极结构，使栅极结构470环绕顶部鳍部20，顶部鳍部20用于提供导电沟道，相应提高栅极结构470对导电沟道的控制能力，能够进一步降低产生漏电流的几率，进而提升了半导体结构的性能。
本实施例中，栅极结构470为金属栅极(Metal Gate)结构。本实施例中，栅极结构470包括功函数层(图未示)以及位于功函数层上的栅电极层(图未示)。对栅极结构470的材料的详细描述，请参考前述实施例中的相应描述，在此不再赘述。
本实施例中，栅极结构470与顶部鳍部20之间还形成有栅介质层70，栅介质层70用于实现栅极结构470与顶部鳍部20之间的电隔离。
本实施例中，栅介质层70包括高k栅介质层。高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。作为一种示例，高k栅介质层的材料为氧化铪(HfO2)。
在另一些实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高k栅介质层。其中，栅氧化层的材料包括氧化硅和氮氧化硅中的一种或两种。在又一些实施例中，栅介质层还可以仅包括栅氧化层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底；
多个鳍式结构，分立于衬底上，所述鳍式结构包括：底部鳍部，凸出于所述衬底；顶部鳍部，与所述底部鳍部间隔悬空设置，所述顶部鳍部包括用于形成沟道区的第一部分以及位于第一部分两侧的第二部分；
介电层，密封所述底部鳍部与所述第二部分之间的间隙；
隔离层，位于所述衬底上且围绕所述底部鳍部；
栅极结构，位于所述隔离层上且横跨所述顶部鳍部且还位于所述底部鳍部与所述第一部分之间，所述栅极结构环绕所述第一部分；
源漏掺杂区，位于所述栅极结构两侧的顶部鳍部内。
2.如权利要求1所述的半导体结构，其特征在于，沿垂直于衬底的方向，所述底部鳍部顶面与顶部鳍部底面之间的距离为5nm至15nm。
3.如权利要求1所述的半导体结构，其特征在于，所述介电层填充所述底部鳍部与所述第二部分之间的间隙。
4.如权利要求1所述的半导体结构，其特征在于，所述隔离层的顶面低于所述顶部鳍部的底面，且暴露出介电层。
5.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述鳍式结构延伸的方向，所述顶部鳍部的宽度为第一尺寸；沿垂直于所述衬底的方向，所述顶部鳍部的高度为第二尺寸；所述第一尺寸小于所述第二尺寸。
6.如权利要求5所述的半导体结构，其特征在于，所述第一尺寸和第二尺寸的比例范围为1：2至1:5。
7.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述鳍式结构延伸的方向，所述顶部鳍部的顶部宽度小于所述顶部鳍部的底部宽度。
8.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂区的底面高于所述顶部鳍部的底面。
9.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙，位于所述栅极结构的侧壁上；所述侧墙包括多个依次堆叠于栅极结构侧壁上的子侧墙；其中，至少一个子侧墙的材料与所述介电层的材料相同。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及多个分立于衬底上的鳍式结构，所述鳍式结构包括底部鳍部和位于底部鳍部上的牺牲层、以及位于所述牺牲层上的顶部鳍部；
在所述衬底上形成围绕底部鳍部的隔离层，所述隔离层暴露出所述顶部鳍部；
在所述隔离层上形成横跨所述顶部鳍部的伪栅结构；
去除位于所述伪栅结构两侧的所述牺牲层，使所述底部鳍部和顶部鳍部以及剩余牺牲层之间围成间隙；
形成密封所述间隙的介电层；
在所述伪栅结构两侧的顶部鳍部中形成源漏掺杂区；
去除所述伪栅结构，形成横跨所述顶部鳍部的栅极开口；
通过所述栅极开口，去除剩余所述牺牲层，使所述底部鳍部与顶部鳍部以及隔离层围成通槽，所述通槽与所述栅极开口相连通；
在所述栅极开口和所述通槽内填充栅极结构，所述栅极结构环绕所述顶部鳍部。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述牺牲层的材料包括硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤中，所述隔离层覆盖所述牺牲层的侧壁；所述半导体结构的形成方法还包括：在形成伪栅结构之后，且在去除位于所述伪栅结构两侧的所述牺牲层之前，去除所述伪栅结构和顶部鳍部露出的部分厚度的所述隔离层，暴露出所述牺牲层的侧壁。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述伪栅结构之后，在去除所述伪栅结构和顶部鳍部露出的部分厚度的所述隔离层之前，在所述伪栅结构的侧壁上形成侧墙，所述侧墙还形成在顶部鳍部的侧壁上；
去除所述伪栅结构和顶部鳍部露出的部分厚度的所述隔离层的步骤包括：去除所述伪栅结构、顶部鳍部和侧墙露出的部分厚度隔离层；去除位于所述顶部鳍部侧壁的侧墙底部的所述隔离层，暴露出所述牺牲层的侧壁。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述伪栅结构之后，在去除所述伪栅结构和顶部鳍部露出的部分厚度的所述隔离层之前，在所述伪栅结构的侧壁上形成第一侧墙，所述第一侧墙还形成在顶部鳍部的侧壁上；
去除所述伪栅结构和顶部鳍部露出的部分厚度的所述隔离层的步骤包括：去除所述伪栅结构、顶部鳍部和第一侧墙露出的部分厚度隔离层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成介电层的步骤中，所述介电层还形成在所述第一侧墙的侧壁上，形成于所述第一侧墙侧壁上的介电层用于作为第二侧墙，所述第二侧墙和第一侧墙用于构成栅极侧墙；
或者，
在去除位于所述伪栅结构两侧的所述牺牲层之后，且在形成所述介电层之前，所述半导体结构的形成方法还包括：去除所述第一侧墙；
在形成所述介电层的步骤中，所述介电层还形成在伪栅结构的侧壁上，形成于伪栅结构的侧壁上的介电层用于作为第三侧墙。
16.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述隔离层的步骤中，所述隔离层还暴露出所述牺牲层的至少部分侧壁。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，在形成所述伪栅结构的步骤中，所述伪栅结构还覆盖所述隔离层暴露出的牺牲层的部分侧壁；在形成栅极开口的步骤中，所述栅极开口的底部暴露出剩余所述牺牲层。
18.如权利要求10或12所述的半导体结构的形成方法，其特征在于，在形成所述隔离层的步骤中，所述隔离层覆盖所述牺牲层的侧壁；通过所述栅极开口，去除剩余所述牺牲层的步骤包括：去除所述栅极开口底部的部分厚度隔离层，暴露出剩余所述牺牲层；去除剩余所述牺牲层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，在形成所述伪栅结构的步骤中，伪栅结构与所述顶部鳍部之间还形成有伪栅氧化层；形成栅极开口的步骤中，栅极开口暴露出所述伪栅氧化层；
形成所述栅极开口之后，且在去除剩余所述牺牲层之前，所述形成方法还包括：去除栅极开口暴露出的伪栅氧化层；
其中，在去除栅极开口暴露出的伪栅氧化层的步骤中，去除所述栅极开口底部的部分厚度隔离层。
20.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区的步骤中，所述源漏掺杂区的底面高于所述顶部鳍部的底面。
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