CN115732415A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，其上形成有第一牺牲层，第一牺牲层上形成堆叠的沟道叠层，包括第二牺牲层和之上的沟道层，基底上还形成有伪栅结构，第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除伪栅结构两侧的叠层结构和第一牺牲层，形成第一沟槽；通过第一沟槽去除第一牺牲层，形成第二沟槽；通过第一沟槽，沿垂直于伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成第三沟槽；在同一步骤中填充第二沟槽和第三沟槽，在第二沟槽中形成隔离层，在第三沟槽中形成内侧墙；形成隔离层和内侧墙后，在第一沟槽中形成源漏掺杂层。隔离层有效隔绝栅极结构和基底，从而减小栅极结构和基底之间产生漏电流的概率。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。

为解决上述问题，本发明实施例提供了一种半导体结构，包括：基底，所述基底表面的法线方向为纵向；沟道层结构，悬置于所述基底上方，在所述纵向上，所述沟道层结构包括一个或多个间隔的沟道层；栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，在所述纵向上，所述栅极结构中位于相邻所述沟道层之间、以及位于所述沟道层与隔离层之间的部分作为栅极叠层；隔离层，位于所述栅极结构底部的基底上，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离；源漏掺杂层，位于所述栅极结构两侧的基底上，在所述沟道层结构的延伸方向上，所述源漏掺杂层与所述沟道层结构的端部相接触；内侧墙，位于所述栅极叠层和源漏掺杂层之间，其中，位于底部的沟道层与隔离层之间的内侧墙与所述隔离层为一体结构，且所述内侧墙覆盖所述栅极叠层露出的隔离层顶部。

相应的，本发明实施例还提供了一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述叠层结构和第一牺牲层的伪栅结构，所述伪栅结构覆盖所述叠层结构的部分侧壁和部分顶部、以及所述第一牺牲层的部分侧壁，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除所述伪栅结构两侧的叠层结构和第一牺牲层，形成贯穿所述叠层结构和第一牺牲层的第一沟槽；通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽；通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽；在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成隔离层，在所述第三沟槽中形成内侧墙；形成所述隔离层和内侧墙后，在所述第一沟槽中形成源漏掺杂层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构中，包括位于所述栅极结构底部的基底上的隔离层，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，同时在所述沟道层开启时，减少或避免所述基底因被开启而造成寄生电容变大的情况，而且，位于底部的沟道层与隔离层之间的内侧墙与所述隔离层为一体结构，则本发明实施例中，在同一步骤中形成所述隔离层和内侧墙，提高了形成所述隔离层的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。

本发明实施例提供的形成方法中，所述基底上形成有第一牺牲层，通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽，通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽，在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成内侧墙，在所述第三沟槽中形成隔离层；本发明实施例中，通过采用先形成第一牺牲层为隔离层占据空间位置，再去除所述第一牺牲层，形成隔离层的方法，有利于位于所述第一牺牲层上的叠层结构的生长，并且可以根据工艺需求灵活选用所述第一牺牲层的材料，提高所述第一牺牲层的工艺兼容性，此外，后续去除第二牺牲层形成栅极结构后，所述栅极结构形成于所述隔离层上，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，同时在所述沟道层开启时，减少或避免所述基底因被开启而造成寄生电容变大的情况，而且，本发明实施例中，在同一步骤中填充所述第二沟槽和第三沟槽，形成隔离层和内侧墙，提高了形成所述隔离层的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。

附图说明

图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；

图3至图5是本发明半导体结构一实施例对应的结构示意图；

图6是本发明半导体结构另一实施例对应的结构示意图；

图7至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图20至图22是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

具体实施方式

目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。

图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底10，所述基底10上形成有叠层结构20，所述叠层结构20包括一个或多个沟道叠层21，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23；在所述基底10上形成横跨所述叠层结构20的伪栅结构30，所述伪栅结构30覆盖所述叠层结构20的部分侧壁和部分顶部；去除所述伪栅结构30两侧的叠层结构20，形成源漏沟槽31。

参考图2，在所述源漏沟槽31中形成源漏掺杂层17，所述源漏掺杂层17与所述沟道层23的端部相接触；形成覆盖所述源漏掺杂层17、以及所述伪栅结构60侧壁的层间介质层18；去除所述伪栅结构30，在所述层间介质层18中形成栅极开口(未示出)；通过所述栅极开口去除所述牺牲层22，露出所述沟道层23的各个表面；去除所述牺牲层22后，在所述栅极开口中形成环绕覆盖所述沟道层23的栅极结构60。

形成所述栅极结构60后，所述栅极结构60还与所述基底10顶部相接触，因此，在所述沟道层23开启的过程中，所述基底10也容易开启，并且在所述基底10与所述栅极结构60接触的位置造成一定程度的漏电，导致所述基底10因被开启而造成寄生电容变大的情况，影响所述半导体结构的工作性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述叠层结构和第一牺牲层的伪栅结构，所述伪栅结构覆盖所述叠层结构的部分侧壁和部分顶部、以及所述第一牺牲层的部分侧壁，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除所述伪栅结构两侧的叠层结构和第一牺牲层，形成贯穿所述叠层结构和第一牺牲层的第一沟槽；通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽；通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽；在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成隔离层，在所述第三沟槽中形成内侧墙；形成所述隔离层和内侧墙后，在所述第一沟槽中形成源漏掺杂层。

本发明实施例提供的形成方法中，所述基底上形成有第一牺牲层，通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽，通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽，在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成内侧墙，在所述第三沟槽中形成隔离层；本发明实施例中，通过采用先形成第一牺牲层为隔离层占据空间位置，再去除所述第一牺牲层，形成隔离层的方法，有利于位于所述第一牺牲层上的叠层结构的生长，并且可以根据工艺需求灵活选用所述第一牺牲层的材料，提高所述第一牺牲层的工艺兼容性，此外，后续去除第二牺牲层形成栅极结构后，所述栅极结构形成于所述隔离层上，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，同时在所述沟道层开启时，减少或避免所述基底因被开启而造成寄生电容变大的情况，而且，本发明实施例中，在同一步骤中填充所述第二沟槽和第三沟槽，形成隔离层和内侧墙，提高了形成所述隔离层的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图5是本发明半导体结构一实施例对应的结构示意图，图3是栅极结构和源漏掺杂层的俯视图，图4是图3基于AA方向的剖视图，图5是图3基于BB方向的剖视图。

所述半导体结构包括：基底101，所述基底101表面的法线方向为纵向(如图4中Z方向所示)；沟道层结构201，悬置于所述基底101上方，在所述纵向上，所述沟道层结构201包括一个或多个间隔的沟道层231；栅极结构601，位于所述基底101上且横跨所述沟道层结构201，所述栅极结构601包括沿所述栅极结构601延伸方向环绕所述沟道层231的栅介质层611、以及位于所述栅介质层611上的栅电极层621，在所述纵向上，所述栅极结构601中位于相邻所述沟道层231之间、以及位于所述沟道层231与隔离层501之间的部分作为栅极叠层631；隔离层501，位于所述栅极结构601底部的基底101上，所述栅极结构601的底部和所述基底101之间通过所述隔离层501相隔离；源漏掺杂层171，位于所述栅极结构601两侧的基底101上，在所述沟道层结构201的延伸方向上，所述源漏掺杂层601与所述沟道层结构201的端部相接触；内侧墙511，位于所述栅极叠层631和源漏掺杂层171之间，其中，位于底部的沟道层231与隔离层501之间的内侧墙511与所述隔离层501为一体结构，且所述内侧墙511覆盖所述栅极叠层631露出的隔离层501顶部。

所述基底101为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。

所述基底101包括衬底(未标示)。

本实施例中，所述衬底的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

需要说明的是，基底101还可以包括：鳍部(未标示)，位于所述衬底上。

本实施例中，所述半导体结构还包括：浅沟槽隔离结构111，位于所述基底101中。

所述浅沟槽隔离结构111用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成浅沟槽隔离结构111。

本实施例中，所述浅沟槽隔离结构111位于所述鳍部露出的衬底上，并覆盖所述鳍部的侧壁。

所述浅沟槽隔离结构111的材料为绝缘材料。本实施例中，所述浅沟槽隔离结构111的材料为氧化硅。

所述沟道层结构201包括一个或多个在纵向上间隔的沟道层231，所述沟道层231用于作为晶体管的沟道。

本实施例中，所述沟道层231的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层231的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。

需要说明的是，在本实施例中，所述沟道层231和衬底的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。

所述栅极结构601用于控制所述晶体管的沟道的开启和关断。

所述栅极结构601环绕覆盖所述沟道层231，因此，所述沟道层231的顶部、底部和侧壁均能够作为沟道，增大了沟道层231中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。

所述栅介质层611用于隔离栅电极层621与沟道层231、以及栅电极层621与基底101。

所述栅介质层611的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。本实施例中，所述栅介质层611包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

需要说明的是，栅介质层611还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道层231之间。具体地，栅氧化层的材料可以为氧化硅。

本实施例中，所述栅极结构601为金属栅极结构，因此，所述栅电极层621的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

具体地，所述栅电极层621包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。

在另一些实施例中，栅电极层也可以仅包括功函数层。

在其他实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。

本实施例中，所述半导体结构还包括：栅极侧墙311，覆盖所述栅极结构601的侧壁。

所述栅极侧墙311用于保护栅极结构601的侧壁。所述栅极侧墙311可以为单层结构或叠层结构，所述栅极侧墙311的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙311为单层结构，所述栅极侧墙311的材料为氮化硅。

本实施例中，所述半导体结构还包括：覆盖所述栅极结构601侧壁的层间介质层181，所述层间介质层181露出所述栅极结构601的顶部。

所述层间介质层181用于相邻器件之间起到隔离作用，所述层间介质层181还用于为形成栅极结构601提供工艺基础。

所述层间介质层181的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

所述隔离层501用于隔绝所述栅极结构601和基底101。

本实施例提供的半导体结构中，包括位于所述栅极结构601底部的基底101上的隔离层501，所述栅极结构601的底部和所述基底101之间通过所述隔离层501相隔离，则所述隔离层501有效隔绝了所述栅极结构601和基底101的接触，从而减小了所述栅极结构601和基底101之间产生漏电流的概率，同时在所述沟道层231开启时，减少或避免所述基底101因被开启而造成寄生电容变大的情况，而且，位于底部的沟道层231与隔离层501之间的内侧墙511与所述隔离层501为一体结构，则本实施例中，在同一步骤中形成所述隔离层501和内侧墙511，提高了形成所述隔离层501的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。

需要说明的是，位于所述栅极结构601底部的所述隔离层501的厚度d不宜过大，也不宜过小。如果位于所述栅极结构601底部的所述隔离层501的厚度d过大，则容易造成不必要的工艺浪费，而且，形成所述隔离层501之前，通过形成第一牺牲层为隔离层501占据空间位置，之后再去除第一牺牲层，去除第一牺牲层之后再形成隔离层501，因此，如果所述隔离层501的厚度d过大，则所述第一牺牲层的厚度也过大，也容易造成不必要的工艺浪费，还增加了去除第一牺牲层的工艺难度；如果位于所述栅极结构601底部的所述隔离层501的厚度d过小，则容易影响所述隔离层501的隔离性能，从而难以较好地将所述栅极结构601和基底101完全隔绝，影响所述半导体结构的性能。为此，本实施例中，所述隔离层501的厚度d为5nm至15nm。

本实施例中，所述隔离层501的材料包括介电材料，所述介电材料能够对所述栅极结构601和基底101起到隔绝作用，而且，介电材料的工艺兼容性高，从而减小所述隔离层501对工艺制程的影响。

本实施例中，所述隔离层501的材料包括SiN、SiON、SiOCN、SiOC或SiOCH，SiN、SiON、SiOCN、SiOC或SiOCH的k值较小，更有利于较好地隔绝所述栅极结构601和基底101，降低所述栅极结构601和基底101之间的寄生电容。

作为一种示例，所述隔离层501还延伸至所述源漏掺杂层171的底部和基底101的顶部之间，从而减小所述源漏掺杂层171之间的漏电，同时，降低所述源漏掺杂层171和基底101之间的寄生电容。

所述源漏掺杂层171用于作为晶体管的源区或漏区。具体地，所述源漏掺杂层171的掺杂类型与相对应的晶体管的沟道导电类型相同。

所述源漏掺杂层171的掺杂类型与相对应的晶体管的沟道导电类型相同，具体地，当所述基底101用于形成NMOS晶体管时，所述源漏掺杂层171内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底101用于形成PMOS晶体管时，所述源漏掺杂层171内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。

所述内侧墙511起到隔离栅极结构601和源漏掺杂层171的作用，以减小栅极结构601和源漏掺杂层171之间的寄生电容。

所述内侧墙511的材料包括介电材料，所述介电材料能够对所述栅极结构601和源漏掺杂层171起到隔离作用。

本实施例中，位于底部的沟道层231与隔离层501之间的内侧墙511与所述隔离层501为一体结构，也就是说，在所述半导体结构的形成过程中，在同一步骤中形成所述隔离层501和内侧墙511。

相应的，本实施例中，所述内侧墙511的材料包括SiN、SiON、SiOCN、SiOC或SiOCH，SiN、SiON、SiOCN、SiOC或SiOCH的k值较小，更有利于较好地隔离所述栅极结构601和源漏掺杂层171，降低所述栅极结构601和源漏掺杂层171之间的寄生电容。

图6是本发明半导体结构另一实施例对应的结构示意图。

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述源漏掺杂层的底部与所述基底相接触。

参考图6，图6为与图4同方向的剖视图。

本实施例中，所述源漏掺杂层172的底部与所述基底102相接触。

所述源漏掺杂层172采用外延生长工艺形成，所述源漏掺杂层172与基底102相接触，有利于增加所述源漏掺杂层172的生长速率，并提升所述源漏掺杂层172的生长质量，减少生长过程中产生的缺陷。

本实施例中，沿垂直于所述栅极结构602的侧壁方向，所述内侧墙512的外侧壁与所述隔离层502的端部相齐平。

其中，所述外侧壁指的是，所述内侧墙512与所述源漏掺杂层172相接触的侧壁。

所述内侧墙512的外侧壁与所述隔离层502的端部相齐平，有利于使得所述隔离层502露出的基底102顶部的面积最大化，从而有利于所述源漏掺杂层172与基底102的接触面积最大化，进一步有利于增加所述源漏掺杂层172的生长速率，并提升所述源漏掺杂层172的生长质量，减少生长过程中产生的缺陷；而且，这还有利于降低形成所述内侧墙512和隔离层502时所采用刻蚀工艺的工艺难度。

对本实施例所述半导体结构的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。

图7至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图7至图10，图7为叠层材料层的剖视图，图8为伪栅结构和叠层结构的俯视图，图9为图8基于AA方向的剖视图，图10为图8基于BB方向的剖视图，提供基底100，所述基底100上形成有第一牺牲层240，所述第一牺牲层230上形成有叠层结构200，所述叠层结构200包括一个或多个堆叠的沟道叠层210，所述沟道叠层210包括第二牺牲层220和位于所述第二牺牲层220上的沟道层230，所述基底100上还形成有横跨所述叠层结构200和第一牺牲层240的伪栅结构300，所述伪栅结构300覆盖所述叠层结构200的部分侧壁和部分顶部、以及所述第一牺牲层240的部分侧壁，其中，所述第一牺牲层240的耐刻蚀度小于第二牺牲层220的耐刻蚀度。

所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极晶体管和叉型栅极晶体管。

所述基底100包括衬底(未标示)。

本实施例中，所述衬底的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

需要说明的是，基底100还可以包括：鳍部(未标示)，位于所述衬底上，所述鳍部与衬底为一体结构。

本实施例中，所述提供基底100的步骤中，所述基底100中还形成有浅沟槽隔离结构110。

所述浅沟槽隔离结构110用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成浅沟槽隔离结构110。

本实施例中，所述浅沟槽隔离结构110位于鳍部露出的衬底上，并覆盖鳍部的侧壁。

所述浅沟槽隔离结构110的材料为绝缘材料。本实施例中，所述浅沟槽隔离结构110的材料为氧化硅。

所述叠层结构200中的沟道层230用于作为半导体结构的沟道，所述牺牲层220用于为后续实现所述沟道层230的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述牺牲层220，使得沟道层230悬空，在所述沟道层230与所述基底100之间，以及相邻所述沟道层230之间形成栅极结构。

沟道层230中被栅极结构所覆盖的表面用来作为沟道，本实施例中，所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。

本实施例中，所述沟道层230的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层230的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。

需要说明的是，在本实施例中，所述沟道层230和衬底的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。

本实施例中，所述第二牺牲层220的材料包括锗化硅。

所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第二牺牲层220，并减少对沟道层230的损伤。

在其他实施例中，可以根据沟道层的材料，第二牺牲层选取与沟道层具有刻蚀选择比的相适宜的材料，以便后续去除第二牺牲层时，减小对沟道层的损伤。

所述第一牺牲层240为后续形成隔离层占据空间位置。

需要说明的是，所述第一牺牲层240的厚度d不宜过大，也不宜过小。如果所述第一牺牲层240的厚度d过大，则容易造成不必要的工艺浪费，而且，所述第一牺牲层240为后续形成隔离层占据空间位置，之后再去第一除牺牲层240，去除第一牺牲层240之后再形成隔离层，因此，如果所述第一牺牲层240的厚度d过大，则所述隔离层的厚度也过大，也容易造成不必要的工艺浪费，还增加了去除第一牺牲层240的工艺难度；如果所述第一牺牲层240的厚度d过小，则后续形成的隔离层的厚度过小，容易影响隔离层的隔离性能，从而难以较好地将栅极结构和基底100完全隔绝，影响所述半导体结构的性能。为此，本实施例中，所述第一牺牲层240的厚度d为5nm至15nm。

本实施例中，所述第一牺牲层240的耐刻蚀度小于第二牺牲层220的耐刻蚀度，有利于后续去除所述第一牺牲层240，并在后续去除所述第一牺牲层240的过程中，减小对所述第二牺牲层220的损伤，或者，在后续去除所述第一牺牲层240的过程中，仅去除部分所述第二牺牲层220。

需要说明的是，所述第一牺牲层240和第二牺牲层220的刻蚀选择比不宜过小。如果所述第一牺牲层240和第二牺牲层220的刻蚀选择比过小，则在后续去除所述第一牺牲层240的过程中，容易对所述第二牺牲层220造成损伤，从而影响后续内侧墙的形成，或者，在后续去除所述第一牺牲层240的过程中，去除过多的所述第二牺牲层220，甚至将所述第二牺牲层220一同去除，从而导致后续内侧墙的宽度过大，这相应影响在纵向上的相邻所述沟道层230之间栅极结构的形成，进而影响所述半导体结构的性能。为此，所述第一牺牲层240和第二牺牲层220的刻蚀选择比大于2。

本实施例中，所述第一牺牲层240和第二牺牲层220的刻蚀选择比大于2，有利于后续在同一步骤中，去除所述第一牺牲层240、以及沿垂直于所述伪栅结构300侧壁方向的部分宽度的第二牺牲层220。

本实施例中，所述第一牺牲层240的材料包括半导体材料，有利于所述第一牺牲层240在所述基底100上外延生长，同时，也有利于所述叠层结构200在所述第一牺牲层240上外延生长，从而提高所述第一牺牲层240的工艺兼容性，使得所述第一牺牲层240和叠层结构200可以在同一工序中，采用外延生长工艺在所述基底100上生长。

本实施例中，所述第一牺牲层240的材料包括Si_1-yGe_y，所述第二牺牲层220的材料包括Si_1-xGe_x，其中，y＞x，也就是说，第一牺牲层240的材料中锗的原子百分比含量大于第二牺牲层220的材料中锗的原子百分比含量，从而使得所述第一牺牲层240的耐刻蚀度小于第二牺牲层220的耐刻蚀度。

本实施例中，在所述第一牺牲层240的材料Si_1-yGe_y中，y不宜过小。如果在所述第一牺牲层240的材料Si_1-yGe_y中，y过小，也就是说，锗的原子百分比含量值过小，则所述第一牺牲层240的耐刻蚀度过大，所述第一牺牲层240不易被刻蚀，对后续去除所述第一牺牲层240造成困难。为此，本实施例中，在所述第一牺牲层240的材料Si_1-yGe_y中，y≥0.3。例如，在所述第一牺牲层240的材料Si_1-yGe_y中，y为0.3、0.5、0.7或1。

本实施例中，所述第一牺牲层240的材料包括锗化硅，所述第二牺牲层220的材料包括锗化硅，有利于所述第一牺牲层240在所述基底100上外延生长，同时，有利于所述第二牺牲层220在所述第一牺牲层240上外延生长，从而形成质量较好的第二牺牲层220。

本实施例中，在所述第二牺牲层220的材料Si_1-xGe_x中，x不宜过大，也不宜过小。由于所述沟道层230通过在所述第二牺牲层220上外延生长获得，如果在所述第二牺牲层220的材料Si_1-xGe_x中，x过大，也就是说，锗的原子百分比含量值过大，形成所述沟道层230时，由所述第二牺牲层220的材料过渡至所述沟道层230的材料所需的过渡层过厚，导致形成的所述沟道层230的有效厚度过小，影响所述沟道层230的质量，从而影响所述半导体结构的性能；如果在所述第二牺牲层220的材料Si_1-xGe_x中，x过小，也就是说，锗的原子百分比含量值过小，则所述第二牺牲层220的耐刻蚀度过大，所述第二牺牲层220不易被刻蚀，对后续去除所述第二牺牲层220造成困难，同时，容易导致所述第二牺牲层220和沟道层230的刻蚀选择比过小，从而在去除所述第二牺牲层220的过程中，对所述沟道层230造成损伤，影响所述半导体结构的性能。为此，本实施例中，在所述第二牺牲层220的材料Si_1-xGe_x中，0.1≤x≤0.4。例如，在所述第二牺牲层220的材料Si_1-xGe_x中，x为0.1、0.25或0.4。

本实施例中，所述第一牺牲层240的材料包括Si_1-yGe_y，所述第二牺牲层220的材料包括Si_1-xGe_x，有利于后续在同一步骤中，去除所述第一牺牲层240、以及沿垂直于所述伪栅结构300侧壁方向的部分宽度的第二牺牲层220。

所述伪栅结构300用于为后续形成栅极结构占据空间位置。

具体地，所述伪栅结构300为叠层结构，包括伪栅氧化层(图未示)以及覆盖所述伪栅氧化层的伪栅层(图未示)。

作为一种示例，所述伪栅氧化层的材料为氧化硅，所述伪栅层的材料为多晶硅。

本实施例中，所述提供基底100的步骤中，所述基底100上还形成有覆盖所述伪栅结构300的顶部和侧壁的栅极侧墙310。

后续去除伪栅结构310之间间隙中的隔离材料层的过程中，所述栅极侧墙310用于保护所述伪栅结构300的侧壁，从而保障后续栅极结构的形成质量，并且在形成栅极结构后，保护栅极结构的侧壁。

所述栅极侧墙310可以为单层结构或叠层结构，所述栅极侧墙310的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙310为单层结构，所述栅极侧墙310的材料为氮化硅。

具体地，参考图7，所述提供基底100的步骤中，形成所述第一牺牲层240和叠层结构200之前，还包括：形成覆盖所述基底100的第一牺牲材料层120。

所述第一牺牲材料层120用于直接形成第一牺牲层240，相应的，所述第一牺牲材料层120厚度为5nm至15nm，所述第一牺牲材料层120的材料包括锗化硅。

继续参考图7，形成覆盖所述第一牺牲层材料层120的叠层材料层130，所述叠层材料层130包括一个或多个堆叠的沟道叠层材料层140，所述沟道叠层材料层140包括第二牺牲材料层150和位于所述第二牺牲材料层150上的沟道材料层160，其中，所述第一牺牲材料层120的耐刻蚀度小于第二牺牲材料层150的耐刻蚀度。

所述叠层材料层130用于形成叠层结构200，其中，所述沟道叠层材料层140用于形成沟道叠层310，所述牺牲材料层120用于形成牺牲层200，所述沟道材料层160用于形成沟道层230，所述第一牺牲材料层120用于形成第一牺牲层240，所述第二牺牲材料层150用于形成第二牺牲层220。

所述沟道材料层160包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料，用于直接形成沟道层230，所述第一牺牲材料层120的材料包括锗化硅，用于直接形成第一牺牲层240，所述第二牺牲材料层150的材料包括锗化硅，用于直接形成第二牺牲层220，且所述第一牺牲材料层120的耐刻蚀度小于所述第二牺牲材料层150的耐刻蚀度，使得所述第一牺牲层240耐刻蚀度小于所述第二牺牲层220耐刻蚀度。

本实施例中，在同一工序中形成所述叠层材料层130，简化了工艺流程，提高了工艺效率，节约了工艺成本。

本实施例中，采用外延生长工艺形成所述第一牺牲材料层120和叠层材料层130。

所述外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的膜层厚度尺寸，且所述外延生长工艺易于形成杂质较少的膜层，使得所述第一牺牲材料层120和叠层材料层130的质量较高，而且，所述第一牺牲材料层120的材料为锗化硅，所述第二牺牲材料层150的材料为锗化硅，所述沟道材料层160的材料为硅，所述基底100的材料为硅，则采用外延生长工艺能够在所述基底100上生长出第一牺牲材料层120，在所述第一牺牲材料层120上生长出第二牺牲材料层150，在所述第二牺牲材料层150上生长出沟道材料层160，在所述沟道材料层160上生长出第二牺牲材料层150，从而使得所述第一牺牲材料层120和叠层材料层130在同一工序中形成。

结合参考图8至图10，图形化所述叠层材料层130和第一牺牲材料层120，形成凸立于所述基底100的第一牺牲层240、以及位于所述第一牺牲层240上的叠层结构200。

本实施例中，所述叠层材料层130可以用于同时在多个区域形成多个叠层结构200，简化了工艺流程，提高了工艺效率，节约了工艺成本。

参考图11，图11为基于图9的剖视图，去除所述伪栅结构300两侧的叠层结构200和第一牺牲层240，形成贯穿所述叠层结构200和第一牺牲层240的第一沟槽410。

所述第一沟槽410露出所述第一牺牲层240和第二牺牲层220的侧壁，为后续去除所述第一牺牲层240和部分第二牺牲层220做准备，后续还通过所述第一沟槽410形成隔离层和内侧墙，所述第一沟槽410还为后续形成源漏掺杂层提供空间位置。

本实施例中，采用干法刻蚀工艺去除所述伪栅结构300两侧的叠层结构200和第一牺牲层240。

所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，有利于减小对所述第一沟槽410底部的所述基底100的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高第一沟槽410的侧壁形貌质量和尺寸精度。

结合参考图12和图13，图12为基于图11的剖视图，图13为基于图10的剖视图，通过所述第一沟槽410去除所述叠层结构200底部的第一牺牲层240，形成与所述第一沟槽410相连通的第二沟槽420；通过所述第一沟槽410，沿垂直于所述伪栅结构300侧壁方向，去除部分宽度的第二牺牲层220，形成与所述第一沟槽410相连通的第三沟槽430。

所述第二沟槽420用于为后续形成隔离层提供空间位置。

需要说明的是，如图13所示，所述叠层结构200通过所述伪栅结构300支撑，使得在形成第二沟槽420后，所述叠层结构200悬置于所述基底100上方。

本实施例中，形成所述第二沟槽420的步骤中，采用湿法刻蚀工艺去除所述第一牺牲层240。

所述湿法刻蚀工艺有利于将所述第一牺牲层240去除干净。

本实施例中，所述湿法刻蚀工艺的刻蚀溶液包括盐酸溶液。

所述盐酸溶液具有较好的各向同性特性，有利于去除干净所述第一牺牲层240，且所述盐酸溶液对锗化硅与硅能够具有较好的刻蚀选择比，有利于在去除所述第一牺牲层240的过程中，减少对沟道层230的损伤。

所述第三沟槽430用于为后续形成内侧墙提供空间位置。

本实施例中，采用湿法刻蚀工艺去除部分宽度的所述第二牺牲层220，形成所述第三沟槽430。

本实施例中，所述湿法刻蚀工艺的刻蚀溶液包括盐酸溶液。

所述盐酸溶液对锗化硅与硅能够具有较好的刻蚀选择比，有利于在去除部分宽度的所述第二牺牲层220的过程中，减少对沟道层230的损伤。

本实施例中，在同一步骤中，通过所述第一沟槽410去除所述叠层结构200底部的第一牺牲层240、以及沿垂直于所述伪栅结构300侧壁方向的部分宽度的第二牺牲层220，形成于所述第一沟槽410相连通的第二沟槽420和第三沟槽430。

本实施例在同一步骤中形成第二沟槽420和第三沟槽430，提高了形成所述第三沟槽430的工艺兼容性，并且简化了工艺流程，提高了工艺效率。

本实施例中，形成所述第二沟槽420和第三沟槽430的步骤中，采用湿法刻蚀工艺去除所述叠层结构200底部的第一牺牲层240、以及沿垂直于所述伪栅结构300侧壁方向的部分宽度的第二牺牲层220。

所述湿法刻蚀工艺具有各向同性刻蚀的特性，并且能够实现较好的刻蚀选择比，从而能够在去除干净所述第一牺牲层240的同时，保障去除部分宽度的所述第二牺牲层220。

本实施例中，所述湿法刻蚀工艺的刻蚀溶液包括盐酸溶液。

所述盐酸溶液能够对于不同锗的原子百分比含量的锗化硅具有较好的刻蚀选择比，从而有利于在去除干净所述第一牺牲层240的同时，保障去除部分宽度的所述第二牺牲层220。

需要说明的是，通过合理设定第一牺牲层240和第二牺牲层220中的锗浓度、第一牺牲层240的厚度、以及刻蚀工艺的工艺参数，从而能够在同一步骤中，在去除所述第一牺牲层240的情况下，形成横向尺寸满足工艺需求的第三沟槽430。其中，横向指的是：垂直于所述伪栅结构300侧壁方向。

结合参考图14至图16，图14和图15为基于图12的剖视图，图16为基于图13的剖视图，在同一步骤中填充所述第二沟槽420和第三沟槽430，在所述第二沟槽420中形成隔离层500，在所述第三沟槽430中形成内侧墙510。

本实施例中，通过采用先形成第一牺牲层240为隔离层500占据空间位置，再去除所述第一牺牲层240，形成隔离层500的方法，有利于位于所述第一牺牲层240上的叠层结构200的生长，并且可以根据工艺需求灵活选用所述第一牺牲层240的材料，提高所述第一牺牲层240的工艺兼容性，此外，后续去除第二牺牲层220形成栅极结构后，所述栅极结构形成于所述隔离层500上，则所述隔离层500有效隔绝了所述栅极结构和基底100的接触，从而减小了所述栅极结构和基底100之间产生漏电流的概率，同时在所述沟道层230开启时，减少或避免所述基底100因被开启而造成寄生电容变大的情况，而且，本实施例中，在同一步骤中填充所述第二沟槽420和第三沟槽430，形成隔离层500和内侧墙510，提高了形成所述隔离层500的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。

本实施例中，所述隔离层500的材料包括介电材料，所述介电材料能够对栅极结构和基底100起到隔绝作用，而且，介电材料的工艺兼容性高，从而减小所述隔离层500对工艺制程的影响。

本实施例中，所述隔离层510的材料包括SiN、SiON、SiOCN、SiOC或SiOCH，SiN、SiON、SiOCN、SiOC或SiOCH的k值较小，更有利于较好地隔绝栅极结构和基底100，降低所述栅极结构和基底100之间的寄生电容。

本实施例中，所述隔离层500形成于第一牺牲层240所占据的空间，相应的，位于所述伪栅结构300下方的隔离层500的厚度为5nm至15nm。

所述内侧墙510起到隔离后续形成的栅极结构和源漏掺杂层的作用，以减小栅极结构和源漏掺杂层之间的寄生电容。

本实施例中，在同一步骤中形成所述隔离层500和内侧墙510，相应的，所述内侧墙510的材料包括介电材料，所述介电材料能够对所述栅极结构和源漏掺杂层起到隔离作用。

本实施例中，在同一步骤中形成所述隔离层500和内侧墙510，相应的，所述内侧墙510的材料包括SiN、SiON、SiOCN、SiOC或SiOCH，SiN、SiON、SiOCN、SiOC或SiOCH的k值较小，更有利于较好地隔离所述栅极结构和源漏掺杂层，降低所述栅极结构和源漏掺杂层之间的寄生电容。

具体地，参考图14，形成所述隔离层500和内侧墙510的步骤包括：形成覆盖所述伪栅结构300的侧壁和顶部、所述叠层结构200侧壁、以及所述第一沟槽410露出的基底100顶部的隔离材料层440，所述隔离材料层440还填充于所述第二沟槽420和第三沟槽430中。

所述隔离材料层440用于形成隔离层500。

本实施例中，形成所述隔离材料层440的步骤中，采用原子层沉积工艺形成所述隔离材料层440。

采用原子层沉积工艺形成的所述隔离材料层440的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述隔离材料层440能够在填充所述第二沟槽420和第三沟槽430的同时，很好地覆盖所述伪栅结构300的侧壁和顶部、所述叠层结构200侧壁。

相应的，所述隔离材料层440的材料包括介质材料，所述隔离材料层440的材料包括SiN、SiON、SiOCN、SiOC或SiOCH。

本实施例中，形成所述隔离材料层440的过程中，所述隔离材料层440还覆盖所述栅极侧墙310，从而在后续去除所述伪栅结构300侧壁的隔离材料层440的过程中，所述栅极侧墙310可以保护所述伪栅结构300的侧壁，从而保障后续栅极结构的形成质量。

结合参考图15和图16，对所述隔离材料层440进行刻蚀，保留位于所述第二沟槽420中以及所述第一沟槽410露出的基底100顶部的剩余隔离材料层440作为隔离层500，且所述隔离层500露出所述叠层结构200的侧壁，保留位于所述第三沟槽430中的隔离材料层440作为内侧墙510。

所述隔离层500露出所述叠层结构200的侧壁，为后续在所述第一沟槽410中形成源漏掺杂层做准备。

本实施例中，对所述隔离材料层440进行刻蚀的步骤中，采用干法刻蚀工艺对所述隔离材料层440进行刻蚀。

所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，有利于在对所述隔离材料层440进行刻蚀的过程中，减小对栅极侧墙310和沟道层230的损伤，同时，所述干法刻蚀工艺更具方向性，有利于形成侧壁质量较高的内侧墙510和隔离层500。

作为一种示例，对所述隔离材料层440进行刻蚀，所述第一沟槽410底部残留有部分厚度的隔离材料层440，因此，所述隔离层500还延伸覆盖所述第一沟槽410底部。

通过使所述隔离层500还延伸覆盖所述第一沟槽410底部，有利于后续形成源漏掺杂层后，减小所述源漏掺杂层之间的漏电，同时，降低所述源漏掺杂层和基底100之间的寄生电容。

需要说明的是，在其他实施例中，根据隔离材料层的厚度，在刻蚀所述隔离材料层后，所述第一沟槽底部的隔离材料层也可以被去除。

参考图17，图17为基于图15的剖视图，形成所述隔离层500和内侧墙510后，在所述第一沟槽410中形成源漏掺杂层170。

所述源漏掺杂层170用于作为所形成晶体管的源区或漏区。

在所述第一沟槽410中，所述源漏掺杂层170以沟道层230作为外延生长基础进行外延生长，因此，本实施例中，形成所述源漏掺杂层170的步骤中，所述源漏掺杂层170与所述内侧墙510相接触。

所述源漏掺杂层170的掺杂类型与相对应的晶体管的沟道导电类型相同，具体地，当所述基底100用于形成NMOS晶体管时，所述源漏掺杂层170内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底100用于形成PMOS晶体管时，所述源漏掺杂层170内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。

结合参考图18和19，图18为基于图17的剖视，图19为基于图16的剖视图，形成所述源漏掺杂层170之后，所述形成方法还包括：形成覆盖所述伪栅结构300侧壁和源漏掺杂层170的层间介质层180，所述层间介质层180露出所述伪栅结构300的顶部。

所述层间介质层180用于相邻器件之间起到隔离作用，所述层间介质层180露出所述伪栅结构300的顶部，为去除所述伪栅结构300做准备，所述层间介质层180还用于为后续形成栅极结构提供工艺基础。

所述层间介质层180的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

本实施例中，去除所述伪栅结构300，在所述层间介质层180中形成栅极开口(图未示)，所述栅极开口露出所述第二牺牲层220。

所述栅极开口为后续形成栅极结构提供空间位置，同时为去除所述第二牺牲层220做准备。

本实施例中，通过所述栅极开口去除所述第二牺牲层220。

通过所述栅极开口去除所述第二牺牲层220，露出所述沟道层230的各个表面，使得后续形成的栅极结构环绕覆盖所述沟道层230。

本实施例中，去除所述第二牺牲层220后，在所述栅极开口中形成栅极结构600，所述栅极结构600包括沿所述栅极结构600延伸方向环绕所述沟道层230的栅介质层610、以及位于所述栅介质层610上的栅电极层620，所述栅极结构600的底部和所述基底100之间通过所述隔离层500相隔离。

所述栅极结构600用于控制晶体管的沟道的开启或关断。

所述栅极结构600包覆所述沟道层230，则所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。

所述栅介质层610用于隔离栅电极层620与沟道层230、以及栅电极层620与基底100。

所述栅介质层610的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。本实施例中，所述栅介质层610包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

需要说明的是，栅介质层610还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道层230之间。具体地，栅氧化层的材料可以为氧化硅。

本实施例中，所述栅极结构600为金属栅极结构，因此，所述栅电极层720的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

具体地，所述栅电极层620包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。

在另一些实施例中，栅电极层也可以仅包括功函数层。

在其他实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。

图20至图22是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述隔离层露出所述栅极结构两侧的基底顶面。

结合参考图20和图21，形成所述隔离层503和内侧墙513之后，后续形成所述源漏掺杂层之前，还包括：去除所述第一沟槽413底部的隔离层503，露出所述基底103顶面。

去除所述第一沟槽413底部的隔离层503，露出所述基底103顶面，为后续形成所述源漏掺杂层做准备，使得所述源漏掺杂层能够在所述基底103顶面生长，从而提高所述源漏掺杂层的生长速率和形成质量。

本实施例中，去除所述第一沟槽413底部的隔离层503的步骤中，采用干法刻蚀工艺去除所述第一沟槽413底部的隔离层503。

所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，有利于减小对所述第一沟槽413底部所述基底103和沟道层233的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高剩余隔离层503的侧壁形貌质量和尺寸精度。

需要说明的是，在去除高于所述叠层结构203底部的隔离材料层之后，如果所述第一沟槽413中，沟道层233侧壁还留存部分所述隔离材料层未去除干净，可以在去除所述第一沟槽413底部的隔离层503的工序中，进一步去除高于所述叠层结构203底部的隔离材料层，将沟道层233侧壁的隔离材料层去除干净。

还需要说明的是，可以在同一步骤中，依次刻蚀隔离材料层、以及所述第一沟槽413底部的隔离层503，工艺兼容性较高，且工艺简单。

参考图22，在所述第一沟槽413中形成源漏掺杂层173的过程中，所述源漏掺杂层173与所述基底103顶面相接触。

在相邻所述源漏掺杂层173通过所述隔离层503进行有效隔离的同时，所述源漏掺杂层173与基底103相接触，有利于增加所述源漏掺杂层173的生长速率，并提升所述源漏掺杂层173的生长质量，减少生长过程中产生的缺陷。

对本实施例所述形成方法的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：

基底，所述基底表面的法线方向为纵向；

沟道层结构，悬置于所述基底上方，在所述纵向上，所述沟道层结构包括一个或多个间隔的沟道层；

栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，在所述纵向上，所述栅极结构中位于相邻所述沟道层之间、以及位于所述沟道层与隔离层之间的部分作为栅极叠层；

隔离层，位于所述栅极结构底部的基底上，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离；

源漏掺杂层，位于所述栅极结构两侧的基底上，在所述沟道层结构的延伸方向上，所述源漏掺杂层与所述沟道层结构的端部相接触；

内侧墙，位于所述栅极叠层和源漏掺杂层之间，其中，位于底部的沟道层与隔离层之间的内侧墙与所述隔离层为一体结构，且所述内侧墙覆盖所述栅极叠层露出的隔离层顶部。

2.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层的底部与所述基底相接触；

沿垂直于所述栅极结构的侧壁方向，所述内侧墙的外侧壁与所述隔离层的端部相齐平。

3.如权利要求1所述的半导体结构，其特征在于，所述隔离层和内侧墙的材料均包括低k介质材料。

4.如权利要求1所述的半导体结构，其特征在于，所述隔离层和内侧墙的材料均包括SiN、SiON、SiOCN、SiOC或SiOCH。

5.如权利要求1所述的半导体结构，其特征在于，所述隔离层的厚度为5nm至15nm。

6.如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。

7.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种；所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

8.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述叠层结构和第一牺牲层的伪栅结构，所述伪栅结构覆盖所述叠层结构的部分侧壁和部分顶部、以及所述第一牺牲层的部分侧壁，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；

去除所述伪栅结构两侧的叠层结构和第一牺牲层，形成贯穿所述叠层结构和第一牺牲层的第一沟槽；

通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽；

通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽；

在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成隔离层，在所述第三沟槽中形成内侧墙；

形成所述隔离层和内侧墙后，在所述第一沟槽中形成源漏掺杂层。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，在同一步骤中，通过所述第一沟槽去除所述叠层结构底部的第一牺牲层、以及沿垂直于所述伪栅结构侧壁方向的部分宽度的第二牺牲层，形成于所述第一沟槽相连通的第二沟槽和第三沟槽。

10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述内侧墙和隔离层的步骤包括：形成覆盖所述伪栅结构的侧壁和顶部、所述叠层结构侧壁、以及所述第一沟槽露出的基底顶部的隔离材料层，所述隔离材料层还填充于所述第二沟槽和第三沟槽中；

对所述隔离材料层进行刻蚀，保留位于所述第二沟槽中以及所述第一沟槽露出的基底顶部的剩余隔离材料层作为隔离层，且所述隔离层露出所述叠层结构的侧壁，保留位于所述第三沟槽中的隔离材料层作为内侧墙。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述隔离层和内侧墙之后，形成所述源漏掺杂层之前，还包括：去除所述第一沟槽底部的隔离层，露出所述基底顶面；

在所述第一沟槽中形成源漏掺杂层的过程中，所述源漏掺杂层与所述基底顶面相接触。

12.如权利要求8所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，形成所述第一牺牲层和叠层结构之前，还包括：形成覆盖所述基底的第一牺牲材料层；

形成覆盖所述第一牺牲材料层的叠层材料层，所述叠层材料层包括一个或多个堆叠的沟道叠层材料层，所述沟道叠层材料层包括第二牺牲材料层和位于所述第二牺牲材料层上的沟道材料层，其中，所述第一牺牲材料层的耐刻蚀度小于第二牺牲材料层的耐刻蚀度；

图形化所述叠层材料层和第一牺牲材料层，形成凸立于所述基底的第一牺牲层、以及位于所述第一牺牲层上的叠层结构。

13.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层之后，所述形成方法还包括：形成覆盖所述伪栅结构侧壁和源漏掺杂层的层间介质层，所述层间介质层露出所述伪栅结构的顶部；

去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述第二牺牲层；

通过所述栅极开口去除所述第二牺牲层；

去除所述第二牺牲层后，在所述栅极开口中形成栅极结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离。

14.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一沟槽的步骤中，采用干法刻蚀工艺去除所述伪栅结构两侧的叠层结构和第一牺牲层。

15.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第二沟槽和第三沟槽的步骤中，采用湿法刻蚀工艺去除所述叠层结构底部的第一牺牲层、以及沿垂直于所述伪栅结构侧壁方向的部分宽度的第二牺牲层。

16.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层的步骤中，采用原子层沉积工艺形成所述隔离材料层。

17.如权利要求10所述的半导体结构的形成方法，其特征在于，对所述隔离材料层进行刻蚀的步骤中，采用干法刻蚀工艺对所述隔离材料层进行刻蚀。

18.如权利要求11所述的半导体结构的形成方法，其特征在于，去除所述第一沟槽底部的隔离层的步骤中，采用干法刻蚀工艺去除所述第一沟槽底部的隔离层。

19.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一牺牲层和第二牺牲层的刻蚀选择比大于2。

20.如权利要求8所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述第一牺牲层的材料包括半导体材料。

21.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料包括Si_1-yGe_y，所述第二牺牲层的材料包括Si_1-xGe_x，其中，y＞x。

22.如权利要求21所述的半导体结构的形成方法，其特征在于，在所述第一牺牲层的材料Si_1-yGe_y中，y≥0.3；在所述第二牺牲层的材料Si_1-xGe_x中，0.1≤x≤0.4。

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