CN115714133A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN115714133A
CN115714133A CN202110969140.XA CN202110969140A CN115714133A CN 115714133 A CN115714133 A CN 115714133A CN 202110969140 A CN202110969140 A CN 202110969140A CN 115714133 A CN115714133 A CN 115714133A
Authority
CN
China
Prior art keywords
layer
source
forming
epitaxial layer
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110969140.XA
Other languages
English (en)
Inventor
金吉松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110969140.XA priority Critical patent/CN115714133A/zh
Priority to US17/725,754 priority patent/US20230056668A1/en
Publication of CN115714133A publication Critical patent/CN115714133A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，方法包括：在栅极结构两侧的沟道结构中形成源漏凹槽；在源漏凹槽的底部形成牺牲外延层；在牺牲外延层上形成位于源漏凹槽内的源漏掺杂层；去除牺牲外延层，在源漏掺杂层的下方与凸起部之间形成空隙，从而实现源漏掺杂层与其下方凸起部之间的隔离，有利于防止在源漏掺杂层下方的凸起部内形成寄生器件，相应减小半导体结构的漏电流；牺牲外延层为外延层材料，在源漏凹槽的底部形成牺牲外延层后，相应能够以牺牲外延层为基础，利用外延工艺，在牺牲外延层上形成位于源漏凹槽内的源漏掺杂层，有利于防止对形成源漏掺杂层的外延工艺产生不利影响、保障源漏掺杂层的外延生长质量，优化了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如：鳍式场效应晶体管(FinFET)和全包围栅极(Gate-all-around，GAA)晶体管等。其中，鳍式场效应晶体管中，栅极三面包围鳍状(Fin)的沟道；全包围栅极晶体管中，栅极从四周包围沟道所在的区域。与平面晶体管相比，鳍式场效应晶体管和全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，目前半导体结构的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，减小半导体结构的漏电流，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及多个分立于衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构；隔离层，位于所述衬底上且围绕凸起部，所述隔离层顶面低于所述凸起结构顶面；器件栅极结构，位于所述隔离层上且横跨所述沟道结构；源漏掺杂层，位于所述器件栅极结构两侧的沟道结构内，且所述源漏掺杂层的底部与所述凸起部之间形成有空隙。
可选的，所述半导体结构还包括：层间介质层，位于所述器件栅极结构露出的隔离层上，所述层间介质层覆盖所述源漏掺杂层；所述层间介质层填充部分的所述空隙，或者所述层间介质层填充满所述空隙。
可选的，所述隔离层包括：位于所述器件栅极结构下方的第一隔离层以及位于所述栅极结构侧部的第二隔离层；所述第二隔离层的顶面，低于所述第一隔离层的顶面。
可选的，所述源漏掺杂层包括：侧壁外延层，与所述器件栅极结构下方的沟道结构的侧壁相接触；源漏外延层，位于所述侧壁外延层的侧壁上。
可选的，所述侧壁外延层的材料包括：硅、磷化硅、锗化硅、碳化硅、锗、氮化镓、砷化镓和镓化铟中的一种或多种。
可选的，沿垂直于所述源漏掺杂层底壁的方向，所述空隙的高度为5nm至10nm。
可选的，所述衬底的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；所述凸起部的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；所述沟道结构的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
可选的，所述凸起结构为鳍部，所述凸起部和所述沟道结构为一体型结构；或者，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层；所述器件栅极结构包围所述沟道层。
可选的，所述器件栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
可选的，所述栅介质层的材料包括：氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种；所述栅极层的材料包括：TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及多个分立于衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构，所述衬底上形成有围绕凸起部的隔离层，所述隔离层顶面低于所述凸起结构顶面；在所述隔离层上形成横跨所述沟道结构的栅极结构；在所述栅极结构两侧的沟道结构中形成源漏凹槽；在所述源漏凹槽的底部形成牺牲外延层；在所述牺牲外延层上形成位于源漏凹槽内的源漏掺杂层；去除所述牺牲外延层，在所述源漏掺杂层的下方与所述凸起部之间形成空隙。
可选的，所述半导体结构的形成方法还包括：在去除所述牺牲外延层之后，在所述栅极结构露出的隔离层上形成层间介质层，所述层间介质层覆盖所述源漏掺杂层，所述层间介质层填充部分的所述空隙，或者所述层间介质层填充满所述空隙。
可选的，在形成所述源漏掺杂层的步骤中，所述源漏掺杂层覆盖露出的所述牺牲外延层的表面；去除所述牺牲外延层的步骤包括：在形成所述源漏掺杂层之后，去除所述栅极结构露出的部分厚度的所述隔离层，暴露出所述牺牲外延层的部分侧壁；通过暴露出的所述牺牲外延层的侧壁，去除所述牺牲外延层。
可选的，形成所述源漏凹槽的步骤中，所述源漏凹槽的底面低于所述隔离层的底面。
可选的，形成所述牺牲外延层的步骤中，所述牺牲外延层的顶面齐平于或低于所述隔离层的顶面。
可选的，采用外延工艺，形成所述牺牲外延层。
可选的，所述半导体结构的形成方法还包括：在形成所述牺牲外延层的步骤中，采用外延工艺，在所述源漏凹槽侧壁露出的沟道结构上形成侧壁外延层，所述侧壁外延层与所述牺牲外延层为一体型结构；形成所述源漏掺杂层的步骤包括：在所述侧壁外延层和牺牲外延层上形成源漏外延层，所述源漏外延层和所述侧壁外延层用于构成所述源漏掺杂层。
可选的，所述牺牲外延层与所述凸起部之间具有刻蚀选择比，且所述牺牲外延层与所述源漏掺杂层之间具有刻蚀选择比；所述牺牲外延层的材料包括硅、磷化硅、锗化硅、碳化硅、锗、氮化镓、砷化镓和镓化铟中的一种或多种。
可选的，形成所述牺牲外延层的步骤中，所述牺牲外延层的厚度为5nm至10nm。
可选的，在提供基底的步骤中，所述凸起结构为鳍部；或者，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间形成有占位部。
可选的，在形成所述栅极结构的步骤中，所述栅极结构为伪栅结构；所述凸起结构为鳍部；所述半导体结构的形成方法还包括：在形成源漏掺杂层之后，去除所述伪栅结构形成栅极开口；在所述栅极开口内形成器件栅极结构；或者，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间形成有占位部；所述半导体结构的形成方法还包括：在形成所述源漏掺杂层之后，去除所述伪栅结构形成栅极开口；通过所述栅极开口，去除所述占位部，在所述凸起部与所述沟道层之间、或者在相邻的沟道层之间形成通槽，所述通槽与所述栅极开口相连通；在所述栅极开口和通槽内形成器件栅极结构，所述器件栅极结构包围所述沟道层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，所述源漏掺杂层的底部与所述凸起部之间形成有空隙，从而通过所述空隙，实现源漏掺杂层与其下方凸起部之间的隔离，有利于防止在源漏掺杂层下方的凸起部内形成寄生器件，相应减小半导体结构的漏电流，优化了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，在形成源漏凹槽之后，在源漏凹槽内形成源漏掺杂层之前，还在所述源漏凹槽的底部形成牺牲外延层，相应地，在形成源漏掺杂层的步骤中，所述源漏掺杂层位于所述牺牲外延层上；并且，在形成源漏掺杂层后，去除所述牺牲外延层，在所述源漏掺杂层的下方与所述凸起部之间形成空隙，从而实现源漏掺杂层与其下方凸起部之间的隔离，有利于防止在源漏掺杂层下方的凸起部内形成寄生器件，相应减小半导体结构的漏电流；而且，源漏掺杂层通常通过外延工艺形成，牺牲外延层为外延层材料，在所述源漏凹槽的底部形成牺牲外延层后，相应能够以所述牺牲外延层为基础，利用外延工艺，在所述牺牲外延层上形成位于源漏凹槽内的源漏掺杂层，有利于防止对形成源漏掺杂层的外延工艺产生不利影响、保障源漏掺杂层的外延生长质量，优化了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是另一种半导体结构的结构示意图；
图3至图4是本发明半导体结构一实施例的结构示意图；
图5至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体结构的性能有待提高。以下结合附图，对目前半导体结构的性能仍有待提高的原因进行分析说明。
具体地，以全包围栅极晶体管(Gate-all-around，GAA)为示例，全包围栅极晶体管通常包括：基底，包括衬底和多个分立于衬底上的凸起部；沟道结构层，位于所述凸起部上且与所述凸起部间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；栅极结构，横跨所述沟道结构层，且还位于相邻的所述沟道层之间或位于凸起部和与所述凸起部相邻的沟道层之间，所述栅极结构包围所述沟道层；源漏掺杂层，位于所述栅极结构两侧且覆盖所述沟道结构层的侧壁。
其中，所述源漏掺杂层位于所述凸起部上且还与所述凸起部相接触，这导致在沟道结构层下方的凸起部中会形成寄生器件，造成沟道结构层下方的凸起部中也会产生漏电流。尤其是，当源漏掺杂层还嵌入于所述凸起部中时，在位于栅极结构两侧的所述源漏掺杂层之间会形成凸立的凸起结构，导致凸起结构内会形成寄生沟道，器件的漏电流更加严重，当源漏掺杂层嵌于凸起部的深度越深时，器件的漏电流越严重。
目前有两种方法，试图减小半导体结构的漏电流。
参考图1，是一种半导体结构的结构示意图，所述半导体结构包括：基底10，所述基底10上形成有若干分立的凸起部16；沟道结构层11，位于所述凸起部16上且与所述凸起部16间隔设置，所述沟道结构层11包括一个或多个间隔设置的沟道层12；栅极结构13，横跨所述沟道结构层11，且还位于相邻的所述沟道层12之间或位于凸起部16和与所述凸起部16相邻的沟道层12之间，所述栅极结构20包围所述沟道层12；源漏掺杂层14，位于所述栅极结构13两侧且覆盖所述沟道结构层11的侧壁；隔离层15，位于所述凸起部16与所述源漏掺杂层14之间。
所述半导体结构中，在源漏掺杂层14与凸起部16之间设置所述隔离层15，以隔离所述源漏掺杂层14与所述凸起部16，使得源漏掺杂层14不能与所述凸起部16相接触，从而减小在沟道结构层11下方凸起部16内产生的漏电流。
但是，源漏掺杂层14通常通过外延工艺形成，在源漏掺杂层14的底部与所述凸起部16之间设置所述隔离层15，会大幅影响形成源漏掺杂层14的外延工艺，进而导致源漏掺杂层14的形成质量不佳，半导体结构的性能不佳。
参考图2，是另一种半导体结构的结构示意图，所述半导体结构包括：基底20，所述基底20上形成有若干分立的凸起部26；隔离层25，位于所述凸起部26上；沟道结构层21，位于所述隔离层25上且与所述隔离层25间隔设置，所述沟道结构层21包括一个或多个间隔设置的沟道层22；栅极结构23，横跨所述沟道结构层21，且还位于相邻的所述沟道层22之间或位于隔离层25和与所述隔离层25相邻的沟道层22之间，所述栅极结构23包围所述沟道层22；源漏掺杂层24，位于所述栅极结构23两侧的隔离层25上且覆盖所述沟道结构层21的侧壁。
所述半导体结构中，在所述沟道结构层21、栅极结构23和源漏掺杂层24的下方均设置所述隔离层25，从而通过所述隔离层25，将整个器件与所述凸起部26隔离，相应降低在凸起部26内产生的漏电流。
其中，所述半导体结构在源漏掺杂层24的底部与所述凸起部26之间设置所述隔离层25，也会影响形成源漏掺杂层24的外延工艺，导致源漏掺杂层24的形成质量不佳，半导体结构的性能不佳。并且，目前也没有公开形成所述隔离层25的具体方法。
对于鳍式场效应晶体管(FinFET)，在源漏掺杂层的底部，或者在源漏掺杂层和有效鳍部的下方设置隔离层，同样存在上述的问题。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及多个分立于衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构；隔离层，位于所述衬底上且围绕凸起部，所述隔离层顶面低于所述凸起结构顶面；器件栅极结构，位于所述隔离层上且横跨所述沟道结构；源漏掺杂层，位于所述器件栅极结构两侧的沟道结构内，且所述源漏掺杂层的底部与所述凸起部之间形成有空隙。
本发明实施例提供的半导体结构，所述源漏掺杂层的底部与所述凸起部之间形成有空隙，从而通过所述空隙，实现源漏掺杂层与其下方凸起部之间的隔离，有利于防止在源漏掺杂层下方的凸起部内形成寄生器件，相应减小半导体结构的漏电流，优化了半导体结构的性能。
为了解决所述技术问题，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及多个分立于衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构，所述衬底上形成有围绕凸起部的隔离层，所述隔离层顶面低于所述凸起结构顶面；在所述隔离层上形成横跨所述沟道结构的栅极结构；在所述栅极结构两侧的沟道结构中形成源漏凹槽；在所述源漏凹槽的底部形成牺牲外延层；在所述牺牲外延层上形成位于源漏凹槽内的源漏掺杂层；去除所述牺牲外延层，在所述源漏掺杂层的下方与所述凸起部之间形成空隙。
本发明实施例提供的半导体结构的形成方法中，在形成源漏凹槽之后，在源漏凹槽内形成源漏掺杂层之前，还在所述源漏凹槽的底部形成牺牲外延层，相应地，在形成源漏掺杂层的步骤中，所述源漏掺杂层位于所述牺牲外延层上；并且，在形成源漏掺杂层后，去除所述牺牲外延层，在所述源漏掺杂层的下方与所述凸起部之间形成空隙，从而实现源漏掺杂层与其下方凸起部之间的隔离，有利于防止在源漏掺杂层下方的凸起部内形成寄生器件，相应减小半导体结构的漏电流；而且，源漏掺杂层通常通过外延工艺形成，牺牲外延层为外延层材料，在所述源漏凹槽的底部形成牺牲外延层后，相应能够以所述牺牲外延层为基础，利用外延工艺，在所述牺牲外延层上形成位于源漏凹槽内的源漏掺杂层，有利于防止对形成源漏掺杂层的外延工艺产生不利影响、保障源漏掺杂层的外延生长质量，优化了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图3至图4，示出了本发明半导体结构一实施例的结构示意图。其中，图3为立体结构示意图，图4为图3沿1-1’方向的剖视图。
本实施例中，所述半导体结构包括：基底100，包括衬底115以及多个分立于衬底115上的凸起结构110，所述凸起结构110包括凸起部111和位于凸起部111上的沟道结构112；隔离层120，位于所述衬底115上且围绕凸起部111，所述隔离层120顶面低于所述凸起结构110顶面；器件栅极结构220，位于所述隔离层120上且横跨所述沟道结构112；源漏掺杂层200，位于所述器件栅极结构220两侧的沟道结构112内，且所述源漏掺杂层200的底部与所述凸起部111之间形成有空隙210。
所述基底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述衬底115为硅衬底，即所述衬底115的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
多个凸起结构110分立在衬底115上，多个凸起结构110之间平行且间隔排列。
所述凸起部111用于为形成隔离层120提供工艺基础，以便隔离层120能够围绕凸起部111，从而能够实现相邻凸起结构110之间的隔离，还能够隔离衬底115和器件栅极结构220。
本实施例中，所述凸起部111的材料为单晶硅。在其他实施例中，凸起部的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述凸起部111与所述衬底115为一体型结构。在其他实施例中，凸起部还可以是形成于衬底上的半导体层，凸起部相应与半导体层不为一体型结构。
所述沟道结构112用于提供场效应晶体管的导电沟道。
本实施例中，所述沟道结构112的材料为单晶硅。在其他实施例中，沟道结构的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，以形成鳍式场效应晶体管为示例进行说明。所述凸起结构110为鳍部110(a)，所述凸起部111和所述沟道结构112相应为一体型结构。其中，所述凸起部111用于作为鳍部底部，所述沟道结构112用于作为有效鳍部，在场效应晶体管工作时，在所述有效鳍部内形成导电沟道。
在其他实施例中，当形成其他结构类型的晶体管时，所述凸起结构还可以为其他的结构类型。例如：当形成全包围栅极晶体管时，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层。其中，所述沟道层用于提供全包围栅极晶体管的导电沟道。
所述隔离层120用于隔离相邻的凸起结构110。更具体地，隔离层120用于隔离相邻的凸起部111，还用于隔离所述衬底115与所述器件栅极结构220。
具体地，所述隔离层120覆盖所述凸起部111的侧壁，且暴露出所述沟道结构112。
本实施例中，所述凸起结构110为鳍部110(a)，被所述隔离层120露出的所述鳍部110(a)(即所述沟道结构112)作为有效鳍部(Active Fin)，有效鳍部用于提供场效应晶体管的导电沟道。
本实施例中，所述隔离层120为浅沟槽隔离结构(Shallow trench isolation，STI)。本实施例中，所述隔离层120的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
为方便示意和说明，在剖视图中，用虚线框120示意出隔离层120在沿垂直于衬底115方向的位置和厚度。
需要说明的是，本实施例中，所述隔离层120包括：位于所述栅极结构130下方的第一隔离层120(1)以及位于所述栅极结构130侧部的第二隔离层120(2)；且所述第二隔离层120(2)的顶面，低于所述第一隔离层120(1)的顶面。
所述第二隔离层120(2)的顶面低于所述第一隔离层120(1)的顶面，是由于在半导体结构的形成过程中，隔离层120上形成有用于为器件栅极结构220占位的伪栅结构，并且在沟道结构112内形成源漏凹槽，还在源漏凹槽的底部形成用于为空隙210占位的牺牲外延层，随后以牺牲外延层为基础进行外延工艺形成源漏掺杂层200，在形成源漏掺杂层200之后，去除伪栅结构露出的部分厚度隔离层120，从而暴露出牺牲外延层的侧壁，以便通过暴露出的牺牲外延层侧壁去除牺牲外延层形成所述空隙210。
其中，以所述牺牲外延层为基础，利用外延工艺，在所述牺牲外延层上形成源漏掺杂层200，有利于防止对形成源漏掺杂层200的外延工艺产生不利影响、保障源漏掺杂层200的外延生长质量，优化了半导体结构的性能。
器件栅极结构220，用于控制导电沟道的开启和关断。
本实施例中，半导体结构为鳍式场效应晶体管，所述器件栅极结构220横跨所述鳍部110(a)且覆盖所述鳍部110(a)的部分顶部和部分侧壁。
在其他实施例中，当半导体结构为全包围栅极晶体管时，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层；所述器件栅极结构包围所述沟道层。
所述器件栅极结构220包括栅介质层221和位于所述栅介质层221上的栅极层222。
所述栅介质层211用于实现栅极层222与沟道之间的电隔离。
所述栅介质层211的材料包括：氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
所述栅极层222用于作为栅极结构220与外部电路电连接的外接电极。
本实施例中，所述器件栅极结构220为金属栅极结构。相应地，所述栅介质层211包括高k栅介质层，所述栅极层222为金属栅电极层。
本实施例中，所述栅极层222的材料包括：TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
本实施例中，为方便示意和说明，在剖视图中用虚线框示意出了器件栅极结构220的底部的位置。
本实施例中，所述半导体结构还包括：栅极侧墙140，位于所述器件栅极结构220的侧壁上。
所述栅极侧墙140用于对所述器件栅极结构220的侧壁起到保护作用，所述栅极侧墙140还用于定义源漏掺杂层200的形成位置。
所述栅极侧墙140的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述栅极侧墙140可以为单层结构或叠层结构。本实施例中，所述栅极侧墙140为单层结构，所述栅极侧墙140的材料为氮化硅。
源漏掺杂层200用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层200用于提供载流子源。
并且，所述源漏掺杂层200的底部与所述凸起部111之间形成有空隙210，从而通过所述空隙210，实现源漏掺杂层200与其下方的凸起部111之间的隔离，有利于防止在源漏掺杂层200下方的凸起部111内形成寄生器件，相应减小半导体结构的漏电流，优化了半导体结构的性能。
在半导体结构的形成过程中，源漏掺杂层200形成于牺牲外延层上，在去除牺牲外延层后，能够在源漏掺杂层200的底部和凸起部111之间形成空隙210，以实现源漏掺杂层200的底部与凸起部111之间的间隔。
源漏掺杂层200通常通过外延工艺形成，牺牲外延层为外延层材料，在源漏掺杂层200的形成过程中，相应能够以所述牺牲外延层为基础，利用外延工艺，在所述牺牲外延层上形成所述源漏掺杂层200，有利于防止对形成源漏掺杂层200的外延工艺产生不利影响、保障源漏掺杂层200的外延生长质量，优化了半导体结构的性能。
其中，在形成牺牲外延层之前，伪栅结构两侧的沟道结构内形成有源漏凹槽，形成牺牲外延层的步骤包括：利用外延工艺，在源漏凹槽侧壁和底部露出的沟道结构112上形成外延材料层；其中，位于所述源漏凹槽底部露出的沟道结构112上的外延材料层用于作为所述牺牲外延层，位于所述源漏凹槽侧壁露出的沟道结构112上的外延材料层用于作为侧壁外延层。
在形成源漏掺杂层200后，去除牺牲外延层形成空隙210，所述侧壁外延层被保留在半导体结构中用于构成源漏掺杂层200。
因此，本实施例中，所述源漏掺杂层200包括：侧壁外延层170，与所述器件栅极结构220下方的沟道结构112的侧壁相接触；源漏外延层180，位于所述侧壁外延层170的侧壁上。
所述源漏外延层180和所述侧壁外延层170用于构成所述源漏掺杂层200。所述源漏外延层180覆盖所述侧壁外延层170的侧壁，从而使得源漏掺杂层200与沟道结构112沿延伸方向的端部相接触。
所述侧壁外延层170的材料为半导体材料，即在半导体结构的形成过程中，牺牲外延层的材料也为半导体材料，从而所述牺牲外延层能够作为形成源漏掺杂层的外延工艺的生长基础；而且，还使得侧壁外延层170能够被保留用于作为源漏掺杂层200的一部分。
本实施例中，所述侧壁外延层170的材料包括：硅、磷化硅、锗化硅、碳化硅、锗、氮化镓、砷化镓和镓化铟中的一种或多种。
作为一种示例，所述凸起结构110为鳍部110(a)，所述鳍部110(a)的材料为硅，所述侧壁外延层170的材料为锗化硅，锗化硅为半导体领域中常用的源漏掺杂层材料，有利于提高工艺兼容性；而且，在半导体结构的形成过程中，牺牲外延层的材料也为锗化硅。锗化硅和硅之间具有较高的刻蚀选择比。
本实施例中，所述侧壁外延层170用于形成源漏掺杂层200。因此，所述侧壁外延层170内还掺杂有离子。当形成NMOS晶体管时，所述侧壁外延层170内掺杂有N型离子；当形成PMOS晶体管时，所述侧壁外延层170内掺杂有P型离子。
本实施例中，源漏外延层180和所述侧壁外延层170用于构成应力层，从而在场效应管工作时，能够为沟道区提供应力，从而提高载流子的迁移率。
具体地，所述源漏外延层180是以侧壁外延层170和牺牲外延层为生长基础，进行外延工艺形成的，从而有利于保障源漏外延层180的形成质量。
本实施例中，所述源漏外延层180内掺杂有离子。当形成PMOS晶体管时，源漏外延层180内掺杂有P型离子，源漏外延层180的材料为Si或SiGe；当形成NMOS晶体管时，源漏外延层180包括掺杂有N型离子的应力层，源漏外延层180的材料为Si或SiC。
所述空隙210用于隔离所述源漏掺杂层200和其下方的凸起部111，从而防止在源漏掺杂层200下方的凸起部111内形成寄生器件，进而减小器件的漏电流。
需要说明的是，所述空隙210的高度不宜过小，也不宜过大。如果所述空隙210的高度过小，则所述源漏掺杂层200的底部与其下方的凸起部111之间的距离也过小，容易降低所述空隙210对漏电流的减小效果；如果所述空隙210的高度过大，容易挤占所述源漏掺杂层200的形成空间，进而容易导致所述源漏掺杂层200的体积减小。
本实施例中，所述空隙210的顶面齐平于或低于所述隔离层120的顶面，即空隙210是被掩埋在隔离层120内的，从而为形成源漏掺杂层200提供足够的空间，以保证源漏掺杂层200的体积能够满足工艺要求，进而保证源漏掺杂层200内的应力满足工艺要求。
在其他实施例中，基于实际的工艺要求，所述空隙的顶面还可以高于所述隔离层的顶面。
更具体地，作为一种示例，沿垂直于所述源漏掺杂层200底壁的方向，所述空隙210的高度为5nm至10nm，例如：6nm、7nm、7.5nm、8nm、9nm等。
本实施例中，所述半导体结构还包括：层间介质层190，位于所述器件栅极结构220露出的隔离层120上，所述层间介质层190覆盖所述源漏掺杂层200；所述层间介质层190填充部分的所述空隙210，或者所述层间介质层190填充满所述空隙210。
所述层间介质层190用于隔离相邻器件。本实施例中，层间介质层190的材料为氧化硅。所述层间介质层190的材料还可以是其他绝缘材料。
在具体实施中，所述层间介质层190可以包括共形覆盖于所述栅极侧墙135的侧壁和源漏掺杂层200的表面上的刻蚀阻挡层(图未示)、以及位于所述刻蚀阻挡层上的介质材料层(图未示)；所述刻蚀阻挡层或介质材料层，填充部分或全部空隙210。
其中，刻蚀阻挡层用于在形成源漏接触孔的刻蚀工艺中，暂时定义刻蚀停止的位置，以免源漏接触孔的刻蚀工艺对源漏掺杂层200造成损伤。
作为一种示例，所述刻蚀阻挡层的材料为氮化硅。
在另一些实施例中，层间介质层还可以不包括刻蚀阻挡层。
相应的，本发明还提供一种半导体结构的形成方法。图5至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图5，提供基底100，包括衬底115以及多个分立于衬底115上的凸起结构110，所述凸起结构110包括凸起部111和位于凸起部111上的沟道结构112，所述衬底115上形成有围绕凸起部110的隔离层120，所述隔离层120顶面低于所述凸起结构110顶面。
所述基底100用于为后续制程提供工艺平台。
本实施例中，所述衬底115为硅衬底，即所述衬底115的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
多个凸起结构110分立在衬底115上，多个凸起结构110之间平行且间隔排列。
所述凸起部111用于为形成隔离层120提供工艺基础，以便隔离层120能够围绕凸起部111，从而能够实现相邻凸起结构110之间的隔离，还能够隔离衬底115和栅极结构。
本实施例中，所述凸起部111的材料为单晶硅。在其他实施例中，凸起部的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述凸起部111与所述衬底115为一体型结构。在其他实施例中，凸起部还可以是形成于衬底上的半导体层，凸起部相应与半导体层不为一体型结构。
所述沟道结构112用于提供场效应晶体管的导电沟道。
本实施例中，所述沟道结构112的材料为单晶硅。在其他实施例中，凸沟道结构的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，以形成鳍式场效应晶体管为示例进行说明。所述凸起结构110为鳍部110(a)，所述凸起部111和所述沟道结构112相应为一体型结构。其中，所述凸起部111用于作为鳍部底部，所述沟道结构112用于作为有效鳍部，在场效应晶体管工作时，在所述有效鳍部内形成导电沟道。
在其他实施例中，当形成其他结构类型的晶体管时，所述凸起结构还可以为其他的结构类型。例如：当形成全包围栅极晶体管时，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间形成有占位部。
其中，所述沟道层用于提供全包围栅极晶体管的导电沟道。所述占位部用于支撑沟道层，从而为后续实现沟道层的间隔悬空设置提供工艺基础，占位部还用于为后续形成栅极结构占据空间位置。
所述隔离层120用于隔离相邻的凸起结构110。更具体地，隔离层120用于隔离相邻的凸起部111，还用于隔离所述衬底115与所述栅极结构130。
具体地，所述隔离层120覆盖所述凸起部111的侧壁，且暴露出所述沟道结构112。
本实施例中，所述凸起结构110为鳍部110(a)，被所述隔离层120露出的所述鳍部110(a)(即所述沟道结构112)作为有效鳍部(Active Fin)，有效鳍部用于提供场效应晶体管的导电沟道。
本实施例中，所述隔离层120为浅沟槽隔离结构(Shallow trench isolation，STI)。本实施例中，所述隔离层120的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
参考图6，在所述隔离层120上形成横跨所述沟道结构112的栅极结构130。
所述栅极结构130为伪栅结构130(a)，伪栅结构130(a)用于为形成器件栅极结构占据空间位置。
本实施例中，所述栅极结构130覆盖所述隔离层120露出的所述鳍部110(a)的部分顶部和部分侧壁。
本实施例中，所述伪栅结构130(a)包括伪栅层。所述伪栅层的材料包括多晶硅或非晶硅。
本实施例中，所述栅极结构130与所述凸起结构110之间还形成有伪栅氧化层131，所述伪栅氧化层131用于隔离所述凸起结构110与所述栅极结构130，还用于在后续去除所述栅极结构130的过程中，起到刻蚀停止的作用，从而降低凸起结构110受损的几率。
所述伪栅氧化层131的材料为氧化硅或掺氮氧化硅。
本实施例中，所述栅极结构130的顶部上还形成有栅极掩膜层135，所述栅极掩膜层135用于作为形成栅极结构130的刻蚀掩膜，还用于对栅极结构130的顶部起到保护的作用。
本实施例中，所述栅极掩膜层135的材料为氮化硅。
结合参考图7，在形成所述栅极结构130之后，所述半导体结构的形成方法还包括：在所述栅极结构130的侧壁上形成栅极侧墙140。
所述栅极侧墙140用于对所述栅极结构130的侧壁起到保护作用，所述栅极侧墙140还用于定义后续源漏掺杂层的形成位置。
所述栅极侧墙140的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述栅极侧墙140可以为单层结构或叠层结构。本实施例中，所述栅极侧墙140为单层结构，所述栅极侧墙140的材料为氮化硅。
本实施例中，所述栅极侧墙140还覆盖所述栅极掩膜层135的侧壁。
参考图8至图9，图8为立体示意图，图9为图8沿1-1’方向的剖视图，在所述栅极结构130两侧的沟道结构110中形成源漏凹槽150。
所述源漏凹槽150用于为形成源漏掺杂层提供空间位置。
本实施例中，所述源漏凹槽150还位于所述栅极结构130两侧的部分凸起部111内，从而所述源漏凹槽150的顶面较低，进而在后续在源漏凹槽150的底部形成牺牲外延层后，源漏凹槽150内还具有足够的空间用于形成源漏掺杂层，并且在源漏凹槽150内形成的源漏掺杂层的体积能够满足工艺要求，相应保障源漏掺杂层的应力要求。
相应地，本实施例中，所述源漏凹槽150的底面低于隔离层110的顶面。
在其他实施例中，根据实际的工艺需求，源漏凹槽的底面还可以齐平于隔离层的顶面。
本实施例中，形成所述源漏凹槽150的步骤包括：采用干法刻蚀工艺，对所述栅极结构130两侧的沟道结构112进行刻蚀，形成所述源漏凹槽150。干法刻蚀工艺的刻蚀精度高、工艺可控性好，有利于保证源漏凹槽150的剖面形貌质量，还有利于保证源漏凹槽150的深度满足工艺要求。
其中，为方便示意和说明，在剖视图中，用虚线框120示意出隔离层120在沿垂直于衬底115方向的位置和厚度。
参考图10至图11，图10为立体示意图，图11为图10沿1-1’方向的剖视图，在所述源漏凹槽150的底部形成牺牲外延层160。
在形成源漏凹槽150之后，在源漏凹槽150内形成源漏掺杂层之前，还在所述源漏凹槽150的底部形成牺牲外延层160，相应地，在形成源漏掺杂层的步骤中，所述源漏掺杂层位于所述牺牲外延层160上，源漏掺杂层通常通过外延工艺形成，牺牲外延层160为外延层材料，在所述源漏凹槽150的底部形成牺牲外延层160后，相应能够以所述牺牲外延层160为基础，利用外延工艺，在所述牺牲外延层160上形成位于源漏凹槽150内的源漏掺杂层，有利于防止对形成源漏掺杂层的外延工艺产生不利影响、保障源漏掺杂层的外延生长质量，优化了半导体结构的性能。
并且，在形成源漏掺杂层后，还会去除所述牺牲外延层160，在所述源漏掺杂层的下方与所述凸起部111之间形成空隙，从而实现源漏掺杂层与其下方凸起部111之间的隔离，有利于防止在源漏掺杂层下方的凸起部111内形成寄生器件，相应减小半导体结构的漏电流。
所述牺牲外延层160与所述凸起结构110之间具有刻蚀选择比，且所述牺牲外延层160与后续形成源漏掺杂层之间具有刻蚀选择比，从而在后续去除牺牲外延层160的过程中，对凸起部110、沟道结构112以及源漏掺杂层的刻蚀速率低，降低凸起结构110、沟道结构112以及源漏掺杂层受损的几率。
所述牺牲外延层160的材料为半导体材料，从而所述牺牲外延层160能够作为后续形成源漏掺杂层的外延工艺的生长基础。
作为一种示例，所述牺牲外延层160的材料包括硅、磷化硅、锗化硅、碳化硅、锗、氮化镓、砷化镓和镓化铟中的一种或多种。本实施例中，所述凸起结构110为鳍部110(a)，所述鳍部110(a)的材料为硅，所述牺牲外延层160的材料为锗化硅。锗化硅和硅之间具有刻蚀选择比，从而易于使牺牲外延层160和凸起结构110之间具有较高的刻蚀选择比。
需要说明的是，在形成牺牲外延层160的过程中，所述牺牲外延层160的厚度不宜过小，也不宜过大。如果所述牺牲外延层160的厚度过小，则后续去除牺牲外延层160在源漏掺杂层的底部和凸起部111之间形成的空隙的尺寸过小，源漏掺杂层的底部与其下方的凸起部111之间的距离也过小，容易降低空隙对漏电流的减小效果，牺牲外延层160过薄还容易增加后续去除牺牲外延层160的工艺难度；如果所述牺牲外延层160的厚度过大，容易占据源漏凹槽150内的过多空间，进而容易导致源漏凹槽150内用于形成源漏掺杂层的剩余空间过小。
本实施例中，形成所述牺牲外延层160的步骤中，所述牺牲外延层160的顶面齐平于或低于所述隔离层120的顶面。所述牺牲外延层160的顶面低于或齐平于所述隔离层120的顶面，也就是说，所述牺牲外延层160是被掩埋在隔离层120内的，所述牺牲外延层160的顶面较低，从而为后续在源漏凹槽150的剩余空间内形成源漏掺杂层提供足够的的空间，以保证源漏掺杂层的体积能够满足工艺要求，进而保证源漏掺杂层内的应力满足工艺要求。
在其他实施例中，基于实际的工艺要求，所述牺牲外延层的顶面还可以高于所述隔离层的顶面。
更具体地，作为一种示例，所述牺牲外延层160的厚度为5nm至10nm，例如：6nm、7nm、7.5nm、8nm、9nm等。
本实施例中，采用外延工艺，形成所述牺牲外延层160。采用外延工艺，从而能够选择性地在源漏凹槽150露出的凸起结构110上进行外延生长，形成外延材料层，而不会在绝缘材料(例如：栅极侧墙140、隔离层120、栅极掩膜层135)上进行外延生长，从而省去了去除位于期望区域之外的外延材料层，相应有利于简化工艺流程。
其中，在进行外延工艺的过程中，在源漏凹槽150露出的凸起结构110的侧壁和底部均会进行外延生长，形成外延材料层。因此，所述半导体结构的形成方法还包括：在形成所述牺牲外延层160的步骤中，采用外延工艺，在所述源漏凹槽150侧壁露出的沟道结构112上形成侧壁外延层170。
具体地，位于所述源漏凹槽150底部露出的沟道结构112上的外延材料层用于作为所述牺牲外延层160，位于所述源漏凹槽150侧壁露出的沟道结构112上的外延材料层用于作为所述侧壁外延层170。
本实施例中，所述侧壁外延层170还用于形成源漏掺杂层。因此，所述侧壁外延层170内还掺杂有离子。当形成NMOS晶体管时，所述侧壁外延层170内掺杂有N型离子；当形成PMOS晶体管时，所述侧壁外延层170内掺杂有P型离子。
本实施例中，所述侧壁外延层170与所述牺牲外延层160为一体型结构。
在其他实施例中，所述侧壁外延层与所述牺牲外延层还可以不为一体型结构。例如：当形成全包围栅极晶体管时，所述沟道结构包括一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间还设置有占位部。在形成侧壁外延层和牺牲外延层的步骤中，位于源漏凹槽底部和侧壁上的外延材料层可以相接触或不相接触。当位于源漏凹槽底部和侧壁上的外延材料层不相接触时，即牺牲外延层和侧壁外延层相应不接触，牺牲外延层和侧壁外延层相应不为一体型结构。
参考图12和图13，图12为立体示意图，图13为图12沿1-1’方向的剖视图，在所述牺牲外延层160上形成位于源漏凹槽150内的源漏掺杂层200。
源漏掺杂层200用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂层200用于提供载流子源。
源漏掺杂层200位于源漏凹槽150内且位于牺牲外延层160上，从而在后续去除牺牲外延层160后，能够在源漏掺杂层200的底部和凸起部111之间形成空隙，以实现源漏掺杂层200的底部与凸起部111之间的间隔。
源漏掺杂层200通常通过外延工艺形成，牺牲外延层160为外延层材料，在所述源漏凹槽150的底部形成牺牲外延层160后，相应能够以所述牺牲外延层160为基础，利用外延工艺，在所述牺牲外延层160上形成位于源漏凹槽150内的源漏掺杂层200，有利于防止对形成源漏掺杂层200的外延工艺产生不利影响、保障源漏掺杂层200的外延生长质量，优化了半导体结构的性能。
本实施例中，形成所述源漏掺杂层200的步骤包括：在所述侧壁外延层170和牺牲外延层160上形成源漏外延层180，所述源漏外延层180和所述侧壁外延层170用于构成所述源漏掺杂层200。所述源漏外延层180覆盖所述侧壁外延层170的侧壁，从而使得源漏掺杂层200与沟道结构112沿延伸方向的端部相接触。
本实施例中，源漏外延层180和所述侧壁外延层170用于构成应力层，从而在场效应管工作时，能够为沟道区提供应力，从而提高载流子的迁移率。
本实施例中，所述源漏外延层180内掺杂有离子。当形成PMOS晶体管时，源漏外延层180内掺杂有P型离子，源漏外延层180的材料为Si或SiGe；当形成NMOS晶体管时，源漏外延层180包括掺杂有N型离子的应力层，源漏外延层180的材料为Si或SiC。
本实施例中，采用外延工艺，以所述牺牲外延层160和侧壁外延层170为生长基础，形成所述源漏外延层180，并且，在形成所述源漏外延层180的过程中原位自掺杂离子。
相应地，在形成所述源漏掺杂层200的步骤中，所述源漏掺杂层200覆盖露出的所述牺牲外延层160的表面。
参考图14至图17，图14为立体示意图，图15为图14沿1-1’方向的剖视图，图16为立体示意图，图17为图16沿1-1’方向的剖视图，去除所述牺牲外延层160，在所述源漏掺杂层200的下方与所述凸起部111之间形成空隙210。
去除所述牺牲外延层160，在所述源漏掺杂层200的下方与所述凸起部111之间形成空隙210，从而实现源漏掺杂层200与其下方凸起部111之间的隔离，有利于防止在源漏掺杂层200下方的凸起部111内形成寄生器件，相应减小半导体结构的漏电流，优化了半导体结构的性能。
需要说明的是，本实施例中，由于在形成所述源漏掺杂层200的步骤中，所述源漏掺杂层200覆盖露出的所述牺牲外延层160的表面，因此，去除所述牺牲外延层160的步骤包括：在形成所述源漏掺杂层200之后，去除所述栅极结构130露出的部分厚度的所述隔离层120，暴露出所述牺牲外延层160的部分侧壁；通过暴露出的所述牺牲外延层160的侧壁，去除所述牺牲外延层160。
通过去除栅极结构130露出的部分厚度隔离层120，从而将牺牲外延层160暴露出来，以便去除牺牲外延层160。
具体地，可以采用干法刻蚀和湿法刻蚀中的一种或两种工艺，去除栅极结构130露出的部分厚度隔离层120。
本实施例中，在去除栅极结构130露出的部分厚度隔离层120后，所述隔离层120包括：位于所述栅极结构130下方的第一隔离层120(1)以及位于所述栅极结构130侧部的第二隔离层120(2)；且所述第二隔离层120(2)的顶面，低于所述第一隔离层120(1)的顶面。
本实施例中，采用各向同性的刻蚀工艺，去除所述牺牲外延层160。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够通过暴露出的牺牲外延层160侧壁，将源漏掺杂层120和凸起部111之间的牺牲外延层160去除干净。
其中，在去除牺牲外延层160的过程中，所述侧壁外延层170在所述源漏外延层180的覆盖下被保留。
本实施例中，空隙210是通过去除牺牲外延层160形成的，基于牺牲外延层160的厚度，沿垂直于所述源漏掺杂层200底壁的方向，所述空隙210的高度为5nm至10nm。
参考图18至图19，本实施例中，所述半导体结构的形成方法还包括：在去除所述牺牲外延层160之后，在所述栅极结构130露出的隔离层120上形成层间介质层190，所述层间介质层190覆盖所述源漏掺杂层200，所述层间介质层190填充部分的所述空隙210，或者所述层间介质层190填充满所述空隙210。
层间介质层190用于隔离相邻器件。本实施例中，层间介质层190的材料为氧化硅。层间介质层190的材料还可以是其他绝缘材料。
在具体实施中，所述层间介质层190可以包括共形覆盖于所述栅极侧墙135的侧壁和源漏掺杂层200的表面上的刻蚀阻挡层(图未示)、以及位于所述刻蚀阻挡层上的介质材料层(图未示)；所述刻蚀阻挡层或介质材料层，填充部分或全部空隙210。
其中，刻蚀阻挡层用于在后续形成源漏接触孔的刻蚀工艺中，暂时定义刻蚀停止的位置，以免源漏接触孔的刻蚀工艺对源漏掺杂层200造成损伤。
作为一种示例，所述刻蚀阻挡层的材料为氮化硅。
在另一些实施例中，层间介质层还可以不包括刻蚀阻挡层。
需要说明的是，本实施例中，在形成层间介质层190的步骤中，还去除栅极掩膜层135，从而暴露出栅极结构130的顶部，以便后续去除栅极结构130。
继续参考图18和图19，本实施例中，所述凸起结构110为鳍部110(a)；所述栅极结构130为伪栅结构130(a)，所述半导体结构的形成方法还包括：在形成源漏掺杂层200之后，去除所述伪栅结构130(a)形成栅极开口(图未示)；在所述栅极开口内形成器件栅极结构220。
栅极开口用于为形成器件栅极结构提供部分的空间位置。
本实施例中，栅极开口横跨鳍部，栅极开口位于层间介质层190中。
器件栅极结构220，用于控制导电沟道的开启和关断。本实施例中，所述器件栅极结构220横跨所述鳍部110(a)且覆盖所述鳍部110(a)的部分顶部和部分侧壁。
所述器件栅极结构220包括栅介质层221和位于所述栅介质层221上的栅极层222。
所述栅介质层211用于实现栅极层222与沟道之间的电隔离。
所述栅介质层211的材料包括：氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
所述栅极层222用于作为栅极结构220与外部电路电连接的外接电极。
本实施例中，所述器件栅极结构220为金属栅极结构。相应地，所述栅介质层211包括高k栅介质层，所述栅极层222为金属栅电极层。本实施例中，所述栅极层222的材料包括：TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
本实施例中，为方便示意和说明，在剖视图中用虚线框示意出了器件栅极结构220的底部的位置。
在其他实施例中，当形成全包围栅极晶体管时，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间形成有占位部；所述半导体结构的形成方法还包括：在形成所述源漏掺杂层之后，去除所述伪栅结构形成栅极开口；通过所述栅极开口，去除所述占位部，在所述凸起部与所述沟道层之间、或者在相邻的沟道层之间形成通槽，所述通槽与所述栅极开口相连通；在所述栅极开口和通槽内形成器件栅极结构，所述器件栅极结构包围所述沟道层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构，其特征在于，包括：
基底，包括衬底以及多个分立于衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构；
隔离层，位于所述衬底上且围绕凸起部，所述隔离层顶面低于所述凸起结构顶面；
器件栅极结构，位于所述隔离层上且横跨所述沟道结构；
源漏掺杂层，位于所述器件栅极结构两侧的沟道结构内，且所述源漏掺杂层的底部与所述凸起部之间形成有空隙。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述器件栅极结构露出的隔离层上，所述层间介质层覆盖所述源漏掺杂层；所述层间介质层填充部分的所述空隙，或者所述层间介质层填充满所述空隙。
3.如权利要求1所述的半导体结构，其特征在于，所述隔离层包括：位于所述器件栅极结构下方的第一隔离层以及位于所述栅极结构侧部的第二隔离层；所述第二隔离层的顶面，低于所述第一隔离层的顶面。
4.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层包括：侧壁外延层，与所述器件栅极结构下方的沟道结构的侧壁相接触；源漏外延层，位于所述侧壁外延层的侧壁上。
5.如权利要求4所述的半导体结构，其特征在于，所述侧壁外延层的材料包括：硅、磷化硅、锗化硅、碳化硅、锗、氮化镓、砷化镓和镓化铟中的一种或多种。
6.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述源漏掺杂层底壁的方向，所述空隙的高度为5nm至10nm。
7.如权利要求1所述的半导体结构，其特征在于，所述衬底的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述凸起部的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述沟道结构的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
8.如权利要求1所述的半导体结构，其特征在于，所述凸起结构为鳍部，所述凸起部和所述沟道结构为一体型结构；或者，
所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层；所述器件栅极结构包围所述沟道层。
9.如权利要求1所述的半导体结构，其特征在于，所述器件栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
10.如权利要求9所述的半导体结构，其特征在于，所述栅介质层的材料包括：氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种；
所述栅极层的材料包括：TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及多个分立于衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构，所述衬底上形成有围绕凸起部的隔离层，所述隔离层顶面低于所述凸起结构顶面；
在所述隔离层上形成横跨所述沟道结构的栅极结构；
在所述栅极结构两侧的沟道结构中形成源漏凹槽；
在所述源漏凹槽的底部形成牺牲外延层；
在所述牺牲外延层上形成位于源漏凹槽内的源漏掺杂层；
去除所述牺牲外延层，在所述源漏掺杂层的下方与所述凸起部之间形成空隙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在去除所述牺牲外延层之后，在所述栅极结构露出的隔离层上形成层间介质层，所述层间介质层覆盖所述源漏掺杂层，所述层间介质层填充部分的所述空隙，或者所述层间介质层填充满所述空隙。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层的步骤中，所述源漏掺杂层覆盖露出的所述牺牲外延层的表面；
去除所述牺牲外延层的步骤包括：在形成所述源漏掺杂层之后，去除所述栅极结构露出的部分厚度的所述隔离层，暴露出所述牺牲外延层的部分侧壁；通过暴露出的所述牺牲外延层的侧壁，去除所述牺牲外延层。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述源漏凹槽的步骤中，所述源漏凹槽的底面低于所述隔离层的底面。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述牺牲外延层的步骤中，所述牺牲外延层的顶面齐平于或低于所述隔离层的顶面。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，采用外延工艺，形成所述牺牲外延层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述牺牲外延层的步骤中，采用外延工艺，在所述源漏凹槽侧壁露出的沟道结构上形成侧壁外延层，所述侧壁外延层与所述牺牲外延层为一体型结构；
形成所述源漏掺杂层的步骤包括：在所述侧壁外延层和牺牲外延层上形成源漏外延层，所述源漏外延层和所述侧壁外延层用于构成所述源漏掺杂层。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，所述牺牲外延层与所述凸起部之间具有刻蚀选择比，且所述牺牲外延层与所述源漏掺杂层之间具有刻蚀选择比；
所述牺牲外延层的材料包括硅、磷化硅、锗化硅、碳化硅、锗、氮化镓、砷化镓和镓化铟中的一种或多种。
19.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述牺牲外延层的步骤中，所述牺牲外延层的厚度为5nm至10nm。
20.如权利要求11所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述凸起结构为鳍部；或者，所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间形成有占位部。
21.如权利要求19所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构的步骤中，所述栅极结构为伪栅结构；
所述凸起结构为鳍部；所述半导体结构的形成方法还包括：在形成源漏掺杂层之后，去除所述伪栅结构形成栅极开口；在所述栅极开口内形成器件栅极结构；
或者，
所述沟道结构包括悬置于所述凸起部上的一个或多个间隔设置的沟道层，且所述沟道层与所述凸起部之间、以及相邻的沟道层之间形成有占位部；所述半导体结构的形成方法还包括：在形成所述源漏掺杂层之后，去除所述伪栅结构形成栅极开口；通过所述栅极开口，去除所述占位部，在所述凸起部与所述沟道层之间、或者在相邻的沟道层之间形成通槽，所述通槽与所述栅极开口相连通；在所述栅极开口和通槽内形成器件栅极结构，所述器件栅极结构包围所述沟道层。
CN202110969140.XA 2021-08-23 2021-08-23 半导体结构及其形成方法 Pending CN115714133A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110969140.XA CN115714133A (zh) 2021-08-23 2021-08-23 半导体结构及其形成方法
US17/725,754 US20230056668A1 (en) 2021-08-23 2022-04-21 Semiconductor structure and method for forming same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110969140.XA CN115714133A (zh) 2021-08-23 2021-08-23 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN115714133A true CN115714133A (zh) 2023-02-24

Family

ID=85229110

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110969140.XA Pending CN115714133A (zh) 2021-08-23 2021-08-23 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US20230056668A1 (zh)
CN (1) CN115714133A (zh)

Also Published As

Publication number Publication date
US20230056668A1 (en) 2023-02-23

Similar Documents

Publication Publication Date Title
CN110277316B (zh) 半导体结构及其形成方法
CN112309860B (zh) 半导体结构及其形成方法
CN110828541A (zh) 半导体结构及其形成方法
CN111834461A (zh) 晶体管结构
CN110581173A (zh) 半导体结构及其形成方法
CN110718465B (zh) 半导体结构及其形成方法
CN113809010A (zh) 半导体结构及其形成方法
CN111863609B (zh) 半导体结构及其形成方法
US20220328642A1 (en) Semiconductor structure and forming method thereof
CN110854194A (zh) 半导体结构及其形成方法
CN117293087A (zh) 半导体结构及其形成方法
CN112309862B (zh) 半导体结构及其形成方法
CN115249706A (zh) 半导体结构及其形成方法
CN115249705A (zh) 半导体结构及其形成方法
CN115714133A (zh) 半导体结构及其形成方法
CN113838802A (zh) 半导体结构及其形成方法
CN112309858A (zh) 半导体结构及其形成方法
CN112151605A (zh) 半导体结构及其形成方法
CN112951725B (zh) 半导体结构及其形成方法
CN110690286B (zh) 半导体结构及其形成方法
US20230411469A1 (en) Semiconductor structure and formation method thereof
CN115188798A (zh) 半导体结构及其形成方法、以及晶体管
CN115376998A (zh) 半导体结构的形成方法
CN117374073A (zh) 半导体结构及其形成方法
CN117954492A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination