CN111834461A - 晶体管结构 - Google Patents

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卢超群
黄立平
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Etron Technology Inc
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Etron Technology Inc
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Abstract

本发明公开了一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、一第一凹槽、以及一第一导电区。所述栅极位于一硅表面上方。所述间隔层位于所述硅表面上方且至少覆盖所述栅极的一侧壁。所述通道区位于所述硅表面下方。所述第一导电区至少部分地形成于所述第一凹槽内，其中所述晶体管结构旁的一相邻晶体管结构的导电区是至少部分地形成于所述第一凹槽内。相较于现有技术所公开的鳍式结构晶体管，本发明所公开的所述晶体管结构可以减少漏电流。

Description

晶体管结构
技术领域
本发明是涉及于一种晶体管结构，尤其涉及一种具有低漏电流的晶体管结构。
背景技术
在现有技术中，目前最常使用的一种晶体管是形成于一平面硅晶圆中的金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor,(MOSFET))，其中所述晶体管具有形成在一硅表面上的栅极，且所述栅极与所述硅表面被一介电质材料分开。另外，所述晶体管的漏极与源极是形成于所述硅表面下的基底中。而随着所述晶体管的尺寸日益微缩，所述晶体管可以利用鳍式结构晶体管(例如鳍式场效应晶体管(FinFET)、三栅极晶体管(tri-gate FET)或双栅(double-gate)晶体管等等)来实现以使所述晶体管的尺寸可从22纳米继续微缩至7纳米，或是继续微缩至比7纳米更小的尺寸。然而，大多数所述鳍式结构晶体管的技术是通过产生高开启电流(ON current)来强调所述晶体管的电流驱动能力以展现所述晶体管的高性能，而不是强调所述晶体管具有低漏电流的能力以展现所述晶体管的低关闭电流(OFF current)。但对于深纳米硅技术而言，利用将所述鳍式结构晶体管做为一低漏电流与低功耗的元件的重要性与日俱增，特别是当所述鳍式结构晶体管是应用在内存电路(例如静态随机存取存储器(static random accessmemories,SRAMs),动态随机存取存储器(dynamic random access memories,DRAMs),便携式集成电路(integrated circuit,IC)或可穿戴式集成电路等)中的开关元件时。
例如，最普遍用于动态随机存取存储器的存储单元具有一存取晶体管(accesstransistor)和一存储电容(storage capacitor)。而现有技术利用一平面晶体管或所述鳍式结构晶体管作为所述存取晶体管时，所述存取晶体管在关闭状态(OFF state)时会遭受高漏电流的问题(例如每一存储单元超过1皮安培)，其中因为所述高漏电流的问题会使所述动态随机存取存储器内所储存的信号快速泄漏，导致所述动态随机存取存储器需要非常短的刷新时间(refresh time)以恢复所储存的信号(否则所储存的信号便会遗失)，所以所述高漏电流的问题是无法被接受的。另外，在所述存取晶体管的关闭状态时会具有多种已知的漏电流来源，例如(a)栅极至通道的漏电流(Gate-to-Channel leakage)、(b)栅极诱导漏极的漏电流(Gate-Induced Drain Leakage,GIDL)、(c)漏极引入势垒降低(Drain-induced barrier lowering,DIBL)的漏电流、(d)亚阈值通道的漏电流(Sub-thresholdchannel leakage)、(e)由硅材料中p-n结引起的源/漏极侧壁或区域的漏电流等。为了使每一元件的关闭电流满足接近飞安培(femto-Ampere)的水平，所述每一元件内部分的晶体管尺寸的参数必须被放宽至无法接受的地步，而违背了晶体管的微缩理论，其中所述晶体管的微缩理论为了要实现摩尔定律(Moore’s Law)的经济所以要求缩小晶体管尺寸以减少存储单元的尺寸。在一夸大的例子中，对10纳米的工艺技术而言，栅极的长度需要大于100纳米以降低所述关闭电流满足每一存储单元1飞安培的需求，然而这是很不实际的。因此，如何提供具有低漏电流的晶体管是所述动态随机存取存储器的设计者的一项重要议题。
发明内容
本发明的一实施例公开一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、一第一凹槽、以及一第一导电区。所述栅极是位于一硅表面上方。所述间隔层是位于所述硅表面上方且至少覆盖所述栅极的一侧壁。所述通道区是位于所述硅表面下方。所述第一导电区至少部分地形成于所述第一凹槽内，其中所述晶体管结构旁的一相邻晶体管结构的所述导电区是至少部分地形成于所述第一凹槽内。
在本发明的另一实施例中，所述晶体管结构另包含一第二凹槽以及一第二导电区。所述第二导电区至少部分地形成于所述第二凹槽内。所述第一导电区具有沿着一第一延伸方向的一第一掺杂浓度分布，以及所述第二导电区具有沿着一第二延伸方向的一第二掺杂浓度分布，其中所述第一延伸方向和所述第二延伸方向平行于所述硅表面的法线方向，以及所述第一掺杂浓度分布和所述第二掺杂浓度分布并非对称。
在本发明的另一实施例中，所述晶体管结构另包含一第一绝缘层，其中所述第一绝缘层形成于所述第一凹槽内且位于所述第一导电区下方。所述第一导电区包含一第一上方部分、一第二上方部分、和一下方部分，所述第一上方部分和所述第二上方部分接触所述间隔层，以及所述下方部分接触所述通道区且位于所述第一绝缘层之上层之上。另外，所述晶体管结构另包含一第二绝缘层。所述第二绝缘层覆盖所述第一导电区。另外，所述晶体管结构另包含一接触区。所述接触区至少部分地形成于所述第一凹槽内，其中所述第一导电区的所述第二上方部分接触所述接触区，以及所述第二绝缘层将所述第一导电区的所述第一上方部分和所述下方部分与所述接触区分开。
在本发明的另一实施例中，所述相邻晶体管结构的所述导电区与所述第一导电区电隔离。另外，在本发明的另一实施例中，所述通道区的至少一部分是位于所述栅极和所述间隔层下方，以及所述通道区的长度不小于所述栅极的长度与所述间隔层的长度的总和。另外，在本发明的另一实施例中，一高应力的介电层形成于所述第一导电区、所述间隔层、和所述栅极之上。
本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、以及一第一导电区。所述栅极是位于一硅表面上方。所述间隔层覆盖所述栅极的一侧壁。所述通道区的至少一部分是位于所述栅极和所述间隔层下方。所述第一导电区形成于所述间隔层和一侧面绝缘层之间，其中所述第一导电区的一侧壁的部分被所述侧面绝缘层覆盖
在本发明的另一实施例中，所述第一导电区是部分地形成于一第一凹槽内，以及所述侧面绝缘层部分地形成于所述第一凹槽内。一底部绝缘层形成于所述第一凹槽内，且所述第一导电区是位于所述底部绝缘层之上。所述第一导电区包含一第一上方部分、一第二上方部分、和一下方部分，所述第一上方部分和所述第二上方部分接触所述间隔层，以及所述下方部分接触所述通道区且位于所述底部绝缘层之上。另外，所述晶体管结构另包含一接触区。所述一接触区是至少部分地形成于所述第一凹槽内，其中所述第一导电区的所述第二上方部分接触所述接触区，以及所述侧面绝缘层将所述第一导电区的所述第一上方部分和所述下方部分与所述接触区分开。另外，在本发明的另一实施例中，所述第一导电区包含硅，碳化硅，或锗化硅。
在本发明的另一实施例中，所述晶体管结构另包含一第二导电区、另一侧面绝缘层、以及另一接触区。所述第二导电区部分地形成于一第二凹槽内。所述另一侧面绝缘层是部分地形成于所述第二凹槽内。所述另一接触区是部分地形成于所述第二凹槽内，其中所述第二导电区包含一第一上方部分、一第二上方部分、和一下方部分，所述第二导电区的所述下方部分接触所述通道区，所述第二导电区的所述第二上方部分接触所述另一接触区，以及所述另一侧面绝缘层将所述第二导电区的所述第一上方部分和所述下方部分与所述另一接触区分开。
在本发明的另一实施例中，所述晶体管结构另包含另一间隔层。所述另一间隔层覆盖所述栅极的另一侧壁，其中所述通道区的长度不小于所述栅极的长度、所述间隔层的长度、与所述另一间隔层的长度的总和。另外，所述间隔层和所述另一间隔层是再生成的间隔层。另外，在本发明的另一实施例中，，所述晶体管结构另包含位于所述间隔层下方的一轻掺杂漏极区。
本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、一第一导电区、以及一第二导电区。所述栅极是位于一硅表面上方。所述间隔层是位于所述硅表面上方且覆盖所述栅极的一侧壁。所述通道区的至少一部分是位于所述栅极和所述间隔层的下方。所述晶体管结构是一非对称晶体管结构。
在本发明的另一实施例中，所述第一导电区沿着一第一延伸方向的一第一掺杂浓度分布不同于所述第二导电区沿着一第二延伸方向的一第二掺杂浓度分布。所述栅极和所述第一导电区之间的结构不同于所述栅极和所述第二导电区之间的结构。一轻掺杂漏极区形成于所述栅极和所述第一导电区之间。在本发明的另一实施例中，所述第一导电区包含在所述硅表面下方的一第一下方部分，所述第二导电区包含在所述硅表面下方的一第二下方部分，以及所述第一下方部分的厚度不同于所述第二下方部分的厚度。相邻于所述第一导电区的所述通道区的一端的宽度不同于相邻于所述第二导电区的所述通道区的另一端的宽度。所述第一导电区的材料不同于所述第二导电区的材料。
本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、一第一导电区、以及一第二导电区。所述栅极是位于一硅表面上方。所述间隔层是位于所述硅表面上方且覆盖所述栅极的一侧壁。所述间隔层位于所述硅表面上方且覆盖所述栅极的一侧壁所述通道区的至少一部分是位于所述栅极和所述间隔层的下方。所述第一导电区电耦接于所述通道区的一端以及所述第二导电区电耦接于所述通道区的另一端。所述晶体管结构的开启电流是取决于所述第一导电区的参数，所述通道区的参数，所述晶体管结构的非对称参数，以及存在覆盖所述第一导电区的侧壁的第二绝缘层的至少其中之一。
在本发明的另一实施例中，所述晶体管结构的关闭电流是取决于所述第一导电区的参数，所述通道区的参数，所述晶体管结构的非对称参数，以及存在于所述第一导电区下方的第一绝缘层的至少其中之一。
本发明公开了一种晶体管结构。所述晶体管结构包含一栅极、一间隔层、一通道区、一第一导电区、以及一第二导电区，其中所述间隔层将所述第一导电区以及所述第二导电区与所述栅极分开，与所述栅极也被所述间隔层分开。另外，所述第一导电区形成于一第一凹槽的侧壁之上，以及所述第二导电区形成于一第二凹槽的侧壁上，其中所述第一导电区和所述第二导电区中每一导电区的侧壁的部分被一绝缘层覆盖，以及另一额外的绝缘层可以选择性地形成于所述第一凹槽的底表面上，以及所述第二凹槽的底表面也是如此。因此，相较于现有技术所公开的鳍式结构晶体管，本发明所公开的所述晶体管结构可减少漏电流且可通过所述晶体管的参数调整所述晶体管的开启/关闭电流。
附图说明
图1A是本发明的第一实施例所公开的一种晶体管结构的示意图。
图1B是本发明的另一实施例所公开的一种晶体管结构的示意图。
图2是本发明的第二实施例所公开的一种晶体管结构的制造方法的流程图。
图3是说明在硅表面上形成第一介电层、多晶硅层、第一氧化层、以及第一氮化层的示意图。
图4是说明形成介电层、栅极、以及覆盖结构的示意图。
图5是说明在介电层、栅极、以及覆盖结构旁形成间隔层的示意图。
图6A是说明利用间隔层作为各向异性蚀刻技术的光罩形成第一凹槽和第二凹槽的示意图。
图6B是根据本发明另一实施例说明回蚀刻间隔层以暴露硅表面的部分的示意图。
图7是说明在第一凹槽和第二凹槽内形成第一绝缘层的示意图。
图8是说明回蚀刻第一绝缘层的示意图。
图9是说明在第一绝缘层之上形成第一导电区和第二导电区的示意图。
图10A是根据本发明另一实施例说明移除间隔层的示意图。
图10B是根据本发明另一实施例说明在间隔层、覆盖结构、第一导电区、以及第二导电区上形成第二介电层的示意图。
图11是说明形成并回蚀刻第二绝缘层的示意图。
图12A是说明晶体管结构的最终结构的示意图。
图12B是根据图6B所示的实施例说明晶体管结构的最终结构的示意图。
图13是根据本发明另一实施例说明第一导电区和第二导电区分别完整地形成在第一凹槽和第二凹槽中的示意图。
图14是根据本发明另一实施例说明移除间隔层的第二氧化层的示意图。
图15是根据本发明另一实施例说明再生成第三氧化层的示意图。
图16是根据本发明另一实施例说明晶体管结构的四种实施例的示意图。
图17是本发明的另一实施例所公开的一种晶体管结构的示意图。
其中，附图标记说明如下：
100、1600、1601、1602、1603 晶体管结构
101 栅极
103 间隔层
1031 第一部分
1032 第二部分
105 通道区
107 第一导电区
1071、1091 下方部分
1072、1092 第一上方部分
1073、1093 第二上方部分
109 第二导电区
110 浅沟槽绝缘结构
111 介电层
112 基底
113 硅表面
115 覆盖结构
117 第一凹槽
119、127 第一绝缘层
121、129 第二绝缘层
123、131 接触区
125 第二凹槽
133 导电区
135 轻掺杂漏极区
1231、1311 隔离材料
200-218 步骤
301 第一介电层
303 多晶硅层
305 第一氧化层
307 第一氮化层
401 薄氧化层
403 第二氮化层
405 第二氧化层
501 部分
1003 第二介电层
1303 间隙
1304 绝缘层
G 栅极结构
S0-S3 源极
D0-D3 漏极
具体实施方式
请参照图1A。图1A是本发明的一第一实施例所公开的一种晶体管结构100的示意图。如图1A所示，晶体管结构100包含一栅极101、一间隔层103、一通道区105、一第一导电区107、以及一第二导电区109。另外，一浅沟槽绝缘(shallow trench isolation,STI)结构110形成于晶体管结构100旁，其中有关浅沟槽绝缘结构110的结构为本领域的技术人员所公知，在此不再赘述。栅极101形成于一介电层111之上，其中介电层111形成于基底112的硅表面113之上。另外，一覆盖结构115可以形成于栅极101之上。间隔层103形成于硅表面113之上且包含一第一部分1031和一第二部分1032，其中第一部分1031覆盖栅极101的左侧壁，以及第二部分1032覆盖栅极101的右侧壁。另外，在本发明的一实施例中，间隔层103具有三层结构，其中所述三层结构分别为一薄氧化层、一氮化层、以及一氧化层。但本发明并不受限于间隔层103具有所述三层结构。也就是说，间隔层103可以是单层或多层的介电层，以及所述多层的介电层可以包括氮化物、氧化物、氮氧化物、或其他介电质材料。通道区105形成于栅极101和间隔层103以下，以及通道区105对齐间隔层103。因为间隔层103的缘故，所以通道区105的长度大于栅极101的长度。但在本发明的另一实施例中，通道区105并不完全位于栅极101和间隔层103下。也就是说，通道区105的至少一部分会位于栅极101和间隔层103下。另外，通道区105的长度可根据间隔层103的长度以及栅极101的长度调整。另外，可在通道区105中形成一掺杂。另外，在本发明的另一实施例中，可以在栅极101和第一导电区107之间与/或栅极101和第二导电区109之间形成轻掺杂区。
第一导电区107形成且接触一第一凹槽117的侧壁，且第一导电区107包含一下方部分1071和一上方部分(包含一第一上方部分1072、和一第二上方部分1073)，其中下方部分1071耦接通道区105，以及第一上方部分1072和第二上方部分1073耦接间隔层103的第一部分1031。另外，第二上方部分1073的顶部(top surface)可以高于或低于栅极101的顶部，以及如图1A所示，下方部分1071的厚度(例如下方部分1071的顶部至底部的距离，其中下方部分1071的顶部对齐硅表面113)大于通道区105的厚度(例如通道区105的顶部至底部的距离)。另外，在本发明的另一实施例中，第一导电区107的高度大于栅极101沿着硅表面113的长度，或大于栅极101沿着硅表面113的长度和间隔层103沿着硅表面113的长度的总和。另外，第一导电区107可以包含具有硅的材料例如硅(Si)、碳化硅(SiC)、或锗化硅(SiGe)。
一第一绝缘层119形成于第一凹槽117之内且覆盖第一凹槽117的底表面，其中第一绝缘层119形成于下方部分1071之下。一第二绝缘层121形成于第一导电区107旁且覆盖下方部分1071的侧壁和第一上方部分1072的侧壁。另外，第一绝缘层119的材料和/或第二绝缘层121的材料可以是氧化物、氮化物、或其他绝缘材料。在本发明的一实施例中，第一绝缘层119和/或第二绝缘层121可以通过热氧化而形成。另外，在本发明的另一实施例中，第一绝缘层119和第二绝缘层121是通过原子层沉积法(Atomic-Layer-Deposition,ALD)或化学气相沉积法(chemical vapor deposition,CVD)形成。
另外，一导电区133也部分地形成于第一凹槽117内，其中导电区133是包含在晶体管结构100旁边的一相邻晶体管结构内，以及导电区133可通过第二绝缘层121或其他隔开方法和第一导电区107隔开或电隔离。在本发明的另一实施例中，导电区133和第一导电区107形成并连接在一起，从而在第一凹槽117内形成“衣领(collar)”形状的导电区，以及晶体管结构100旁边的所述相邻晶体管结构可以是一伪结构(dummy structure)或其他晶体管。
另外，第一导电区107通过第二上方部分1073耦接一接触区123，其中接触区123是用于晶体管结构100未来互连之用。由于第二绝缘层121的缘故，所以第二绝缘层121将第一导电区107的下方部分1071和第一上方部分1072与接触区123分开。另外，接触区123可以包含重掺杂的多晶硅或包含金属的材料。在这种情况下，导电区133是与第一导电区107实体上地分开，以及导电区133是通过接触区123电耦接第一导电区107。
第一导电区107有沿着第一导电区107的一第一延伸方向的一第一掺杂浓度分布，其中所述第一延伸方向是由下方部分1071向上延伸至第二上方部分1073。也就是说，所述第一延伸方向平行于(或实质上平行于)硅表面113的法线方向。特别的是，所述第一掺杂浓度分布包含下方部分1071的掺杂浓度、第一上方部分1072的掺杂浓度、和第二上方部分1073的掺杂浓度。在本发明的一实施例中，第一上方部分1072的掺杂浓度和/或第二上方部分1073的掺杂浓度高于下方部分1071的掺杂浓度。然而，本发明并不受限于第一上方部分1072的掺杂浓度和/或第二上方部分1073的掺杂浓度高于下方部分1071的掺杂浓度，也就是说，所述第一掺杂浓度分布可以是其他掺杂浓度分布，例如轻掺杂、正常掺杂、和重掺杂的任何顺序的组合。
另外，可以通过调整第一导电区107的第一掺杂浓度分布以控制第一导电区107的阻值。也就是说，例如当晶体管结构100的开启电流由第一导电区107流至通道区105时，所述开启电流的值也取决于第一导电区107的第一掺杂浓度分布。另外，可以通过控制第一导电区107的阻值减少或改变第一导电区107的电压降。另外，如图1A所示，通道区105的长度大于栅极101的长度，以及第一绝缘层119也减少了第一导电区107和基底112之间的接触区。基于上述理由，晶体管结构100的漏电流可以被降低。另外，在本发明的另一实施例中，可另外通过第一导电区107的高度、宽度、或长度控制第一导电区107的阻值第一导电区107。另外，在本发明的另一实施例中，当晶体管结构100的漏电流并非晶体管结构100的操作目的关键因素时，第一绝缘层119可以被省略。
与第一导电区107类似，晶体管结构100的第二导电区109形成且接触一第二凹槽125的侧壁，且第二导电区109包含一下方部分1091和一上方部分(包含一第一上方部分1092、和一第二上方部分1093)，其中第二导电区109有沿着第二导电区109的一第二延伸方的一第二掺杂浓度分布，且所述第二延伸方向是由下方部分1091向上延伸至第二上方部分1093。另外，第一导电区107的第一掺杂浓度分布和第二导电区109的第二掺杂浓度分布是对称的。然而，在本发明的另一实施例中，所述第一掺杂浓度分布和所述第二掺杂浓度可被刻意地制造成非对称的。
另外，一第一绝缘层127形成于第二导电区109下，一第二绝缘层129形成于第二导电区109旁，以及第二导电区109耦接一接触区131。第二导电区109、第一绝缘层127、第二绝缘层129、以及接触区131的结构与特征可以参照上述有关第一导电区107、第一绝缘层119、第二绝缘层121、以及接触区123的结构与特征的说明，在此不再赘述。
请参照图1B。图1B的实施例类似于图1A的实施例，但图1B的实施例和图1A的实施例之间的差别在于所述相邻晶体管结构的导电区133是通过第二绝缘层121和一隔离材料1231与第一导电区107实体上的隔离和电隔离。另外，第一导电区107的顶部和导电区133的顶部可对齐间隔层103的顶部，所以第一导电区107(或导电区133)可以独立地电耦合到其他导线。同样地，另一相邻晶体管结构的另一导电区也是通过第二绝缘层129和另一隔离材料1311与第二导电区109实体上的隔离和电隔离，所以第二导电区109也可以独立地电耦合到另一导线。
请参照图2-11。图2是本发明的一第二实施例所公开的一种晶体管结构100的制造方法的流程图。图2的制造方法将利用图3-11说明，其中图3-11也绘示出了晶体管结构100旁的所述相邻晶体管结构(或相邻伪结构)，但为了简化图3-11，其结构并未标示于图3-11。所述制造方法的详细步骤如下：
步骤200：开始；
步骤201：在硅表面113上形成一第一介电层301、一多晶硅层303、一第一氧化层305、以及一第一氮化层307；
步骤202：通过蚀刻一栅极样式外的区域以形成介电层111、栅极101、以及覆盖结构115；
步骤204：在介电层111、栅极101、以及覆盖结构115旁形成间隔层103；
步骤206：利用间隔层103作为各向异性蚀刻技术(anisotropic etchingtechnique)的光罩以形成第一凹槽117和第二凹槽125；
步骤208：分别于第一凹槽117和第二凹槽125内形成第一绝缘层119、127；
步骤210：回蚀刻第一绝缘层119、127；
步骤212：分别在第一绝缘层119、127上形成第一导电区107和第二导电区109；
步骤214：形成并回蚀刻第二绝缘层121、129；
步骤216：通过填充第一凹槽117和第二凹槽125以分别形成接触区123、131；
步骤218：结束。
首先，利用公知的工艺步骤，可在基底112内先形成浅沟槽绝缘结构110(如图1A所示)，其中浅沟槽绝缘结构110的顶部低于硅表面113约25至30纳米，以及浅沟槽绝缘结构110的底表面可以深入基底112约300至1000纳米。另外，如图3所示，在步骤201中，于硅表面113上形成第一介电层301，其中第一介电层301可以是热生长氧化物、氧化物和复合绝缘材料、或其他高介电常数(high-k)的材料。接着，在第一介电层301上沈积多晶硅层303(包含掺杂多晶硅、多晶硅加硅化物材料、金属、或其他栅极材料)，以及依序在多晶硅层303上沈积第氧化层305和第一氮化层307。
在步骤202中，如图4所示，通过光罩蚀刻法步骤(lithography masking step)定义对应介电层111、栅极101、以及覆盖结构115的所述栅极样式，以及利用所述各向异性蚀刻技术蚀刻所述栅极样式外的区域，其中介电层111包含第一介电层301、栅极101包含多晶硅层303、以及覆盖结构115包含第一氧化层305和第一氮化层307。
在步骤204中，依序形成一薄氧化层401、第二氮化层403、以及第二氧化层405，其中薄氧化层401耦接介电层111、栅极101、以及覆盖结构115，第二氮化层403耦接薄氧化层401，以及第二氧化层405耦接第二氮化层403。接着，如图5所示，利用所述各向异性蚀刻技术形成间隔层103(包含第一部分1031和第二部分1032)。另外，间隔层103并不受限于三层的结构，也就是说，间隔层103可以包含两层结构或是其他多层结构。
在步骤206中，如图6A所示，通过蚀刻技术(例如所述各向异性蚀刻技术)利用间隔层103作为光罩以形成第一凹槽117和第二凹槽125，以及第一凹槽117和第二凹槽125的侧壁对齐间隔层103，其中第一凹槽117和第二凹槽125中每一凹槽的深度可以是10纳米，或是介于10纳米至30纳米之间。另外，在本发明的另一实施例中，可再蚀刻第二氧化层405以及第二氮化层403的一部分以暴露硅表面113的一部分501(如图6B所示)，其中部分501是位于第一凹槽117和第二凹槽125的侧壁的顶部，导致第一凹槽117和第二凹槽125的侧壁并不对齐间隔层103。在所述制造方法的后续步骤中，图7-9、10A、10B、11、12A是基于图6A的结构而说明，以及图12B是基于图6B的结构说明。
在步骤208中，如图7所示，第一绝缘层119形成于第一凹槽117中且覆盖第一凹槽117的侧壁与底部。同样地，第一绝缘层127形成于第二凹槽125中且覆盖第二凹槽125的侧壁与底部。另外，第一绝缘层119、127可以是热生长氧化物、沈积氧化物、沈积复合绝缘材料、或其他高介电常数的材料。
在步骤210中，如图8所示，回蚀刻第一绝缘层119、127的部分以使第一绝缘层119、127的顶部低于硅表面113，所以通道区105的侧壁被暴露。
在步骤212中，如图9所示，第一导电区107形成并接触第一凹槽117的侧壁，以及设置于第一绝缘层119之上。同样地，第二导电区109形成并接触第二凹槽125的侧壁，以及设置于第一绝缘层127之上。在本发明的一实施例中，第一导电区107和第二导电区109是通过一沈积方法(例如所述原子层沉积法或所述化学气相沉积法)形成。然而，在本发明的另一实施例中，第一导电区107和第二导电区109是通过一选择性外延增长方法(selective-epitaxy-growth,SEG)增长而成。特别的是，所述选择性外延增长方法可以将通道区105的左侧壁作为一硅生长种子(silicon-growth seeding)以在第一凹槽117的侧壁上的部分增长一单晶(single-crystalline)硅层做为第一导电区107的下方部分1071，接着以下方部分1071为基础，继续利用所述选择性外延增长方法增长其剩余的第一导电区107(例如第一上方部分1072和第二上方部分1073)。在利用所述选择性外延增长方法的期间，第一导电区107的第一掺杂浓度分布可被控制。同样地，所述选择性外延增长方法可以将通道区105的右侧壁作为所述硅生长种子，以在第二凹槽125的侧壁上的部分增长所述单晶硅层做为第二导电区109。
另外，下方部分1071、第一上方部分1072、和第二上方部分1073中的每一部分可以通过不同的机制(例如使用不同的掺杂浓度或使用其他非硅的材料如锗或碳原子的混合物等)沈积(或增长)而成，以使第一导电区107具有所述第一掺杂浓度分布。同样地，下方部分1091、第一上方部分1092、和第二上方部分1093中的每一部分也可以通过所述不同的机制沈积(或增长)而成，以使第二导电区109具有所述第二掺杂浓度分布。另外，在本发明的另一实施例中，可以利用激光退火(laser-annealing)技术(或是快速热退火技术(rapidthermal annealing)或其他退火技术)来处理第一导电区107和第二导电区109以增加第一导电区107和第二导电区109的品质与稳定性。另外，如何设计第一导电区107的形状和第二导电区109的形状取决于第一导电区107和第二导电区109所期望的阻值与电压/电场分布影响，其中第一导电区107的形状/阻值或第二导电区109的形状/阻值可以有效地控制晶体管结构100的开启/关闭电流。
另外，在本发明的另一实施例中，第一导电区107和第二导电区109可以包含具有硅的材料(例如硅、碳化硅、或锗化硅)以产生应力以改善通道区105的迁移率。另外，如图10A所示，当第一导电区107和第二导电区109包含碳化硅时,间隔层103可被移除以改善所述应力。但在本发明的另一实施例中，如图10B所示，可以在间隔层103、覆盖结构115、及/或第一导电区107和第二导电区109上形成一第二介电层1003(例如氮化硅)。
在步骤214中，如图11所示，形成第二绝缘层121、129并进行回蚀刻以使第二绝缘层121覆盖第一导电区107的下方部分1071与第一上方部分1072，以及使第二绝缘层129覆盖第二导电区109的下方部分1091与第一上方部分1092。另外，第二绝缘层121、129可以是热生长氧化物、氧化物和复合绝缘材料、或其他高介电常数的材料。如图11所示，第一导电区107的第二上方部分1073并未被第二绝缘层121覆盖，以及第二导电区109的第二上方部分1093并未被第二绝缘层129覆盖。
在步骤216中，通过填充n+多晶硅材料、p+多晶硅材料、金属、或其他导电材料于第一凹槽117和第二凹槽125中以分别形成接触区123、131，其中在本发明的一实施例中，接触区123、131的顶部对齐覆盖结构115的顶部。因此，图12A示出了晶体管结构100的最终结构。然而，在本发明的另一实施例中，接触区123、131的顶部可以高于覆盖结构115的顶部。另外，图12B则为对应图6B的实施例中晶体管结构100的最终结构。如图12B所示，因为间隔层103被回蚀刻以暴露硅表面113的部分501，所以硅表面113的部分501也可以被用作所述硅生长种子，以在硅表面113的部分501上方垂直地增长第一导电区107与第二导电区109。
在本发明的另一实施例中，第一绝缘层119、127的形成并非必要，也就是说，步骤208可以被省略。另外，如图13所示，在本发明的另一实施例中，第一导电区107中位于硅表面113以下的部分可以完整地形成于第一凹槽117内，以及第二导电区109中位于硅表面113以下的部分可以完整地形成于第二凹槽125内。也就是说，第二绝缘层121、129可以被省略。另外，第一导电区107的第一掺杂浓度分布和第二导电区109的第二掺杂浓度分布可被上述所提到的方式控制。
另外，如图14所示，在本发明的另一实施例中，间隔层103的第二氧化层405可被移除以露出一间隙1303，以及一第三氧化层或绝缘层1304(如图15所示)可在间隙1303中形成或再生成以增加第一导电区107与间隔层103之间的接口品质以及第二导电区109与间隔层103之间的接口品质。另外，图14、15所示的间隔层的再生成并不受限于图13所示的实施例的结构，以及所述再生成也可以用于图12A或12B所示的实施例。另外，在本发明的另一实施例中，用于进行先栅极(gate-first)工艺的多晶硅层303(对应栅极101)可以替换为用于进行后栅极(gate-last)工艺且具有适当功函数(从4.0电子伏特至5.2电子伏特)的其他材料或p+掺杂的多晶硅。
另外，在本发明的另一实施例中，第一导电区107的第一掺杂浓度分布与第二导电区109的第二掺杂浓度分布可以刻意地制造成非对称以增加晶体管结构100的开启电流。例如，请参照图16，其中图16显示出四种实施例的晶体管结构1600、1601、1602、1603，以及晶体管结构1600、1601、1602、1603分别对应一参考实施例、一实施例1、一实施例2以及一实施例3。另外，晶体管结构1600、1601、1602、1603中的每一晶体管结构包含一栅极结构G、晶体管结构1600包含一源极S0和一漏极D0、晶体管结构1601包含一源极S1和一漏极D1、晶体管结构1602包含一源极S2和一漏极D2、以及晶体管结构1603包含一源极S3和一漏极D3，其中源极S0-S3分别是晶体管结构1600、1601、1602、1603的第一导电区，以及漏极D0-D3分别是晶体管结构1600、1601、1602、1603的第二导电区。为了简化图示，图16仅绘示出了晶体管结构1600、1601、1602、1603的栅极结构G、源极S0-S3、和漏极D0-D3。另外，源极S0-S3和漏极D0-D3分别以不同的标记绘示以代表不同的掺杂浓度，其中设计所述不同的掺杂浓度是取决于所述开启电流和/或所述关闭电流的需求(或应用)之间的权衡。特别的是，如所述参考实施例与实施例1-3所示，源极S0的掺杂浓度分布与漏极D0的掺杂浓度分布相同，以及源极S3的掺杂浓度分布与漏极D3的掺杂浓度分布相同。然而，源极S0(漏极D0)的掺杂浓度分布与源极S3(漏极D3)的掺杂浓度分布不同。例如，源极S0的掺杂浓度分布由下而上地包括轻掺杂、正常掺杂、以及重掺杂；而源极S3的掺杂浓度分布仅包括重掺杂。另一方面，源极S1的掺杂浓度分布(例如，由下而上地包括轻掺杂、正常掺杂、以及重掺杂)与漏极D1的掺杂浓度分布(例如，由下而上地仅包括重掺杂)并不相同，以及源极S2的掺杂浓度分布(例如，由下而上地仅包括重掺杂)与漏极D2的掺杂浓度分布(例如，由下而上地包括轻掺杂、正常掺杂、以及重掺杂)并不相同。实施例1、2的开启电流会高于所述参考实施例的开启电流。一般而言，相较于所述参考实施例，具有非对称掺杂浓度分布的实施例(也就是实施例1、2)会具有较高的开启电流。另外，虽然在部分情况下所述非对称的掺杂浓度分布可能导致所述关闭电流稍微地增加，但可以选择所需的非对称掺杂浓度分布以产生所需的开启电流和可接受的对应关闭电流。
如前所述，因为第一导电区107及/或第二导电区109可包含硅，碳化硅，或锗化硅，所以第一导电区107的材料可不同于第二导电区109的材料。因此，具有第一导电区107的材料不同于第二导电区109的材料的特征的晶体管为一非对称晶体管。
另外，在本发明的另一实施例中，如图17所示，在完成间隔层103之前，可通过一些扩散源(没有离子注入(implantation)的危害)或植入物(implants，需随后通过热退火(thermal annealing)或激光退火(laser annealing)去除离子注入的危害)在硅表面113的下方以及第一导电区107(例如所述漏极)和栅极101之间形成一轻掺杂漏极(Lightly-Doped-Drain,LDD)区135。如图17所示，轻掺杂漏极区135是形成在基底112的硅表面113的下方或是一鳍式结构的下方，以及位于栅极101之及/或间隔层103的下方。在此情况下，没有轻掺杂漏极形成在栅极101和第二导电区109(例如所述源极)之间。另外，在本发明的另一实施例中，是在栅极101和所述源极之间形成一轻掺杂漏极区，而不是在栅极101和所述漏极之间形成所述轻掺杂漏极。因此，此时栅极101和所述源极之间的结构不同于栅极101和所述漏极之间的结构，也就是说包含栅极101和所述源极之间的结构不同于栅极101和所述漏极之间的结构的特征的晶体管结构是一非对称晶体管结构。
另外，第一导电区107的下方部分1071的厚度(也就是从硅表面113至下方部分1071的底部的距离)可不同于第二导电区109的下方部分1091的厚度，所以通道区105的一端的宽度可不同于通道区105的另一端的宽度，也就是说包含第一导电区107的下方部分1071的厚度不同于第二导电区109的下方部分1091的厚度以及通道区105的一端的宽度不同于通道区105的另一端的宽度的特征的晶体管结构也是一非对称晶体管结构。
请再参考图1A。通道区105、第一导电区107和第二导电区109是利用自我对准技术(self-alignment technique)形成。因此，晶体管结构100将可更准确地控制、具有更小的形成因素(form-factor)、且占据更少的晶圆平面面积。另外，因为晶体管结构100的制造方法的步骤可以避免使用离子注入技术(ion-implantation technique)形成第一导电区107(或第二导电区109)与基底112之间的p-n结，所以所述离子注入技术在所述p-n结中引起的损害可被减少。另外，所述p-n结的位置、第一导电区107的下方部分1071的厚度(或第二导电区109的下方部分1091的厚度)以及所述第一掺杂浓度分布和所述第二掺杂浓度分布都更好控制。
另外，本发明所公开的晶体管结构，其开启/关闭电流是取决于第一导电区107的参数(例如所述第一掺杂浓度分布，材料，第一导电区107的下方部分1071的厚度，以及第一导电区107的第二上方部分1073的厚度)，第二导电区109的参数，通道区105的参数(例如通道区105的长度)，所述晶体管结构的非对称参数(例如上述非对称的结构)，及/或存在所述第一绝缘层/第二绝缘层等。因此，可通过上述参数的至少其中之一调整所述晶体管结构的开启/关闭电流。
综上所述，本发明公开的所述晶体管结构包含所述栅极、所述间隔层、所述通道区、所述第一导电区、以及所述第二导电区，其中所述第一导电区与所述栅极被所述间隔层分开，以及所述第二导电区与所述栅极也被所述间隔层分开。另外，所述第一导电区形成且接触所述第一凹槽的侧壁，以及所述第二导电区形成且接触所述第二凹槽的侧壁，其中所述第一导电区和所述第二导电区中每一导电区的侧壁的部分被一绝缘层覆盖，以及另一绝缘层可形成于所述第一凹槽的底表面，以及所述第二凹槽的底表面也是如此。因此，相较于现有技术所公开的鳍式结构晶体管，本发明所公开的所述晶体管结构可减少漏电流且可通过所述晶体管的参数调整所述晶体管的开启/关闭电流。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (29)

1.一种晶体管结构，其特征在于包含：
一栅极，位于一硅表面上方；
一间隔层，位于所述硅表面上方，其中所述间隔层至少覆盖所述栅极的一侧壁；
一通道区，位于所述硅表面下方；
一第一凹槽；以及
一第一导电区，至少部分地形成于所述第一凹槽内；
其中位于所述晶体管结构旁的一相邻晶体管结构的一导电区是至少部分地形成于所述第一凹槽内。
2.如权利要求1所述的晶体管结构，其特征在于另包含：
一第二凹槽；以及
一第二导电区，至少部分地形成于所述第二凹槽内。
3.如权利要求2所述的晶体管结构，其特征在于：所述第一导电区具有沿着一第一延伸方向的一第一掺杂浓度分布，以及所述第二导电区具有沿着一第二延伸方向的一第二掺杂浓度分布，其中所述第一延伸方向和所述第二延伸方向平行于所述硅表面的法线方向，以及所述第一掺杂浓度分布和所述第二掺杂浓度分布并非对称。
4.如权利要求1所述的晶体管结构，其特征在于另包含：一第一绝缘层，形成于所述第一凹槽内且位于所述第一导电区下方。
5.如权利要求4所述的晶体管结构，其特征在于：所述第一导电区包含一第一上方部分、一第二上方部分、和一下方部分，所述第一上方部分和所述第二上方部分接触所述间隔层，以及所述下方部分接触所述通道区且位于所述第一绝缘层之上。
6.如权利要求5所述的晶体管结构，其特征在于另包含：一第二绝缘层，覆盖所述第一导电区。
7.如权利要求6所述的晶体管结构，其特征在于另包含：一接触区，至少部分地形成于所述第一凹槽内，其中所述第一导电区的所述第二上方部分接触所述接触区，以及所述第二绝缘层将所述第一导电区的所述第一上方部分和所述下方部分与所述接触区分开。
8.如权利要求1所述的晶体管结构，其特征在于：所述相邻晶体管结构的所述导电区与所述第一导电区电隔离。
9.如权利要求1所述的晶体管结构，其特征在于：所述通道区的至少一部分是位于所述栅极和所述间隔层下方，以及所述通道区的长度不小于所述栅极的长度与所述间隔层的长度的总和。
10.如权利要求1所述的晶体管结构，其特征在于：一高应力的介电层形成于所述第一导电区、所述间隔层、和所述栅极之上。
11.一种晶体管结构，其特征在于包含：
一栅极，位于一硅表面上方；
一间隔层，覆盖所述栅极的一侧壁；
一通道区，其中所述通道区的至少一部分是位于所述栅极和所述间隔层下方；以及
一第一导电区，形成于所述间隔层和一侧面绝缘层之间，其中所述第一导电区的一侧壁的部分被所述侧面绝缘层覆盖。
12.如权利要求11所述的晶体管结构，其特征在于：所述第一导电区是部分形成于一第一凹槽内，以及所述侧面绝缘层是部分形成于所述第一凹槽内。
13.如权利要求12所述的晶体管结构，其特征在于：一底部绝缘层形成于所述第一凹槽内，且所述第一导电区是位于所述底部绝缘层之上。
14.如权利要求13所述的晶体管结构，其特征在于：所述第一导电区包含一第一上方部分、一第二上方部分、和一下方部分，所述第一上方部分和所述第二上方部分接触所述间隔层，以及所述下方部分接触所述通道区且位于所述底部绝缘层之上。
15.如权利要求14所述的晶体管结构，其特征在于另包含：一接触区，至少部分地形成于所述第一凹槽内，其中所述第一导电区的所述第二上方部分接触所述接触区，以及所述侧面绝缘层将所述第一导电区的所述第一上方部分和所述下方部分与所述接触区分开。
16.如权利要求11所述的晶体管结构，其特征在于：所述第一导电区包含硅，碳化硅，或锗化硅。
17.如权利要求11所述的晶体管结构，其特征在于另包含：
一第二导电区，部分地形成于一第二凹槽内；
另一侧面绝缘层，部分地形成于所述第二凹槽内；以及
另一接触区，部分地形成于所述第二凹槽内；
其中所述第二导电区包含一第一上方部分、一第二上方部分、和一下方部分，所述第二导电区的所述下方部分接触所述通道区，所述第二导电区的所述第二上方部分接触所述另一接触区，以及所述另一侧面绝缘层将所述第二导电区的所述第一上方部分和所述下方部分与所述另一接触区分开。
18.如权利要求11所述的晶体管结构，其特征在于另包含：另一间隔层，其中所述另一间隔层覆盖所述栅极的另一侧壁，以及所述通道区的长度不小于所述栅极的长度、所述间隔层的长度、与所述另一间隔层的长度的总和。
19.如权利要求18所述的晶体管结构，其特征在于：所述间隔层和所述另一间隔层是再生成的间隔层。
20.如权利要求18所述的晶体管结构，其特征在于另包含：位于所述间隔层下方的一轻掺杂漏极区。
21.一种晶体管结构，其特征在于包含：
一栅极，位于一硅表面上方；
一间隔层，位于所述硅表面上方且覆盖所述栅极的一侧壁；
一通道区，其中所述通道区的至少一部分是位于所述栅极和所述间隔层的下方；以及
一第一导电区和一第二导电区；
其中所述晶体管结构是一非对称晶体管结构。
22.如权利要求21所述的晶体管结构，其特征在于：所述第一导电区沿着一第一延伸方向的一第一掺杂浓度分布不同于所述第二导电区沿着一第二延伸方向的一第二掺杂浓度分布。
23.如权利要求21所述的晶体管结构，其特征在于：所述栅极和所述第一导电区之间的结构不同于所述栅极和所述第二导电区之间的结构。
24.如权利要求23所述的晶体管结构，其特征在于：一轻掺杂漏极区形成于所述栅极和所述第一导电区之间。
25.如权利要求23所述的晶体管结构，其特征在于：所述第一导电区包含在所述硅表面下方的一第一下方部分，所述第二导电区包含在所述硅表面下方的一第二下方部分，以及所述第一下方部分的厚度不同于所述第二下方部分的厚度。
26.如权利要求23所述的晶体管结构，其特征在于：相邻于所述第一导电区的所述通道区的一端的宽度不同于相邻于所述第二导电区的所述通道区的另一端的宽度。
27.如权利要求21所述的晶体管结构，其特征在于：所述第一导电区的材料不同于所述第二导电区的材料。
28.一种晶体管结构，其特征在于包含：
一栅极，位于一硅表面上方；
一间隔层，位于所述硅表面上方且覆盖所述栅极的一侧壁；
一通道区，其中所述通道区的至少一部分是位于所述栅极和所述间隔层下方；以及
一第一导电区和一第二导电区，其中所述第一导电区电耦接于所述通道区的一端以及所述第二导电区电耦接于所述通道区的另一端；
其中所述晶体管结构的开启电流是取决于所述第一导电区的参数，所述通道区的参数，所述晶体管结构的非对称参数，以及存在覆盖所述第一导电区的侧壁的第二绝缘层的至少其中之一。
29.如权利要求28所述的晶体管结构，其特征在于：所述晶体管结构的关闭电流是取决于所述第一导电区的参数，所述通道区的参数，所述晶体管结构的非对称参数，以及存在于所述第一导电区下方的第一绝缘层的至少其中之一。
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