KR20140038826A - 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 이 소자는 반도체 기판 상에 배치된 게이트 패턴, 상기 게이트 패턴 일측의 반도체 기판에 형성된 리세스 영역을 채우고 {111} 결정면들 중에 하나인 상부 경사면을 갖는 벌크 에피택시얼 패턴, 상기 벌크 에피택시얼 패턴 상에 배치되고 상기 상부 경사면 상에서 성장률을 촉진하는 특정 원소를 포함하는 인서트 에피택시얼 패턴, 및 상기 인서트 에피택시얼 패턴 상에 배치된 캡핑 에피택시얼 패턴을 포함한다.

Description

트랜지스터를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다
경량화, 소형화 및/또는 낮은 코스트(cost) 등의 장점으로 인하여, 반도체 소자는 전자기기, 자동차 및/또는 선박 등의 다양한 산업 분야에서 활용되고 있다. 전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 소자를 구성하는 중요한 단일 요소들 중에 하나이다. 통상적으로, 상기 트랜지스터는 반도체 기판에 서로 이격 되어 형성된 소오스 및 드레인과, 상기 소오스 및 드레인 사이의 채널 영역의 상부를 덮는 게이트 전극 포함할 수 있다. 상기 소오스 및 드레인은 도펀트 이온들을 반도체 기판에 주입하여 형성될 수 있으며, 상기 게이트 전극은 반도체 기판과 게이트 전극 사이에 개재된 게이트 산화막에 의하여 상기 채널 영역과 절연될 수 있다. 이러한 형태의 트랜지스터는 반도체 소자 내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소 등으로 널리 사용되고 있다.
최근에, 반도체 소자는 점점 고속화되고 있다. 이에 반하여, 반도체 소자의 고집적화 경향이 더욱 심화되어 상기 트랜지스터의 크기는 점점 작아지고 있다. 이에 따라, 상기 트랜지스터의 턴온 전류량(turn-on current)이 감소되어, 트랜지스터의 성능이 저하될 수 있다. 상기 트랜지스터의 성능 저하로 인해 반도체 소자의 신뢰성이 저하될 수 있으며, 또한, 반도체 소자의 동작 속도가 저하될 수 있다. 따라서, 상기 트랜지스터의 턴온 전류량을 증가시키기 위한 방안들에 대한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 콘택 저항을 증가시킬 수 있는 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 반도체 기판 상에 배치된 게이트 패턴; 상기 게이트 패턴 일측의 반도체 기판에 형성된 리세스 영역을 채우고, {111} 결정면들 중에 하나인 상부 경사면을 갖는 벌크 에피택시얼 패턴; 상기 벌크 에피택시얼 패턴 상에 배치되고, 상기 상부 경사면 상에서 성장률을 촉진하는 특정 원소를 포함하는 인서트 에피택시얼 패턴; 및 상기 인서트 에피택시얼 패턴 상에 배치된 캡핑 에피택시얼 패턴을 포함한다.
일 실시예에서, 상기 반도체 기판은 제1 반도체 원소로 형성될 수 있으며, 상기 벌크 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함할 수 있다. 상기 인서트 에피택시얼 패턴의 상기 특정 원소는 상기 제2 반도체 원소일 수 있으며, 상기 인서트 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 낮을 수 있다.
일 실시예에서, 상기 캡핑 에피택시얼 패턴은 상기 제1 반도체 원소로 형성될 수 있다.
일 실시예에서, 상기 리세스 영역은 상기 게이트 패턴 아래의 채널 영역을 향하여 뾰족한 언더컷 영역을 포함할 수 있으며, 상기 뾰족한 언더컷 영역을 구성하는 상기 리세스 영역의 내면들은 상기 반도체 기판의 {111} 결정면들에 포함될 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체 기판 상에 게이트 패턴을 형성하는 것; 상기 게이트 패턴 일 측에 리세스 영역을 형성하는 것; 상기 리세스 영역을 채우는 벌크 에피택시얼 패턴을 형성하되, 상기 벌크 에피택시얼 패턴은 {111} 결정면들 중에 하나인 상부 경사면을 갖고; 상기 벌크 에피택시얼 패턴 상에 인서트 캡핑 에피택시얼 패턴을 형성하되, 상기 인서트 캡핑 에피택시얼 패턴은 상기 상부 경사면 상에서 성장률을 촉진하는 특정 원소를 포함하고; 및 상기 인서트 캡핑 에피택시얼 패턴 상에 캡핑 에피택시얼 패턴을 형성하는 것을 포함한다.
일 실시예에서, 상기 캡핑 에피택시얼 패턴은 실리콘으로 형성될 수 있으며, 상기 캡핑 에피택시얼 패턴의 형성을 위한 선택적 에피택시얼 성장 공정은 실레인(silane, SiH4) 보다 무거운 실리콘 소스 가스를 포함하는 공정 가스를 사용할 수 있다.
일 실시예에서, 상기 선택적 에피택시얼 성장 공정의 공정 가스는 DCS(dichlorosilane, SiCl2H2)를 포함할 수 있다.
일 실시예에서, 상기 리세스 영역을 형성하는 것은, 상기 게이트 패턴 일 측의 기판에 이방성 건식 식각 공정을 수행하여 오목한 영역을 형성하는 것; 및 상기 오목한 영역에 이방성 습식 식각 공정을 수행하여 상기 리세스 영역을 형성하는 것을 포함할 수 있다. 상기 이방성 습식 식각 공정은 상기 반도체 기판의 {111} 결정면들을 식각 정지면들로 사용할 수 있다.
상술된 바와 같이, 상기 인서트 에피택시얼 패턴은 상기 벌크 에피택시얼 패턴의 상기 상부 경사면에서 성장률을 촉진하는 상기 특정 원소를 포함한다. 이로 인하여, 상기 상부 경사면 상에서 상기 인서트 에피택시얼 패턴의 성장률이 촉진되어, 상기 상부 경사면의 면적 증가로 야기되는 상기 벌크 에피택시얼 패턴의 부피 감소를 보충할 수 있다. 또한, 상기 캡핑 에피택시얼 패턴의 실질적으로 평탄한 상부면의 면적이 증가되어, 후속의 콘택 플러그와의 콘택 저항이 감소될 수 있다. 결과적으로, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 캡핑 에피택시얼 패턴의 형성을 위한 선택적 에피택시얼 성장 공정이 상대적으로 무거운 실리콘 소스 가스를 사용함으로써, 상기 캡핑 에피택시얼 패턴의 (110) 결정면의 성장률이 증가될 수 있다. 그 결과, 상기 캡핑 에피택시얼 패턴의 실질적으로 평탄한 상부면의 면적이 더욱 증가될 수 있다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 소자분리 패턴(102)을 형성하여, 활성부(ACT)를 정의할 수 있다. 상기 반도체 기판(100)은 제1 반도체 원소로 형성될 수 있다. 예컨대, 상기 제1 반도체 원소는 실리콘일 수 있다. 상기 활성부(ACT)는 상기 소자분리 패턴(102)에 의해 둘러싸인 상기 반도체 기판(100)의 일부분에 해당한다. 상기 활성부(ACT)는 제1 도전형의 도펀트로 도핑될 수 있다.
상기 활성부(ACT) 상에 게이트 패턴(110)을 형성할 수 있다. 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막(104), 게이트 전극(106), 및 캡핑 절연 패턴(108)을 포함할 수 있다. 상기 게이트 절연막(104)은 산화물, 질화물, 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(106)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 탄탈륨), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 캡핑 절연 패턴(108)은 산화물, 질화물, 및 산화질화물 중에서 적어도 하나를 포함할 수 있다.
저농도 도핑된 영역들(112)이 상기 게이트 패턴 양측의 활성부(ACT)에 각각 형성될 수 있다. 상기 저농도 도핑된 영역들(112)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형 및 상기 제2 도전형 중에서 어느 하나는 N형이고 다른 하나는 P형이다.
게이트 스페이서들(113)이 상기 게이트 패턴(110)의 양 측벽들 상에 각각 형성될 수 있다. 상기 게이트 스페이서들(113)은 절연 물질, 예컨대, 산화물, 질화물, 및/또는 산화질화물로 형성될 수 있다.
도 2를 참조하면, 리세스 영역들(115, recess regions)이 상기 게이트 패턴(113) 양 측의 상기 활성부(ACT) 내에 각각 형성될 수 있다. 상기 각 리세스 영역(115)의 내면은 상기 반도체 기판(100)의 {111} 결정면들을 포함할 수 있다. 일 실시예에서, 이방성 건식 식각 공정을 상기 게이트 패턴 양 측의 상기 활성부(ACT)에 수행하여 오목한 영역들을 형성할 수 있다. 상기 오목한 영역들에 이방성 습식 식각 공정을 수행하여 상기 리세스 영역들(115)을 형성할 수 있다. 상기 이방성 습식 식각 공정은 상기 반도체 기판(100)의 {111} 결정면들을 식각 정지면들로 사용할 수 있다. 상기 반도체 기판(100)이 실리콘 기판인 경우에, 상기 이방성 습식 식각 공정은 암모니아(NH4OH) 및/또는 TMAH(tetramethyl ammonium hydroxide) 등을 포함하는 방향성 식각 용액을 사용할 수 있다.
도 3을 참조하면, 제1 선택적 에피택시얼 성장 공정을 수행하여, 상기 리세스 영역들(115)을 각각 채우는 벌크 에피택시얼 패턴들(120, bulk epitaxial patterns)을 형성할 수 있다. 상기 벌크 에피택시얼 패턴(120)은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함할 수 있다. 상기 제2 반도체 원소의 원자 직경은 상기 제1 반도체 원소의 원자 직경과 다르다. 이로써, 상기 벌크 에피택시얼 패턴(120)은 상기 게이트 패턴(110) 아래의 채널 영역에 응력을 제공할 수 있다. 상기 벌크 에피택시얼 패턴(120)은 상기 제1 반도체 원소를 더 포함할 수 있다.
상기 게이트 패턴(110)을 포함하는 트랜지스터가 피모스(PMOS) 트랜지스터인 경우에, 상기 제2 반도체 원소는 게르마늄일 수 있다. 예컨대, 상기 벌크 에피택시얼 패턴(120)은 실리콘-게르마늄을 포함할 수 있다. 이로써, 상기 벌크 에피택시얼 패턴(120)은 상기 채널 영역에 압축력을 제공하여, 상기 채널 영역 내 정공들의 이동도가 향상될 수 있다. 상기 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우에, 상기 제2 반도체 원소는 탄소일 수 있다. 예컨대, 상기 벌크 에피택시얼 패턴(120)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이로써, 상기 벌크 에피택시얼 패턴(120)은 상기 채널 영역에 인장력을 제공하여, 상기 채널 영역 내 전자들의 이동도가 향상될 수 있다.
상기 벌크 에피택시얼 패턴(120)은 {111} 결정면들 중에 하나인 상부 경사면(122)을 포함할 수 있다. 상기 상부 경사면(122)의 하단은 상기 소자분리 패턴(102)에 인접할 수 있다. 상기 소자분리 패턴(102)으로 인하여 상기 상부 경사면(122)의 면적이 증가될 수 있다.
상기 벌크 에피택시얼 패턴들(120)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 벌크 에피택시얼 패턴들(120)은 인시츄 또는 이온 주입 공정에 의해 도핑될 수 있다.
도 4를 참조하면, 제2 선택적 에피택시얼 성장 공정을 수행하여 인서트 에피택시얼 패턴들(125, insert epitaxial patterns)을 상기 벌크 에피택시얼 패턴들(120) 상에 각각 형성할 수 있다. 상기 인서트 에피택시얼 패턴(125)은 상기 벌크 에피택시얼 패턴(120)의 상기 상부 경사면(122) 상의 성장률을 촉진하는 특정 원소를 포함한다. 이로써, 상기 상부 경사면(122) 상에서 상기 인서트 에피택시얼 패턴(125)은 충분히 두껍게 형성될 수 있다.
일 실시예에서, 상기 인서트 에피택시얼 패턴(125)의 상기 특정 원소는 상기 제2 반도체 원소일 수 있다. 상기 인서트 에피택시얼 패턴(125)의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴(120)의 상기 제2 반도체 원소의 농도 보다 낮을 수 있다. 예컨대, 상기 반도체 기판(100)이 실리콘 기판이고 상기 벌크 에피택시얼 패턴(120)이 실리콘-게르마늄을 포함하는 경우에, 상기 인서트 에피택시얼 패턴(125)은 게르마늄을 포함할 수 있다. 상기 게르마늄은 상기 벌크 에피택시얼 패턴(125)의 상기 상부 경사면(122)의 수소 탈착 센터(hydrogen desorption center)로 작용하여, 상기 상부 경사면(122) 상의 상기 인서트 에피택시얼 패턴(125)의 성장률을 촉진시킬 수 있다. 일 실시예에서, 상기 인서트 에피택시얼 패턴(125)은 상기 제1 반도체 원소를 더 포함할 수 있다. 예컨대, 상기 인서트 에피택시얼 패턴(125)은 실리콘-게르마늄을 포함할 수 있다. 상기 인서트 에피택시얼 패턴(125)은 인시츄 방식 또는 이온 주입 방식에 의하여 상기 제2 도전형의 도펀트로 도핑될 수 있다.
상기 인서트 에피택시얼 패턴(125)의 상기 상부 경사면(122)에서의 성장률이 촉진됨으로써, 상기 상부 경사면(122)의 면적 증가로 야기되는 상기 벌크 에피택시얼 패턴(120)의 부피 감소를 보충할 수 있다.
도 5를 참조하면, 제3 선택적 에피택시얼 성장 공정을 수행하여, 상기 인서트 에피택시얼 패턴(125) 상에 캡핑 에피택시얼 패턴(130, capping epitaxial pattern)을 형성할 수 있다. 상기 캡핑 에피택시얼 패턴(130)은 상기 제1 반도체 원소로 형성될 수 있다. 예컨대, 상기 캡핑 에피택시얼 패턴(130)은 실리콘으로 형성될 수 있다.
일 실시예에서, 상기 제3 선택적 에피택시얼 성장 공정은 실레인(silane, SiH4) 보다 무거운 실리콘 소스 가스를 포함하는 공정 가스를 사용할 수 있다. 예컨대, 상기 제3 선택적 에피택시얼 성장 공정의 실리콘 소스 가스는 DCS(dichlorosilane, SiCl2H2)을 포함할 수 있다. 예컨대, 상기 제3 선택적 에피택시얼 성장 공정의 실리콘 소스 가스는 DCS만을 포함하거나, DCS 및 실레인의 혼합 가스를 포함할 수 있다.
상기 제3 선택적 에피택시얼 성장 공정의 공정 가스는 상대적으로 무거운 실리콘 소스 가스를 포함함으로써, 상기 실리콘 소스 가스가 상기 벌크 및 인서트 에피택시얼 패턴들(120, 125)와 상기 소자분리 패턴(102)의 경계에서 축적될 수 있다. 이로써, 상기 캡핑 에피택시얼 패턴(130)의 (110) 결정면의 성장률이 향상될 수 있다.
상기 인서트 에피택시얼 패턴(125)에 의해 상기 캡핑 에피택시얼 패턴(130)의 실질적으로 평탄한 상부면의 면적이 증가될 수 있다. 또한, 상기 제3 선택적 에피택시얼 성장 공정의 공정 가스가 상대적으로 무거운 실리콘 소스 가스를 포함함으로써, 상기 캡핑 에피택시얼 패턴(130)의 실질적으로 평탄한 상부면의 면적이 더욱 증가될 수 있다. 그 결과, 후속에 형성되는 콘택 플러그와 상기 캡핑 에피택성ㄹ 패턴(130)의 중첩 면적이 증가되어, 콘택 저항이 감소될 수 있다.
이어서, 도 6에 개시된 오믹 패턴(135, ohmic pattern), 층간 절연막(140), 콘택 플러그(145), 및 배선(150)을 형성하여, 도 6에 개시된 반도체 소자를 구현할 수 있다. 상기 오믹 패턴(135)은 실리사이드 공정에 의해 형성된 금속 실리사이드일 수 있다.
계속해서, 도 6을 참조하여 본 발명의 실시예들에 따른 반도체 소자를 설명한다. 도 6은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 설명의 편의를 위하여 상술된 내용과 중복되는 것은 생략하거나 간략히 설명한다.
도 6을 참조하면, 상기 게이트 패턴(110)이 상기 소자분리 패턴(102)에 의해 정의된 상기 활성부(ACT) 상에 배치될 수 있다. 게이트 스페이서들(113)이 상기 게이트 패턴(110) 양 측벽들 상에 각각 배치될 수 있다. 상기 벌크 에피택시얼 패턴들(120)이 상기 게이트 패턴(110) 양측의 상기 활성부(ACT)에 형성된 상기 리세스 영역들(115) 내에 각각 배치될 수 있다. 상기 각 리세스 영역(115)은 상기 게이트 패턴(110) 아래의 채널 영역을 향하여 뾰족한 언더컷 영역을 포함하고, 상기 벌크 에피택시얼 패턴(120)은 상기 뾰족한 언더컷 영역을 채울 수 있다.
상기 각 벌크 에피택시얼 패턴(120)은 {111} 결정면들 중에 하나인 상부 경사면(122)을 포함한다. 상기 인서트 에피택시얼 패턴(125)이 상기 각 벌크 에피택시얼 패턴(120) 상에 배치된다. 상기 인서트 에피택시얼 패턴(125)은 상기 상부 경사면(122)에서 성장률을 촉진시키는 상기 특정 원소를 포함한다. 상기 인서트 에피택시얼 패턴(125)은 상기 상부 경사면(122)과 접촉된다.
상기 캡핑 에피택시얼 패턴(130)이 상기 인서트 에피택시얼 패턴(125) 상에 배치되고, 상기 오믹 패턴(135)이 상기 캡핑 에피택시얼 패턴(130) 상에 배치될 수 있다. 상기 오믹 패턴(135)은 상기 캡핑 에피택시얼 패턴(130)의 상기 제1 반도체 원소와 금속의 반응에 의해 형성될 수 있다.
상기 층간 절연막(140)이 상기 게이트 패턴(110) 상기 오믹 패턴(135)을 포함하는 반도체 기판(100) 전면 상에 배치될 수 있다. 콘택 플러그(145)가 상기 층간 절연막(140)을 관통하여 상기 오믹 패턴(125)에 접속될 수 있다. 상기 배선(150)이 상기 층간 절연막(140) 상에 배치되어, 상기 콘택 플러그(145)에 접속될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (9)

  1. 반도체 기판 상에 배치된 게이트 패턴;
    상기 게이트 패턴 일측의 반도체 기판에 형성된 리세스 영역을 채우고, {111} 결정면들 중에 하나인 상부 경사면을 갖는 벌크 에피택시얼 패턴;
    상기 벌크 에피택시얼 패턴 상에 배치되고, 상기 상부 경사면 상에서 성장률을 촉진하는 특정 원소를 포함하는 인서트 에피택시얼 패턴; 및
    상기 인서트 에피택시얼 패턴 상에 배치된 캡핑 에피택시얼 패턴을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 반도체 기판은 제1 반도체 원소로 형성되고,
    상기 벌크 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하고,
    상기 인서트 에피택시얼 패턴의 상기 특정 원소는 상기 제2 반도체 원소이고,
    상기 인서트 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 낮은 반도체 소자.
  3. 청구항 2에 있어서,
    상기 캡핑 에피택시얼 패턴은 상기 제1 반도체 원소로 형성되는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 리세스 영역은 상기 게이트 패턴 아래의 채널 영역을 향하여 뾰족한 언더컷 영역을 포함하고,
    상기 뾰족한 언더컷 영역을 구성하는 상기 리세스 영역의 내면들은 상기 반도체 기판의 {111} 결정면들에 포함되는 반도체 소자.
  5. 반도체 기판 상에 게이트 패턴을 형성하는 것;
    상기 게이트 패턴 일 측에 리세스 영역을 형성하는 것;
    상기 리세스 영역을 채우는 벌크 에피택시얼 패턴을 형성하되, 상기 벌크 에피택시얼 패턴은 {111} 결정면들 중에 하나인 상부 경사면을 갖고;
    상기 벌크 에피택시얼 패턴 상에 인서트 캡핑 에피택시얼 패턴을 형성하되, 상기 인서트 캡핑 에피택시얼 패턴은 상기 상부 경사면 상에서 성장률을 촉진하는 특정 원소를 포함하고; 및
    상기 인서트 캡핑 에피택시얼 패턴 상에 캡핑 에피택시얼 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 반도체 기판은 제1 반도체 원소로 형성되고,
    상기 벌크 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하고,
    상기 인서트 캡핑 에피택시얼 패턴의 상기 특정 원소는 상기 제2 반도체 원소이고,
    상기 인서트 캡핑 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 낮은 반도체 소자의 제조 방법.
  7. 청구항 5에 있어서,
    상기 캡핑 에피택시얼 패턴은 실리콘으로 형성되고,
    상기 캡핑 에피택시얼 패턴의 형성을 위한 선택적 에피택시얼 성장 공정은 실레인(silane, SiH4) 보다 무거운 실리콘 소스 가스를 포함하는 공정 가스를 사용하는 반도체 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 선택적 에피택시얼 성장 공정의 공정 가스는 DCS(dichlorosilane, SiCl2H2)를 포함하는 반도체 소자의 제조 방법.
  9. 청구항 5에 있어서,
    상기 리세스 영역을 형성하는 것은,
    상기 게이트 패턴 일 측의 기판에 이방성 건식 식각 공정을 수행하여 오목한 영역을 형성하는 것; 및
    상기 오목한 영역에 이방성 습식 식각 공정을 수행하여 상기 리세스 영역을 형성하는 것을 포함하되,
    상기 이방성 습식 식각 공정은 상기 반도체 기판의 {111} 결정면들을 식각 정지면들로 사용하는 반도체 소자의 제조 방법.
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