CN103367226B - 半导体器件制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000463 material Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000012856 packing Methods 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 14
- 239000011435 rock Substances 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 9
- 229940090044 injection Drugs 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 239000013081 microcrystal Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 abstract description 11
- 239000011810 insulating material Substances 0.000 abstract description 5
- 238000000137 annealing Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 72
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- -1 oxonium ion Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
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Abstract
本发明公开了一种半导体器件制造方法，包括步骤：在衬底中形成浅沟槽；在浅沟槽中形成浅沟槽填充层；在浅沟槽填充层上形成衬垫盖层；向浅沟槽填充层中注入离子并退火，形成浅沟槽隔离。依照本发明的半导体器件制造方法，通过向浅沟槽中填充材料注入离子而形成绝缘材料，由于填充材料体积膨胀而向衬底有源区施加压应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种通过注入氧在STI中引入应力的浅沟槽制造方法。
背景技术
从90nmCMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(StrainChannelEngineering)起到了越来越重要的作用。通过工艺方法在沟道区引入应力，能有效提高载流子迁移率，增大器件的驱动能力。
如下表1所示，研究表明，在(001)晶片上具有<110>晶向的沟道区的NMOS和PMOS的压电电阻系数具有较大差别，其中压电电阻系数的单位为10-12cm2/dyn。
可见，在沟道长度方向，也即纵轴方向上，当沟道方向为在(001)晶片上的<110>方向时，PMOS表现为具有较高的压应力。因此，理论上可以通过在(001)晶片衬底上分别形成不同晶向的有源区(阱区)来分别制造NMOS和PMOS，使得各个MOSFET分别具有张应力或者压应力，从而有效提高载流子迁移率。但是，这种方法需要额外的复杂工艺步骤，例如分别在衬底上外延不同晶向的有源区、阱区，这延长了工艺时间、提高了制造成本。
另一种理论上可行的方案是利用不同材料、特别是不同晶体结构的材料之间接触界面具有的应力来向沟道区施加应力，例如衬底Si与源漏区SiGe、SiC之间的晶格不匹配，分别造成压应力和张应力，而适用于PMOS、NMOS。类似地，这种技术也需要额外的刻蚀衬底沟槽然后外延生长，同样成本高昂。
综上所述，现有的在沟道区引入应力的方法工艺复杂、成本高昂。
发明内容
由上所述，本发明的目的在于提供一种能简易、低成本地向沟道区引入应力的浅沟槽隔离制造方法。
为此，本发明提供了一种半导体器件制造方法，包括步骤：在衬底中形成浅沟槽；在浅沟槽中形成浅沟槽填充层；在浅沟槽填充层上形成衬垫盖层；向浅沟槽填充层中注入离子并退火，形成浅沟槽隔离。
其中，形成浅沟槽之后、形成浅沟槽填充层之前，还包括在浅沟槽中形成衬垫层。
其中，形成浅沟槽的步骤进一步包括：在衬底上形成硬掩膜层；光刻/刻蚀硬掩膜层形成硬掩膜层图形，具有多个暴露了衬底的开口；刻蚀开口中暴露的衬底，形成浅沟槽。
其中，形成浅沟槽填充层的步骤进一步包括：在浅沟槽中沉积浅沟槽填充层；平坦化浅沟槽填充层，直至暴露硬掩膜层；刻蚀浅沟槽填充层，使得浅沟槽填充层上表面低于硬掩膜层上表面。
其中，硬掩膜层至少包括第一硬掩膜层和第二硬掩膜层，刻蚀浅沟槽填充层而使得浅沟槽填充层上表面低于第一硬掩膜层上表面。
其中，衬垫层和/或衬垫盖层包括氮化物、氮氧化物。
其中，衬垫盖层的厚度为10～20nm。
其中，注入的离子至少包括O。其中，注入的离子还包括N、C、F、B、P、Ti、Ta、Hf。
其中，注入离子剂量大于等于1018cm-2。
其中，浅沟槽填充层包括多晶硅、非晶硅、微晶硅。
依照本发明的半导体器件制造方法，通过向浅沟槽中填充材料注入离子而形成绝缘材料，由于填充材料体积膨胀而向衬底有源区施加压应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图6为依照本发明的半导体器件制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能简易、低成本地向沟道区引入应力的浅沟槽隔离制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下将参照图1至图6的剖面示意图来详细说明依照本发明的器件的制造方法各步骤。
参照图1，在衬底1上形成硬掩膜层2，光刻/刻蚀硬掩膜层2以及衬底1形成浅沟槽，在浅沟槽中沉积衬垫层3。
提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，为了与CMOS工艺兼容而应用于数字逻辑集成电路，衬底1为体硅(例如为Si晶片)或SOI。
在衬底1上沉积硬掩膜层2，并光刻/刻蚀形成具有开口的硬掩膜层图形，开口暴露部分的衬底1。硬掩膜层可以是单层也可以是多层，优选地，硬掩膜层至少包括氧化物(例如氧化硅)的第一硬掩膜层2A，以及氮化物(例如氮化硅)或氮氧化物(例如氮氧化硅)的第二硬掩膜层2B，这种硬掩膜叠层能够良好控制刻蚀图形的精度、并且良好保护所覆盖的将要被刻蚀的衬底表面。旋涂光刻胶(未示出)并曝光显影形成光刻胶图形，以光刻胶图形为掩膜采用等离子刻蚀等干法刻蚀，各向异性地在硬掩膜层2A/2B中刻蚀形成了硬掩膜层开口2C，直至暴露衬底1。此时由于硬掩膜的叠层结构，衬底1的表面并未被过刻蚀，未增大表面缺陷密度。虽然开口2C在剖视图中为两个部分，但是实际上开口2C是环绕器件有源区的，也即在顶视图(未示出)中是环形结构，例如矩形环框。
以硬掩膜层图形为掩膜，刻蚀开口中暴露的部分衬底1，直至衬底1表面以下的一定深度H。优选地，采用干法刻蚀各向异性地刻蚀衬底1。当衬底1为Si时，也可以采用TMAH这种各向异性较好的湿法腐蚀液来刻蚀。如图1所示，衬底1中也形成了开口1C从而构成浅沟槽，与开口2C具有相同的宽度W。衬底1的开口1C的深度(从衬底1上表面至开口1C的底表面)H小于衬底1的厚度，例如小于等于衬底1厚度的2/3，其依照具体的器件绝缘特性需要而合理选定。开口1C、2C(浅沟槽)的宽度W小于其深度H，例如W仅为H的1/5～1/3。
优选地，采用LPCVD、PECVD、HDPCVD、ALD等常规沉积方法在浅沟槽中沉积衬垫层3，用于消除衬底浅沟槽表面的缺陷、限制未来STI的体膨胀、以及防止后续离子注入损伤衬底。衬垫层3的材质优选与衬底1以及未来的STI绝缘材料均不同的材料，例如当衬底1为Si、未来的STI为氧化硅时，衬垫层3为氮化物(氮化硅)或氮氧化物(氮氧化硅)。优选地，衬垫层3包括层叠结构，至少包括氧化物的第一衬垫层以及氮化物的第二衬垫层(第一和第二衬垫层图中并未分别显示)。衬垫层3的总厚度例如为5～10nm。
参照图2，在浅沟槽中形成浅沟槽填充层4。采用LPCVD、PECVD、HDPCVD、ALD等常规沉积方法在浅沟槽(开口1C)中、以及开口2C中沉积浅沟槽填充层4。浅沟槽填充层4选择与衬底1相同的材料，例如硅基材料，包括多晶硅、非晶硅、微晶硅。随后采用CMP平坦化浅沟槽填充层4直至暴露硬掩膜层2(例如上层的第二硬掩膜层2B)。
参照图3，刻蚀浅沟槽填充层4，使其上表面低于硬掩膜层2，并且高于衬底1。对于Si材质的浅沟槽填充层4而言，可以采用等离子干法刻蚀、或者TMAH湿法刻蚀来回刻浅沟槽填充层4，使得其上表面低于第二硬掩膜层2B的上表面、优选地低于第一硬掩膜层2A的上表面，并且优选地使得浅沟槽填充层4的上表面高于衬底1的上表面。这种刻蚀深度的选择是为了控制浅沟槽填充层4的剩余物质量，从而在后续STI形成过程中控制所产生的应力大小。
参照图4，在剩余的浅沟槽填充层4上表面形成衬垫盖层5。例如采用LPCVD、PECVD、HDPCVD、ALD等常规沉积方法沉积衬垫盖层5，其材质优选地与衬垫层3的材质相同并且优选硬度较大的材料，例如均为氮化物或氮氧化物。衬垫盖层5的厚度优选为10～20nm，用于在后续STI形成过程中控制膨胀幅度从而控制应力大小。衬垫盖层5的上表面不必如图4所示为与第一硬掩膜层2A上表面齐平，而是可以在第一/第二硬掩膜层界面附近上下浮动，例如在其界面上下4±5nm处。
参照图5，向浅沟槽填充层4中注入离子并退火，使得半导体的浅沟槽填充层4转变为绝缘体的浅沟槽隔离(STI)6。注入的离子依照浅沟槽隔离6的材质需要而设定，例如当注入氧离子时，O与浅沟槽填充层4中的Si反应形成氧化硅的浅沟槽隔离6，在Si转变为SiO2的过程中，体积增大超过50％，然而由于上层较硬的衬垫盖层5的阻挡，SiO2的膨胀在STI6中产生了巨大的压应力(例如大于1GPa、并优选地介于2～4GPa之间)，从而向沟道区施加应力、增大载流子迁移率。注入的离子至少主要包括O(例如原子百分比在80％以上)，此外还可以包括N、C、F、B、P等其他较少量的离子，以形成氮氧化硅、碳氧化硅、掺氟氧化硅、BSG、BPSG等其他的绝缘材料。甚至可以还可以掺入Ti、Ta、Hf等金属元素，与氧反应形成高介电常数材料，同步提高了STI的绝缘性能。注入的离子的(总)剂量大于等于1016cm-2，以便控制STI6的膨胀量，间接控制STI的压应力。退火的温度例如大于等于900℃，时间例如为30s～10min。此外，为了进一步提高器件性能，例如防止注入的离子扩散进入有源区，因此优选地在沉积浅沟槽填充层4之前在沟槽中沉积衬垫层3。
参照图6，去除硬掩膜层2A/2B，在STI6包围的有源区内形成半导体器件结构。例如湿法腐蚀或干法刻蚀移除硬掩膜层2A/2B，在STI6包围的衬底1有源区表面上沉积并刻蚀形成包括垫氧化层(例如氧化硅，未示出)、栅极绝缘层7(例如高k材料)、栅极导电层8(例如掺杂多晶硅、金属、金属合金、金属氮化物)的栅极堆叠，以栅极堆叠为掩膜进行源漏第一次离子注入形成轻掺杂的源漏扩展区9A，在栅极堆叠两侧的衬底1上形成氮化硅材质的栅极侧墙10，以栅极侧墙10为掩膜进行源漏第二次离子注入形成重掺杂的源漏区9B，源漏区9A/9B之间的衬底1部分构成沟道区9C，在源漏区9B上进行硅化物自对准工艺形成金属硅化物(未示出)以降低源漏电阻，在整个器件上形成氧化硅等低k材质的层间介质层(未示出)，在层间介质层中刻蚀形成直达金属硅化物的接触孔并填充金属形成接触塞(未示出)。
依照本发明的浅沟槽隔离制造方法，通过向浅沟槽中填充材料注入离子而形成绝缘材料，由于填充材料体积膨胀而向衬底有源区施加压应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (9)
1.一种半导体器件制造方法，包括步骤：
在衬底中形成浅沟槽；
在浅沟槽中沉积形成覆盖了浅沟槽的底面和所有侧面的氮化物或氮氧化物的衬垫层；
在浅沟槽中形成浅沟槽填充层；
在浅沟槽填充层上形成衬垫盖层，直接接触浅沟槽填充层的衬垫盖层材质与衬垫层的材料相同且为氮化物或氮氧化物；
向浅沟槽填充层中注入离子并退火，形成浅沟槽隔离。
2.如权利要求1的半导体器件制造方法，其中，形成浅沟槽的步骤进一步包括：
在衬底上形成硬掩膜层；
刻蚀硬掩膜层形成硬掩膜层图形，具有多个暴露了衬底的开口；
刻蚀开口中暴露的衬底，形成浅沟槽。
3.如权利要求2的半导体器件制造方法，其中，形成浅沟槽填充层的步骤进一步包括：
在浅沟槽中沉积浅沟槽填充层；
平坦化浅沟槽填充层，直至暴露硬掩膜层；
刻蚀浅沟槽填充层，使得浅沟槽填充层上表面低于硬掩膜层上表面。
4.如权利要求3的半导体器件制造方法，其中，硬掩膜层至少包括第一硬掩膜层和第二硬掩膜层，刻蚀浅沟槽填充层而使得浅沟槽填充层上表面低于第一硬掩膜层上表面。
5.如权利要求1的半导体器件制造方法，其中，衬垫盖层的厚度为10～20nm。
6.如权利要求1的半导体器件制造方法，其中，注入的离子至少包括O。
7.如权利要求1的半导体器件制造方法，其中，注入的离子还包括N、C、F、B、P、Ti、Ta、Hf。
8.如权利要求1的半导体器件制造方法，其中，注入离子剂量大于等于1016cm-2。
9.如权利要求1的半导体器件制造方法，其中，浅沟槽填充层包括多晶硅、非晶硅、微晶硅。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210088443.1A CN103367226B (zh) | 2012-03-29 | 2012-03-29 | 半导体器件制造方法 |
| US13/512,331 US20130260532A1 (en) | 2012-03-29 | 2012-04-09 | Method for Manufacturing Semiconductor Device |
| PCT/CN2012/000466 WO2013143034A1 (zh) | 2012-03-29 | 2012-04-09 | 半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210088443.1A CN103367226B (zh) | 2012-03-29 | 2012-03-29 | 半导体器件制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103367226A CN103367226A (zh) | 2013-10-23 |
| CN103367226B true CN103367226B (zh) | 2016-06-08 |
Family
ID=49258039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210088443.1A Active CN103367226B (zh) | 2012-03-29 | 2012-03-29 | 半导体器件制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103367226B (zh) |
| WO (1) | WO2013143034A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104795412B (zh) * | 2014-01-20 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| US10854503B2 (en) | 2018-07-16 | 2020-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with air gap and method sealing the air gap |
| CN113517334A (zh) * | 2021-06-07 | 2021-10-19 | 西安电子科技大学 | 一种具有高k介电沟槽的功率mosfet器件及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101208792A (zh) * | 2005-06-27 | 2008-06-25 | 加利福尼亚大学董事会 | 制造浅沟槽的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286736B1 (ko) * | 1998-06-16 | 2001-04-16 | 윤종용 | 트렌치 격리 형성 방법 |
| KR20020023460A (ko) * | 2000-09-22 | 2002-03-29 | 윤종용 | 반도체 장치의 소자 분리방법 |
| JP2007134492A (ja) * | 2005-11-10 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| JP5130677B2 (ja) * | 2006-08-16 | 2013-01-30 | ヤマハ株式会社 | 半導体装置の製法 |
| US7968960B2 (en) * | 2006-08-18 | 2011-06-28 | Micron Technology, Inc. | Methods of forming strained semiconductor channels |
| TW200903710A (en) * | 2007-07-11 | 2009-01-16 | Promos Technologies Inc | Manufacturing method for shallow trench isolation |
-
2012
- 2012-03-29 CN CN201210088443.1A patent/CN103367226B/zh active Active
- 2012-04-09 WO PCT/CN2012/000466 patent/WO2013143034A1/zh active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101208792A (zh) * | 2005-06-27 | 2008-06-25 | 加利福尼亚大学董事会 | 制造浅沟槽的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103367226A (zh) | 2013-10-23 |
| WO2013143034A1 (zh) | 2013-10-03 |
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| C06 | Publication | ||
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