JP5130677B2 - 半導体装置の製法 - Google Patents
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半導体基板の一方の主面に素子配置領域を取囲むような閉ループ状の孔を有する選択マスクを形成する工程と、
前記選択マスクを用いる選択エッチング処理により前記一方の主面に閉ループ状のトレンチを形成する工程と、
前記トレンチを埋めるように前記選択マスクを覆って第1の絶縁膜を形成する工程と、
前記トレンチ内に前記第1の絶縁膜の一部を残存させるように前記第1の絶縁膜を平坦状に除去する工程と、
前記一方の主面に前記選択マスクが存在する状態で前記トレンチ内に残存する第1の絶縁膜の表層部にエッチレート低減物質をイオン注入すると共にアニール処理を施すことにより該表層部のエッチレートを低減させる工程と、
前記アニール処理の後、前記選択マスクを除去して前記一方の主面を露呈させる工程と、
前記一方の主面の露呈部を酸化して犠牲膜としての第2の絶縁膜を形成する工程と、
前記トレンチ内の第1の絶縁膜の表層部のエッチングを許容しつつ前記第2の絶縁膜をエッチング処理により除去する工程と
を含むものである。
Claims (2)
- 半導体基板の一方の主面に素子配置領域を取囲むような閉ループ状の孔を有する選択マスクを形成する工程と、
前記選択マスクを用いる選択エッチング処理により前記一方の主面に閉ループ状のトレンチを形成する工程と、
前記トレンチを埋めるように前記選択マスクを覆ってCVD法によって第1の絶縁膜としてのシリコン酸化膜を形成する工程と、
前記トレンチ内に前記第1の絶縁膜の一部を残存させるように前記第1の絶縁膜を平坦状に除去する工程と、
前記一方の主面に前記選択マスクが存在する状態で前記トレンチ内に残存する前記第1の絶縁膜の表層部にArを加速エネルギーが異なる2ステップでイオン注入すると共にアニール処理を施すことにより該表層部のエッチレートを低減させる工程と、
前記アニール処理の後、ウェットエッチングによって前記選択マスクを除去して前記一方の主面を露呈させる工程と、
前記一方の主面の露呈部を酸化して犠牲膜としての第2の絶縁膜を形成する工程と、
前記トレンチ内の第1の絶縁膜の表層部のエッチングを許容しつつ前記第2の絶縁膜をエッチング処理により除去する工程と
を含む半導体装置の製法。 - 前記選択マスクを形成する工程では前記選択マスクをパッド絶縁膜にマスク絶縁膜を重ねた積層により構成し、前記選択マスクを除去する工程では前記マスク絶縁膜を除去した後前記トレンチ内の第1の絶縁膜の表層部のエッチングを許容しつつ前記パッド絶縁膜をエッチング処理により除去する請求項1記載の半導体装置の製法。
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