JP5130677B2

JP5130677B2 - 半導体装置の製法

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Publication number: JP5130677B2
Application number: JP2006221775A
Authority: JP
Inventors: 秀誠高見; 勉長嶺
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-08-16
Filing date: 2006-08-16
Publication date: 2013-01-30
Anticipated expiration: 2026-08-16
Also published as: JP2008047691A

Description

この発明は、半導体装置の製法に関し、更に詳しくはＳＴＩ（シャロー・トレンチ・アイソレーション）法と呼ばれる素子分離法の改良に関するものである。

従来、ＳＴＩ法としては、トレンチエッチングの際に選択マスクとして用いたシリコン窒化膜にアルゴンイオンＡｒ^＋を注入するものが知られており（例えば、特許文献１参照）、その一例を図１４について説明する。

例えばシリコンからなる半導体基板１の表面にパッド用のシリコン酸化膜２を介してマスク用のシリコン窒化膜３をＣＶＤ（ケミカル・ベーパー・デポジション）法により形成する。シリコン酸化膜２にシリコン窒化膜３を重ねた積層に所望のトレンチに対応する孔を設けて膜２，３からなる選択マスクを形成した後、この選択マスクを用いる選択エッチング処理により基板表面にトレンチ４を形成する。

次に、エッチング時の損傷を軽減するため、トレンチ４の内壁を酸化してシリコン酸化膜５を形成する。そして、シリコン酸化膜５及びシリコン窒化膜３を覆って酸化防止用のシリコン窒化膜６をＣＶＤ法により形成する。この後、トレンチ４を埋めるようにシリケートガラス膜７を形成し、この膜７には緻密化のためにアニール処理を施す。

次に、基板上面にＣＭＰ（化学・機械研磨）処理を施してシリコン窒化膜６が露呈するまでシリケートガラス膜７を平坦状に除去する。そして、基板上面にＡｒ^＋を注入してシリコン窒化膜３に損傷を与え、膜３のエッチレートを増大させる。この後、シリコン窒化膜６，３をリン酸によりエッチング除去する。このとき、シリコン窒化膜３のエッチレートが増大されているため、膜３の除去時間が短縮され、シリコン窒化膜６がシリコン酸化膜２とシリケートガラス膜７との間で過剰エッチングされて凹む現象を防止することができる。残存するシリケートガラス膜７は、素子分離領域を構成する。
特開２０００−３１２６７号公報

上記した従来技術によると、Ａｒ^＋はシリケートガラス膜７にも注入される。しかし、特許文献１には、シリケートガラス膜７が注入に係るＡｒ^＋によりどのような影響を受けるかについては何等記載されていない。また、Ａｒ^＋の注入後、アニール処理を行なうのか否かについても特許文献１には記載がない。

本願の発明者の研究によれば、ＳＴＩ法において素子分離領域を構成する絶縁膜が過剰にエッチングされるため、基板表面の平坦性が損われるという問題点があることが判明した。図１，２，９〜１３を参照して発明者の研究に係る半導体装置の製法を説明する。

図１の工程では、例えばシリコンからなる半導体基板１０の一方の主面に熱酸化処理を施してパッド用のシリコン酸化膜１２を形成する。そして、シリコン酸化膜１２の上には、マスク用のシリコン窒化膜１４をＣＶＤ法により形成する。

次に、シリコン酸化膜１２及びシリコン窒化膜１２の積層にホトリソグラフィ及びエッチング処理を施して素子配置領域１０ａを取囲むような閉ループ状の孔Ｋを有するトレンチエッチング用の選択マスクを形成する。素子配置領域１０ａは、ＭＯＳ型トランジスタ等の回路素子が配置されるべき領域である。形成された選択マスクを用いる選択エッチング処理により基板表面に閉ループ状のトレンチ１６を形成する。この後、トレンチ１６を埋め且つシリコン窒化膜１４を覆うようにシリコン酸化膜１８をＣＶＤ法により形成する。

図２の工程では、基板上面にＣＭＰ処理を施してシリコン窒化膜１４が露呈するまでシリコン酸化膜１８を平坦状に除去し、トレンチ１６内にはシリコン酸化膜１８の一部１８ａを残存させる。

図９の工程では、シリコン窒化膜１４及びシリコン酸化膜１２を順次にウェットエッチング処理により除去する。このとき、シリコン酸化膜１８ａは、比較的エッチレートが大きいため、破線で示す部分が除去される。

図１０の工程では、基板上面に熱酸化処理を施して犠牲膜としてのシリコン酸化膜２０を形成する。そして、図１１の工程では、シリコン酸化膜２０をウェットエッチング処理により除去して基板１０の一方の主面には清浄な面を露呈させる。このとき、シリコン酸化膜１８ａが破線で示すように除去されるため、素子配置領域１０ａの上面よりシリコン酸化膜１８ａの上面が低くなり、段差が生ずる。トレンチ１６内に残存するシリコン酸化膜１８ａは、素子分離領域を構成する。

図１２の工程では、基板１０の一方の主面にゲート絶縁膜用のシリコン酸化膜２２を熱酸化処理により形成する。そして、シリコン酸化膜２２の上には、ゲート電極（又は配線）用のポリシリコン層２４をＣＶＤ法により形成する。ポリシリコン層２４には、堆積中又は堆積後に抵抗低減用の不純物をドープする。

図１３の工程では、ホトリソグラフィ及びドライエッチング処理によりポリシリコン層２４をゲート電極（又は配線）パターンに従ってパターニングする。２４ａ〜２４ｃは、パターニングされたポリシリコン層をそれぞれ示す。

上記した製法によると、図１１の工程において、素子分離領域を構成するシリコン酸化膜１８ａと素子配置領域１０ａとの境界部に段差が生じ、基板表面の平坦性が悪化する。このため、（イ）図１３のポリシリコンパターニングの際の露光処理においてＤＯＦ（焦点深度）マージンが低下すること、（ロ）図１３のポリシリコンパターニングの際にポリシリコン残渣Ｐが残り、ショート不良を招くこと、（ハ）ゲート絶縁膜用のシリコン酸化膜２２が前述の段差を覆う部分Ｑで耐圧不足になることなどの問題点がある。

この発明の目的は、基板表面の平坦性を向上させることができる新規な半導体装置の製法を提供することにある。

この発明に係る半導体装置の製法は、
半導体基板の一方の主面に素子配置領域を取囲むような閉ループ状の孔を有する選択マスクを形成する工程と、
前記選択マスクを用いる選択エッチング処理により前記一方の主面に閉ループ状のトレンチを形成する工程と、
前記トレンチを埋めるように前記選択マスクを覆って第１の絶縁膜を形成する工程と、
前記トレンチ内に前記第１の絶縁膜の一部を残存させるように前記第１の絶縁膜を平坦状に除去する工程と、
前記一方の主面に前記選択マスクが存在する状態で前記トレンチ内に残存する第１の絶縁膜の表層部にエッチレート低減物質をイオン注入すると共にアニール処理を施すことにより該表層部のエッチレートを低減させる工程と、
前記アニール処理の後、前記選択マスクを除去して前記一方の主面を露呈させる工程と、
前記一方の主面の露呈部を酸化して犠牲膜としての第２の絶縁膜を形成する工程と、
前記トレンチ内の第１の絶縁膜の表層部のエッチングを許容しつつ前記第２の絶縁膜をエッチング処理により除去する工程と
を含むものである。

この発明の半導体装置の製法によれば、トレンチ内に残存する第１の絶縁膜の表層部にはエッチレート低減物質がイオン注入され、アニール処理が施されることによって該表層部のエッチレートが低減される。このため、第１及び第２の絶縁膜をいずれも例えばシリコン酸化膜として第２の絶縁膜をエッチング除去する際には、第１の絶縁膜の表層部の膜減りが抑制され、第１の絶縁膜からなる素子分離領域は素子配置領域とほぼ平坦な面をなすようになる。

この発明の半導体装置の製法において、前記選択マスクを形成する工程では前記選択マスクをパッド絶縁膜にマスク絶縁膜を重ねた積層により構成し、前記選択マスクを除去する工程では前記マスク絶縁膜を除去した後前記トレンチ内の第１の絶縁膜の表層部のエッチングを許容しつつ前記パッド絶縁膜をエッチング処理により除去するようにしてもよい。このようにすると、パッド絶縁膜及び第１の絶縁膜をいずれも例えばシリコン酸化膜としてパッド絶縁膜をエッチング除去する際には、第１の絶縁膜の表層部の膜減りが抑制される。従って、素子分離領域を素子配置領域とほぼ同一レベルとするのに有益である。

この発明によれば、イオン注入処理によりトレンチ内の第１の絶縁膜の表層部のエッチレートを低減して該表層部の膜減りを抑制するようにしたので、素子分離領域が素子配置領域とほぼ平坦な面をなす（段差を形成しない）ようにすることができる効果が得られる。

図１〜７は、この発明の一実施形態に係る半導体装置の製法を示すもので、各々の図に対応する工程（１）〜（７）を順次に説明する。

（１）例えばシリコンからなる半導体基板１０の一方の主面に前述したと同様にしてパッド用のシリコン酸化膜１２を介してマスク用のシリコン窒化膜１４を形成する。シリコン酸化膜１２の厚さは、１００〜３００Å程度とし、シリコン窒化膜の厚さは、１０００〜２０００Å程度とすることができる。

次に、シリコン酸化膜１２及びシリコン窒化膜１４の積層には前述したと同様に閉ループ状の孔Ｋを形成し、該積層からなる選択マスクを得る。そして、この選択マスクを用いる選択エッチング処理により基板表面に閉ループ状のトレンチ１６を形成する。トレンチ１６は、素子配置領域１０ａを取囲むように形成される。この後、基板上面には前述したと同様にシリコン酸化膜１８を形成する。シリコン酸化膜１８の厚さは、５０００〜７０００Å程度とすることができる。

（２）前述したと同様にシリコン酸化膜１８を平坦状に除去し、トレンチ内にシリコン酸化膜１８の一部１８ａを残存させる。

（３）シリコン酸化膜１２及びシリコン窒化膜１４の積層（選択マスク）が存在する状態でトレンチ１６内のシリコン酸化膜１８ａの表層部にエッチレート低減物質をイオン注入する。エッチレート低減物質の一例としては、Ａｒをイオン注入する。Ａｒ^＋の注入は、加速エネルギー４０〜８０ｋｅＶ、ドーズ量２×１０^１５〜４×１０^１５ｃｍ^−２程度とすることができる。イオン注入の際には、シリコン酸化膜１２及びシリコン窒化膜１４の積層がマスクとして作用するため、Ａｒ^＋の基板１０への注入が阻止される。イオン注入の後、シリコン酸化膜１８ａには、損傷や欠陥を低減するためにアニール処理を施す。アニール処理としては、ＲＴＡ（ラピッド・サーマル・アニール）処理を用いることができ、一例として１１５０℃、１２秒程度とすることができる。

（４）シリコン窒化膜１４及びシリコン酸化膜１２を順次にウェットエッチング処理により除去する。このとき、シリコン酸化膜１８ａの表層部は、エッチレートが低減されているため、膜減り量が少なくて済む。

（５）基板１０の一方の主面に熱酸化処理により犠牲膜としてのシリコン酸化膜２０を形成する。

（６）シリコン酸化膜（犠牲膜）２０をウェットエッチング処理により除去すると共に基板上面に洗浄処理を施すことにより基板１０の一方の主面に清浄な面を露呈させる。シリコン酸化膜２０のウェットエッチング処理では、シリコン酸化膜１８ａの表層部のエッチレートが低減されているため、該表層部の膜減り量が少なくて済み、素子分離領域（シリコン酸化膜１８ａ）は、素子配置領域１０ａとほぼ平坦な面をなすようになる。

次に、基板１０の一方の主面には、熱酸化処理によりゲート絶縁膜用のシリコン酸化膜２２を形成する。そして、基板上面には、シリコン酸化膜１８ａ，２２を覆ってゲート電極（又は配線）用のポリシリコン層をＣＶＤ法により形成する。ポリシリコン層２４には、堆積中又は堆積後に抵抗低減用の不純物をドープする。

（７）ホトリソグラフィ及びドライエッチング処理によりポリシリコン層２４をゲート電極（又は配線）パターンに従ってパターニングする。２４ａ〜２４ｃは、パターニングされたポリシリコン層をそれぞれ示す。

図８は、ＣＶＤ法により形成されたシリコン酸化膜についてＡｒ^＋ドーズ量とウェットエッチレートとの関係を示すものである。このような関係を求めるための実験は、次のようにして行なわれた。まず、第１〜第６の６枚のシリコンウエハを用意した。そして、各ウエハ毎にその表面にＴＥＯＳ（テトラ・エチル・オルソ・シリケート）を原料とする低圧ＣＶＤ法により約２０００Åの厚さのシリコン酸化膜を形成し、各ウエハ毎にシリコン酸化膜の厚さを測定した。第１のウエハを除く第２〜第６のウエハにＡｒ^＋をそれぞれ注入した。Ａｒ^＋の注入は、第２〜第６のいずれのウエハについても加速エネルギーを異にする２ステップ（第１ステップ：４０ｋｅＶ、第２ステップ：８０ｋｅＶ）で行ない、ドーズ量は、第２ウエハ：２×１０^１４ｃｍ^−２、第３ウエハ：６×１０^１４ｃｍ^−２、第４ウエハ：１×１０^１５ｃｍ^−２、第５ウエハ：２×１０^１５ｃｍ^−２、第６ウエハ：４×１０^１５ｃｍ^−２とした。次に、第１〜第６のウエハのシリコン酸化膜にＲＴＡ処理（１１５０℃、１２秒）を施した。そして、第１〜第６のウエハのシリコン酸化膜にウェットエッチング処理（１３０ＢＨＦ、５０秒）を施した。この後、各ウエハ毎にシリコン酸化膜の厚さを測定し、各ウエハ毎にシリコン酸化膜のエッチレート（エッチング前の膜厚測定値−エッチング後の膜厚測定値）を求めた。

図８によれば、第１のウエハのシリコン酸化膜（Ａｒ^＋の注入なし）ではエッチレートが５６０Åであるのに対し、第５，６のウエハ（Ａｒ^＋ドーズ量２×１０^１５ｃｍ^−２以上）ではエッチレートが約４５０Å程度に低減されているのがわかる。なお、図３のイオン注入工程においても、上記したような２ステップ注入を採用することができ、図４，６のシリコン酸化膜エッチングにおいても、上記したようなウェットエッチング処理を用いることができる。

上記した実施形態に係る製法によれば、図６に示すように基板表面の平坦性が向上するので、図７のポリシリコンパターニングの際の露光処理においてＤＯＦマージンが向上し、精度の良い露光処理が可能になる。また、図７のポリシリコンパターニングの際にポリシリコン残渣が残るような事態が無くなり、ショート不良を防止することができる。さらに、図６，７に示すようにゲート絶縁膜用のシリコン酸化膜２２が素子分離領域（シリコン酸化膜１８ａ）と素子配置領域１０ａとの境界部で段差を覆うことがなくなるので、耐圧低下を防止することができる。

なお、エッチレート低減物質としては、Ａｒに限らず、Ｆ等を用いてもよい。

この発明の一実施形態に係る半導体装置の製法におけるシリコン酸化膜形成工程を示す断面図である。図１の工程に続く平坦化工程を示す断面図である。図２の工程に続くイオン注入工程及びアニール工程を示す断面図である。図３の工程に続く選択マスク除去工程を示す断面図である。図４の工程に続くシリコン酸化膜形成工程を示す断面図である。図５の工程に続くシリコン酸化膜除去工程、シリコン酸化膜形成工程及びポリシリコン堆積工程を示す断面図である。図６の工程に続くポリシリコンパターニング工程を示す断面図である。シリコン酸化膜についてＡｒ^＋ドーズ量とウェットエッチレートとの関係を示すグラフである。発明者の研究に係る半導体装置の製法における選択マスク除去工程を示す断面図である。図９の工程に続くシリコン酸化膜形成工程を示す断面図である。図１０の工程に続くシリコン酸化膜除去工程を示す断面図である。図１１の工程に続くシリコン酸化膜形成工程及びポリシリコン堆積工程を示す断面図である。図１２の工程に続くポリシリコンパターニング工程を示す断面図である。従来のＳＴＩ法の一例を説明するための断面図である。

符号の説明

１０：半導体基板、１２，１８，２０，２２：シリコン酸化膜、１４：シリコン窒化膜、１６：トレンチ、２４：ポリシリコン層。

Claims

半導体基板の一方の主面に素子配置領域を取囲むような閉ループ状の孔を有する選択マスクを形成する工程と、
前記選択マスクを用いる選択エッチング処理により前記一方の主面に閉ループ状のトレンチを形成する工程と、
前記トレンチを埋めるように前記選択マスクを覆ってＣＶＤ法によって第１の絶縁膜としてのシリコン酸化膜を形成する工程と、
前記トレンチ内に前記第１の絶縁膜の一部を残存させるように前記第１の絶縁膜を平坦状に除去する工程と、
前記一方の主面に前記選択マスクが存在する状態で前記トレンチ内に残存する前記第１の絶縁膜の表層部にＡｒを加速エネルギーが異なる２ステップでイオン注入すると共にアニール処理を施すことにより該表層部のエッチレートを低減させる工程と、
前記アニール処理の後、ウェットエッチングによって前記選択マスクを除去して前記一方の主面を露呈させる工程と、
前記一方の主面の露呈部を酸化して犠牲膜としての第２の絶縁膜を形成する工程と、
前記トレンチ内の第１の絶縁膜の表層部のエッチングを許容しつつ前記第２の絶縁膜をエッチング処理により除去する工程と
を含む半導体装置の製法。
前記選択マスクを形成する工程では前記選択マスクをパッド絶縁膜にマスク絶縁膜を重ねた積層により構成し、前記選択マスクを除去する工程では前記マスク絶縁膜を除去した後前記トレンチ内の第１の絶縁膜の表層部のエッチングを許容しつつ前記パッド絶縁膜をエッチング処理により除去する請求項１記載の半導体装置の製法。