JP5088460B2

JP5088460B2 - 半導体装置の製造方法

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Publication number: JP5088460B2
Application number: JP2005305551A
Authority: JP
Inventors: 邦雄渡辺; 正浩林; 高尚秋場; 知郎 ▲高▼相; 範剣持
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-20
Filing date: 2005-10-20
Publication date: 2012-12-05
Anticipated expiration: 2025-10-20
Also published as: JP2007115885A

Description

本発明は、半導体装置の製造方法に関する。

低電圧駆動トランジスタと高電圧駆動トランジスタが同一の半導体基板に混載された半導体装置では、以下のような課題を有する。すなわち、高電圧駆動トランジスタが形成されるウェルは、注入されたイオンを１０００〜１２００℃程度の高温の熱処理によって拡散する工程（ドライブイン工程）を必要とする。このような熱処理をＳＴＩ（Shallow T nch Isolation）構造の素子分離領域を形成した後に行うと、熱ストレスによってトレンチ絶縁層が膨張して半導体基板に結晶欠陥を生じてしまうことがある。そのため、従来では、通常、上記熱処理前に、該ウェルのイオン注入に用いられるマスクのパターニングをするために専用のアライメントマークを形成する必要があった。

本発明の目的は、アライメントマークの形成工程を削減して工程を簡略化することができる半導体装置の製造方法を提供することにある。

本発明にかかる半導体装置の製造方法は、
半導体基板のトランジスタ形成領域に素子分離領域のための第１トレンチを形成するとともに、前記半導体基板のアライメントマーク形成領域にアライメントマークのための第２トレンチを形成する工程と、
前記第２トレンチを第１アライメントマークとして用いて、前記トランジスタ形成領域の一部を覆うレジスト層を形成する工程と、
前記レジスト層をマスクとして、前記半導体基板に不純物を導入してウェルを形成する工程と、
前記第１トレンチと前記第２トレンチとに絶縁層を埋め込むことにより、前記トランジスタ形成領域に前記素子分離領域を形成するとともに、前記アライメントマーク形成領域に第２アライメントマークを形成する工程と、
を含む。

本発明によれば、第１，第２トランジスタ形成領域に第１トレンチを形成するとともに、アライメントマーク形成領域に第２トレンチを形成し、第２トレンチを第１アライメントマークとして用いて、第２ウェルを形成するためのレジスト層をパターニングすることができる。したがって、第２ウェルにイオンを導入するためのレジスト層のパターニングに必要な専用のアライメントマークを形成する工程を必要としない。そのため、工程数を削減でき、製造工程を簡略化できる。

本発明は、さらに以下の態様をとることができる。

本発明の製造方法において、
前記トランジスタ形成領域は、第１ウェルを有する第１トランジスタ形成領域と、該第１トランジスタ形成領域の前記第１ウェルより深い第２ウェルを有する第２トランジスタ形成領域とを有し、前記ウェルは前記第２ウェルであることができる。

本発明の製造方法において、
前記第２ウェルは、前記半導体基板に不純物をイオン注入した後、熱処理によって前記不純物を拡散して形成されることができる。

本発明の製造方法において、
前記アライメントマーク形成領域は、スクライブ領域にあることができる。

本発明の製造方法において、
前記第２ウェルには、オフセットゲートＭＩＳトランジスタが形成されることができる。

本発明の製造方法において、
前記第１トレンチおよび前記第２トレンチを形成した後に、該第１トレンチおよび第２トレンチの表面を覆うブロック膜を形成する工程を有することができる。

１．第１実施形態
第１実施形態にかかる半導体装置の製造方法について、図１〜図１１を参照しながら説明する。図１〜図１１は、第１実施形態の半導体装置の製造工程を模式的に示す断面図である。

図１ないし図１１では、一例として、第１トランジスタ形成領域１０Ａには１つの第１トランジスタ（低電圧駆動トランジスタ）の製造方法が示され、第２トランジスタ形成領域１０Ｂには１つの第２トランジスタ（高電圧駆動トランジスタ）の製造方法が示され、アライメントマーク形成領域１０Ｃには１つのアライメントマークの製造方法が示される。第２トランジスタは、第１トランジスタに比べて高い駆動電圧で駆動される。また、アライメントマーク形成領域１０Ｃは、たとえば、トランジスタなどの素子が形成されないスクライブ領域に含まれることができる。アライメントマーク形成領域１０Ｃをスクライブ領域に設けることにより、ウェハを有効に用いることができる。

以下、本実施形態の半導体装置の製造方法について説明する。

（１）まず、図１を参照しながら説明する。半導体基板１０上に、パッド層１２を形成する。パッド層１２の材質としては、たとえば、酸化シリコンを用いることができる。パッド層１２は、熱酸化法などにより形成される。

ついで、図１に示すように、パッド層１２上にマスク層１４を形成する。マスク層１４としては、たとえば、窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかの単層構造、または、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを用いることができる。マスク層１４の形成方法としては、公知の方法、たとえばＣＶＤ法などを用いることができる。マスク層１４は、後の研磨工程、たとえばＣＭＰ（Chemical Mechanical Polishing）工程におけるストッパとして機能するのに十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有する。

（２）図２に示すように、マスク層１４の上に、所定のパターンのレジスト層１６を形成する。このレジスト層１６をマスクにしてマスク層１４をエッチングすることによって、マスク層１４をパターニングする。このパターニングによって、第１トランジスタ形成領域１０Ａおよび第２トランジスタ形成領域１０Ｂにおけるマスク層１４には、ＳＴＩ（Shallow Trench Isolation）といわれる素子分離領域を形成するための第１開口部１５ａが形成され、アライメントマーク形成領域１０Ｃにおけるマスク層１４には、第１開口部１５ａの平面形状と異なる平面形状を有する第２開口部１５ｂが形成される。その後、レジスト層１６をアッシングやウエットエッチングなどの公知の方法によって除去する。

（３）図３に示すように、マスク層１４をマスクとして、エッチングすることにより、パッド層１２の露出部分を除去する。ついで、マスク層１４をマスクとして、半導体基板１０をエッチングする。この工程によって、第１トランジスタ形成領域１０Ａ、第２トランジスタ形成領域１０Ｂに、素子分離領域のための第１トレンチ１６ａを形成するとともに、アライメントマーク形成領域１０Ｃに、アライメントマークのための第２トレンチ１６ｂを形成する。第２トレンチ１６ｂは、後のウェル形成工程などにおいてアライメントマーク（第１アライメントマーク）として機能するので、それに適した平面形状を有する。第２トレンチ１６ｂの平面形状は特に限定されないが、たとえば、ボックスマーク、十字マーク、回折格子などであることができる。

（４）図４に示すように、第１トレンチ１６ａおよび第２トレンチ１６ｂの露出面に、ラウンド酸化と呼ばれる熱酸化によって酸化シリコンからなるトレンチ酸化膜１８を形成する。このトレンチ酸化膜１８によって、半導体基板１０がダメージを受けたり汚染されるのを防止できる。トレンチ酸化膜１８の膜厚は、たとえば１０〜５０ｎｍである。

（５）図５に示すように、第１トランジスタ形成領域１０Ａおよびアライメントマーク形成領域１０Ｃを覆うように、レジスト層２０を形成する。レジスト層２０は、第２トレンチ１６ｂを第１アライメントマークとして用いて、公知のリソグラフィーおよびエッチングによってパターニングされる。

ついで、レジスト層２０をマスクとして半導体基板１０にイオン注入を行う。これにより、レジスト層２０によって覆われていない第２トランジスタ形成領域１０Ｂに特定の導電型を有するイオン（ｐ型またはｎ型のイオン）１９を導入してｐ型またはｎ型の不純物層を形成する。

（６）図６に示すように、レジスト層２０を除去する。ついで、たとえば１０００〜１２００℃で熱処理を施し、不純物層のイオンを拡散（ドライブイン）させることにより、半導体基板１０内に第２ウェル３０を形成する。その後、レジスト層２０をアッシングなどの方法により除去する。

（７）図７に示すように、第１トレンチ１６ａおよび第２トレンチ１６ｂを埋め込むようにして、絶縁層４０ａを全面に堆積する。絶縁層４０ａの材質としては、たとえば酸化シリコンを用いることができる。絶縁層４０ａは、トレンチ１６ａ，１６ｂを埋め込み、少なくともストッパ層１４を覆うような膜厚、たとえば３６０〜１０００ｎｍを有することができる。絶縁層４０ａの堆積方法としては、たとえば、高密度プラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。

（８）図８に示すように、絶縁層４０ａをＣＭＰ法により平坦化する。この平坦化は、ストッパ層１４が露出するまで行う。つまり、ストッパ層１４をストッパとして、絶縁層４０ａを平坦化する。

（９）図９に示すように、マスク層１４を除去する。マスク層１４を除去する方法としては、ドライエッチングまたはウエットエッチングを用いることができる。マスク層１４が窒化シリコンからなる場合には、熱リン酸によるウエットエッチングを用いることができる。ついで、必要に応じて、絶縁層４０ａの突出部をエッチングによって除去し、半導体基板１０の上面とほぼ同一レベルの上面を有するトレンチ絶縁層４２を形成する。

この工程では、第１トレンチ１６ａにトレンチ絶縁層４２を埋め込むことにより、第１，第２トランジスタ形成領域１０Ａ、１０Ｂに素子分離領域４０を形成する。この工程では、同時に、アライメントマーク形成領域１０Ｃの第２トレンチ１６ｂにトレンチ絶縁層４２を埋め込むことにより、第２アライメントマーク４４を形成することができる。この第２アライメントマーク４４は、通常のアライメントマークと同様に、後のフォトリソ工程などにおけるアライメントマークとして用いることができる。

（１０）図１０に示すように、第２トランジスタ形成領域１０Ｂおよびアライメントマーク形成領域１０Ｃを覆うように、レジスト層２２を形成する。レジスト層２２は、第２アライメントマーク４４をアライメントマークとして用いて、リソグラフィーおよびエッチングによってパターニングされる。

ついで、レジスト層２２をマスクとして半導体基板１０にイオン注入を行うことによって、レジスト層２２によって覆われていない第１トランジスタ形成領域１０Ａに特定の導電型を有するイオン（ｎ型またはｐ型のイオン）を導入してｎ型またはｐ型の不純物を含むウェル（第１ウェル）３２を形成する。第１ウェル３２の形成工程では、必要に応じて熱処理による拡散工程を有することができる。そして、第１ウェル３２は、第２ウェル３０より浅く形成される。

第１トランジスタ形成領域１０Ａでは、第２トランジスタ形成領域１０Ｂの第２トランジスタに比べて駆動電圧が小さい低電圧駆動の第１トランジスタが形成されるため、ウェルも浅くてよい。すなわち、第２ウェル３０には、第１ウェル３２に形成される第１トランジスタより駆動電圧が高い第２トランジスタが形成されるため、第２ウェル３０はウェル分離を確実に行うために充分な深さを有する。

（１１）図１１に示すように、第１トランジスタ形成領域１０Ａに第１トランジスタ５０を形成し、第２トランジスタ形成領域１０Ｂに第２トランジスタ６０を形成する。第１，第２トランジスタ５０，６０は、典型的なＭＩＳトランジスタ構造を有することができる。上述したように、第２トランジスタ６０は、第１トランジスタ５０に比べて耐圧の大きいトランジスタである。第１トランジスタ５０は、ゲート絶縁層５２，ゲート電極５４，サイドウォール絶縁層５６，ソース領域５８，ドレイン領域５９を有する。同様に、第２トランジスタ６０は、ゲート絶縁層６２，ゲート電極６４，サイドウォール絶縁層６６，ソース領域６８，ドレイン領域６９を有する。第２トランジスタ６０のゲート絶縁層６２は、ゲート耐圧を大きくするために、第１トランジスタ５０のゲート絶縁層５２より厚く形成することができる。

第１，第２トランジスタ５０，６０は、公知の方法によって形成することができる。以下に、その製造方法の一例を簡単に記載する。

まず、図１１に示すように、半導体基板１０の第１トランジスタ形成領域１０Ａにゲート絶縁層５２を形成する。また、第２トランジスタ形成領域１０Ｂにゲート絶縁層６２を形成する。次に、ゲート絶縁層５２，６２の上に導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を形成することができる。次に、導電層をパターニングすることにより、ゲート電極５４，６４を形成する。次に、第１ウェル３２および第２ウェル３０に同工程または別工程で不純物をイオン注入して、低濃度不純物層を形成する。次に、ゲート電極５４，６４の両側面にサイドウォール絶縁層５６，６６を形成する。次に、第１ウェル３２，第２ウェル３０に不純物をイオン注入してソース領域５８，６８とドレイン領域５９，６９を形成する。ソース領域５８およびドレイン領域５９と、ソース領域６８およびドレイン領域６９とは、別のイオン注入によって形成することもできる。

図１１に示す例では、第２トランジスタ形成領域１０Ｂに形成された第２トランジスタ（高電圧駆動トランジスタ）６０は典型的なＭＩＳトランジスタであるが、第２トランジスタは、図１２に示すオフセットゲートＭＩＳトランジスタ７０でもよい。

図１２に示すように、オフセットゲートＭＩＳトランジスタ７０は、第２ウェル３０に形成される。ＭＩＳトランジスタ７０は、電界緩和のためのオフセット絶縁層７５と、半導体層１０の上に設けられたゲート絶縁層７２と、オフセット絶縁層７５の一部およびゲート絶縁層７２の上に設けられたゲート電極７４と、ゲート電極７４と離れた位置に設けられたソース領域７８およびドレイン領域７９と、を有する。オフセット絶縁層７５の下には、ソース領域７８およびドレイン領域７９と同一の導電型で、不純物濃度が低いオフセット不純物領域７６，７７が形成されている。この例では、オフセット絶縁層７５は、素子分離領域４０のトレンチ絶縁層４２と同一の工程で形成される。このようなオフセットゲートＭＩＳトランジスタでは、ゲート電極７４とソース領域７８，ドレイン領域７９とが離れているため、特にドレイン領域７９側の電界が緩和されてドレイン耐圧が向上し、高電圧駆動のトランジスタを構成できる。

次に、本実施形態の製造方法の特徴について述べる。

本実施形態においては、素子分離領域４０のための第１トレンチ１６ａおよびアライメントマーク４４のための第２トレンチ１６ｂを形成した後に、第２トランジスタ形成領域１０Ｂの第２ウェル３０を形成することにより、以下の効果を有する。

すなわち、第１，第２トランジスタ形成領域１０Ａ，１０Ｂに第１トレンチ１６ａを形成するとともに、アライメントマーク形成領域１０Ｃに第２トレンチ１６ｂを形成する。そして、第２トレンチ１６ｂを第１アライメントマークとして用いて、第２ウェル３０を形成するためのレジスト層２０をパターニングすることができる。したがって、レジスト層２０をパターニングするための専用のアライメントマークを形成する工程を必要とせず、製造工程を簡略化できる。

高電圧駆動トランジスタ６０，７０（図１１，図１２参照）が形成される第２ウェル３０では、注入されたイオンを１０００〜１２００℃程度の高温の熱処理によって拡散する工程（ドライブイン工程）を必要とする。このような熱処理をＳＴＩ構造の素子分離領域を形成する前に行うと、熱ストレスによってトレンチ絶縁層が膨張して半導体基板に結晶欠陥を生じてしまうことがある。そのため、従来では、通常、上記熱処理前に、ウェル用マスクをパターニングするための専用のアライメントマークを形成する必要があった。しかしながら、本実施形態では、第１トレンチ１６ａと同時に形成される第２トレンチ１６ｂをアライメントマークとして用いることができるので、かかる第２ウェルのための専用のアライメントマーク形成工程を必要としない。

また、第２ウェル３０を形成するための高温処理時には、素子分離領域４０のための第１トレンチ１６ａには、トレンチ絶縁層が埋め込まれていない。したがって、トレンチ絶縁層（素子分離領域）が形成された後に熱処理を行うことによる上記問題が発生することがない。

さらに、本実施形態では、トランジスタ形成領域１０Ａ，１０Ｂの素子分離領域４０と同時に、アライメントマーク形成領域１０Ｃに第２アライメントマーク４４を形成することができる。そして、この第２アライメントマーク４４は、以降のリソグラフィー工程などで通常のアライメントマークとして用いることができる。

本発明は、低電圧駆動トランジスタが形成される第１トランジスタ形成領域１０Ａと、高電圧駆動トランジスタが形成される第２トランジスタ形成領域１０Ｂとを有する、いわゆる混載型半導体装置に有用であるが、これに限定されず、いずれかのトランジスタ形成領域を有する半導体装置にも適用できる。

２．第２実施形態
本実施形態では、トレンチの表面にさらにブロック膜を形成する点で、第１実施形態と異なる。図１３ないし図１８は、本実施形態の製造方法を模式的に示す断面図である。

トレンチを形成するまでの工程は、第１実施形態の工程（１）〜（５）（図１〜図５参照）と同じであるので、詳細な記載を省略する。なお、図１〜図１１に示す部分と実質的に同じ部分には同じ符号を付して説明する。以下、第１トレンチ１６ａおよび第２トレンチ１６ｂの露出面にトレンチ酸化膜１８を形成した後の工程について説明する。

（１）図１３に示すように、トレンチ酸化膜１８およびマスク層１４の表面に、ブロック膜８０を形成する。ブロック膜８０としては、たとえば窒化シリコンを用いることができる。ブロック膜８０は、ドライブイン工程の熱処理前に形成される。ブロック膜８０は、たとえばＣＶＤ法で形成できる。

ブロック膜８０を形成することで、半導体基板１０のシリコンと雰囲気中の酸素あるいは窒素との反応を確実に防止することができる。その結果、トレンチ１６ａ，１６ｂ内に埋め込まれたトレンチ絶縁層４２が熱処理によって膨張することを防止でき、さらに、第１ウェル３２，第２ウェル３０内の不純物のパイルアップ現象を抑制することができ、所望の不純物プロファイルを得ることができる。

（２）図１４に示すように、第１トランジスタ形成領域１０Ａおよびアライメントマーク形成領域１０Ｃを覆うように、レジスト層２０を形成する。レジスト層２０は、第２トレンチ１６ｂを第１アライメントマークとして用いて、公知のリソグラフィーおよびエッチングによってパターニングされる。

（３）図１５に示すように、レジスト層２０を除去する。ついで、たとえば１０００〜１２００℃で熱処理を施し、不純物層のイオンを拡散（ドライブイン）させることにより、半導体基板１０内に第２ウェル３０を形成する。その後、レジスト層２０をアッシングなどの方法により除去する。

（４）図１６に示すように、第１トレンチ１６ａおよび第２トレンチ１６ｂを埋め込むようにして、絶縁層４０ａを全面に堆積する。絶縁層４０ａの材質としては、たとえば酸化シリコンを用いることができる。絶縁層４０ａについては、第１実施形態と同様であるので詳細な記載は省略する。

（５）図１７に示すように、絶縁層４０ａをＣＭＰ法により平坦化する。この平坦化は、ストッパ層１４が露出するまで行う。

（６）図１８に示すように、マスク層１４を除去する。マスク層１４を除去する方法は、第１実施形態と同様であるので詳細な記載は省略する。ついで、必要に応じて、絶縁層４０ａの突出部をエッチングによって除去し、半導体基板１０の上面とほぼ同一レベルの上面を有するトレンチ絶縁層４２を形成する。

以降は、第１実施形態の工程（１０）（図１０参照）と同様にして、第１トランジスタ形成領域１０Ａに特定の導電型を有するイオン（ｎ型またはｐ型のイオン）を導入してｎ型またはｐ型の不純物を含むウェル（第１ウェル）３２を形成する。ついで、第１実施形態の工程（１１）（図１１参照）と同様にして、第１トランジスタ形成領域１０Ａに第１トランジスタ５０を形成し、第２トランジスタ形成領域１０Ｂに第２トランジスタ６０を形成する。第１，第２トランジスタ５０，６０については、第１実施形態で述べたので詳細な説明を省略する。また、第２トランジスタとしては、図１２に示すオフセットゲートＭＩＳトランジスタ７０を用いることができる。

第２実施形態でも、第１実施形態と同様な特徴を有する。さらに、上述したように、ブロック膜８０を有することにより、素子分離領域４０の膨張を防止し、ウェルの不純物プロファイルをより最適にすることができる。

本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第１実施形態にかかる製造方法を模式的に示す断面図。第２実施形態にかかる製造方法を模式的に示す断面図。第２実施形態にかかる製造方法を模式的に示す断面図。第２実施形態にかかる製造方法を模式的に示す断面図。第２実施形態にかかる製造方法を模式的に示す断面図。第２実施形態にかかる製造方法を模式的に示す断面図。第２実施形態にかかる製造方法を模式的に示す断面図。

符号の説明

１０半導体基板、１０Ａ第１トランジスタ形成領域、１０Ｂ第２トランジスタ形成領域、１０Ｃアライメントマーク形成領域、１２パッド層、１４マスク層、
１６ａ第１トレンチ、１６ｂ第２トレンチ、１８トレンチ酸化膜、３０第２ウェル、３２第２ウェル、４０素子分離領域、４２トレンチ絶縁層、５０第１トランジスタ、６０，７０第２トランジスタ、８０ブロック膜

Claims

半導体基板のトランジスタ形成領域に素子分離領域のための第１トレンチを形成するとともに、前記半導体基板のアライメントマーク形成領域にアライメントマークのための第２トレンチを形成する工程と、
前記第２トレンチを第１アライメントマークとして用いて、前記トランジスタ形成領域の一部を覆う第１レジスト層を形成する工程と、
前記第１レジスト層をマスクとして、前記半導体基板に不純物を導入してウェルを形成する工程と、
前記第１トレンチと前記第２トレンチとに絶縁層を埋め込むことにより、前記トランジスタ形成領域に前記素子分離領域を形成するとともに、前記アライメントマーク形成領域に第２アライメントマークを形成する工程と、
をこの順序で含む、半導体装置の製造方法。
請求項１において、
前記トランジスタ形成領域は、第１ウェルを有する第１トランジスタ形成領域と、該第１トランジスタ形成領域の前記第１ウェルより深い第２ウェルを有する第２トランジスタ形成領域とを有し、前記ウェルは前記第２ウェルであり、
前記第１ウェルは、
前記第２アライメントマークを用いて、前記第２トランジスタ形成領域および前記アライメントマーク形成領域を覆う第２レジスト層を形成する工程と、
前記第２レジスト層をマスクとして、前記半導体基板に不純物を導入する工程と、
を含む方法によって形成される、半導体装置の製造方法。
請求項２において、
前記第２ウェルは、前記半導体基板に不純物をイオン注入した後、熱処理によって前記不純物を拡散して形成される、半導体装置の製造方法。
請求項１ないし３のいずれかにおいて、
前記アライメントマーク形成領域は、スクライブ領域にある、半導体装置の製造方法。
請求項２または３において、
前記第１ウェルおよび前記第２ウェルを形成した後に、前記第２ウェルには、オフセットゲートＭＩＳトランジスタが形成される、半導体装置の製造方法。
請求項１ないし５のいずれかにおいて、
前記第１トレンチおよび前記第２トレンチを形成する工程の後であって、かつ、前記第２トレンチを前記第１アライメントマークとして用いて、前記トランジスタ形成領域の一部を覆う前記第１レジスト層を形成する工程の前に、前記第１トレンチおよび前記第２トレンチの表面を覆うブロック膜を形成する工程を有する、半導体装置の製造方法。