JP2002134701A

JP2002134701A - 半導体装置の製造方法

Info

Publication number: JP2002134701A
Application number: JP2000325111A
Authority: JP
Inventors: Katsuhiko Sakamoto; 雄彦阪本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】半導体製造の製造において、アライメント不良
を防止するのに必要なアライメントマークの段差を、工
程数の増加を伴うことなく形成し、製造コストの増大、
生産性の低下を防止する。【解決手段】半導体基板１１上、アライメントマーク２
１の形成予定領域及び素子分離領域として用いるＳＴＩ
部２０の形成予定領域にそれぞれトレンチ１５、１４を
形成し、トレンチ１４、１５を覆うように半導体基板１
１上に埋込み用絶縁膜１７を堆積する。ＣＭＰ工程にお
いて、ＣＭＰ後に埋込み用絶縁膜が残留する問題を防止
するために行われるフォトリソグラフィ工程及び異方性
エッチング工程を用い、トレンチ１５上の埋込み用絶縁
膜を予め所定の深さだけ除去する。このエッチング工程
を通して、アライメントマーク２１に段差を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ素子分離
領域を有する半導体装置の製造方法に関し、特にフォト
リソグラフィ工程で使用するアライメントマーク、位置
合わせ量測定マーク等の重ね合わせ用マークの形成方法
に関する。

【０００２】

【従来の技術】半導体装置製造の重要プロセスであるフ
ォトリソグラフィ工程においては、アライメントマーク
を基準にしてフォトマスク等の位置合わせを行うように
している。アライメントマークとして、ＬＯＣＯＳプロ
セスで形成したものを利用する場合、ＬＯＣＯＳ表面の
高さとシリコン基板表面の高さの間に段差が少なからず
存在する。従って、後工程で低透過率の被加工膜を成膜
しても段差部分が受け継がれ、新たなアライメントマー
クが再現される。そのため、再現されたアライメントマ
ークを基準にしてフォトマスクの位置合わせを行うこと
ができた。

【０００３】しかし近年では微細化が進み、フォトリソ
グラフィ工程での位置合わせのマージン確保のためにウ
ェハー内の段差を低減する必要が生じている。そこで、
ＬＯＣＯＳプロセスに代えてトレンチ素子分離であるＳ
ＴＩ(Shallow Trench Isolation)プロセスを採用し、こ
のＳＴＩプロセスにＣＭＰ(Chemical Mechanical Polis
hing）による平坦化プロセスを組み合わせるという方法
が用いられるようになった。このようにＳＴＩプロセス
及びＣＭＰプロセスを採用し、ウェハーの段差が低減さ
れたものにおいては、後工程において新たにアライメン
トマークが再現されない、若しくはアライメントマーク
が不明瞭になるため、可視光を透過しないポリシリコン
膜が成膜されると、アライメントマークが認識できず、
アライメント不良を発生させ、製品歩留まりを低下させ
るという問題がある。

【０００４】この問題を解決するための従来の技術とし
て、特開平１１−３３０３８１号公報に記載されるよう
な方法がある。以下、従来の技術に係わる半導体装置の
製造方法を図６と図７に基づいて詳細に説明する。図６
と図７は、従来の技術に係わる半導体装置の製造方法を
工程順に示す模式的断面図である。

【０００５】先ず、図６（ａ）に示すように、シリコン
基板１１１上にＳＴＩプロセス及びＣＭＰプロセスを用
いた公知の方法で、素子分離用のトレンチ１１３及びア
ライメントマークを形成するためのトレンチ１１４を形
成する。そして、トレンチ１１３，１１４に埋込み絶縁
物１１５を充填し、ＳＴＩ部１１５ａ、アライメントマ
ーク１１５ｂを形成する。そして、熱酸化膜１１２、ｎ
型ウェル領域１１６、ｐ型ウェル領域１１７を形成す
る。ここで、埋込み絶縁物１１５には、例えば高密度プ
ラズマ（High Density Plasma:ＨＤＰ）ＣＶＤ（化学気
相成長）法によるシリコン酸化膜が用いられる。

【０００６】次に、図６（ｂ）に示すように、熱酸化膜
１１２上に形成したレジストマスク１１８をエッチング
マスクにしてアライメントマーク１１５ｂに埋め込まれ
た埋込み絶縁物１１５のみを、エッチングの時間を制御
する等によって部分的に除去して窪みを形成する。

【０００７】次に、図６（ｃ）に示すように、レジスト
マスク１１８を除去した後、ウェットエッチングによっ
て熱酸化膜１１２を除去する。そして、図６（ｄ）に示
すように、ゲート酸化膜１１９を熱酸化によるシリコン
酸化膜で形成する。ここで、ＳＴＩ部１１５ａ、アライ
メントマーク１１５ｂの埋込み絶縁物の厚さはほとんど
変化しない。

【０００８】次に、図７（ａ）に示すように、ゲート酸
化膜１１９上にポリシリコン膜１２０をＣＶＤ法により
成膜する。この時、アライメントマーク１１５ｂにおい
て上記窪みによる段差が形成されているため、ポリシリ
コン膜１２０にも段差が再現される。この段差が新たな
アライメントマークを構成する。

【０００９】次に、図７（ｂ）に示すように、フォトリ
ソグラフィ工程及び異方性エッチングを経て、ポリシリ
コン膜１２０をパターニングしゲート電極１２１を形成
する。この時のフォトリソグラフィ工程におけるマスク
合わせは、ポリシリコン膜１２０が構成する段差をアラ
イメントマークとして検出することによって行われる。
そして、ゲート電極１２１を形成すると、再びトレンチ
１１４における段差がシリコン基板１１１表面に露出す
る。この後のフォトリソグラフィ工程では、トレンチ１
１４における段差をアライメントマークとして使用す
る。ここで、トレンチ１１３のＳＴＩ部１１５ａに段差
はない。

【００１０】そして、図７（ｃ）に示すように、Ｎチャ
ネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）形
成予定領域及びＰＭＯＳトランジスタ形成予定領域を順
にフォトレジストで覆い、ＰＭＯＳトランジスタ形成予
定領域にはｐ型不純物（例えばボロン）をイオン注入
し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物
（例えばリン）をイオン注入する。詳細は省略するが、
これにより、ｎ型ウェル領域１１６、ｐ型ウェル領域１
１７にそれぞれソース／ドレインとして用いられる拡散
層１２２，１２３が形成される。これにより、ＬＤＤ
（Lightly Doped Drain）構造のソース・ドレイン拡散
層が完成する。

【００１１】

【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、アライメントマーク１１５ｂに段
差を形成するための工程が追加されている。すなわち、
図６（ｂ）に示されるアライメントマーク１１５ｂに埋
め込まれた埋込み絶縁物１１５を選択的に除去するため
のフォトリソグラフィ工程及びエッチング工程である。
このため工程数が増加し、製造コストの増大、生産性の
低下を招く。

【００１２】本発明の目的は、ＳＴＩプロセス及びＣＭ
Ｐプロセスを用いたＳＴＩ構造の製造工程において、工
程数の増加を伴うことなくアライメントマーク等の重ね
合わせ用マークの段差を形成することを可能とし、製造
コストの増大を防止できる半導体装置の製造方法を提供
することにある。

【００１３】

【課題を解決するための手段】そこで本発明の半導体装
置の製造方法は、半導体基板主面から基板内部に延在す
る溝と前記溝内の絶縁体物とで構成される、半導体装置
製造のフォトリソグラフィ工程で用いる重ね合わせ用マ
ークおよび半導体素子を形成する活性領域間を絶縁分離
するトレンチ素子分離領域を有する半導体装置の製造方
法であって、前記半導体基板表面に第１の絶縁膜と耐酸
化性のある第２の絶縁膜とをこの順に積層してパターニ
ングし、前記第２の絶縁膜パターンをエッチングマスク
にして前記半導体基板をドライエッチングし溝を形成す
る工程と、前記溝を充填するように全面に埋込み用絶縁
膜を堆積させた後、前記重ね合わせ用マーク形成予定領
域の溝上と前記活性領域のうちの一部の活性領域上との
前記埋込み用絶縁膜を選択的に所定の膜厚だけエッチン
グする工程と、前記第２の絶縁膜を研磨ストッパーとし
た前記埋込み絶縁膜の化学機械研磨を通して、前記活性
領域間に設けた溝に前記絶縁体物を充填すると共に前記
重ね合わせ用マーク形成予定領域の溝に段差を有するよ
うに前記絶縁体物を形成して前記重ね合わせ用マークを
形成する工程と、を含む。ここで、前記選択的なエッチ
ング後の前記埋込み用絶縁膜の表面が前記第２の絶縁膜
表面より下部に位置するように前記埋込み用絶縁膜を選
択的にエッチングするとよい。

【００１４】上記の前記重ね合わせ用マークはアライメ
ントマーク、ノギスマークあるいは自動重ね合わせ測定
マークである。

【００１５】また、本発明の半導体装置の製造方法で
は、前記溝部に段差を有する重ね合わせ用マークの１つ
であるアライメントマークを形成後に全面に導電性膜を
成膜し、続くフォトリソグラフィ工程において前記段差
を有するアライメントマークでマスク合わせをする。そ
して、前記マスク合わせを通してＭＯＳトランジスタの
ゲート電極パターンを形成する。

【００１６】ここで、前記導電性膜は多結晶シリコン
膜、高融点金属のシリサイド膜、高融点金属膜あるいは
これらの積層膜である。

【００１７】上記のような本発明の構成により、半導体
装置の製造工程数の増加を伴うことなくアライメントマ
ーク等の重ね合わせ用マークに段差を形成することが可
能となる。

【００１８】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて詳細に説明する。図１乃至図
３は、本発明に係わる半導体装置を製造工程順に示す模
式的断面図である。

【００１９】まず、図１(a)に示すように、導電型がｐ
型のシリコン基板１１上に、熱酸化により膜厚２０ｎｍ
程度の第１の絶縁膜であるシリコン酸化膜１２を形成
し、シリコン酸化膜１２上にＣＶＤ法により、耐酸化性
があり第２の絶縁膜である膜厚が約１５０ｎｍのシリコ
ン窒化膜１３を形成する。そしてフォトリソグラフィ工
程及び異方性エッチング工程により、アライメントマー
クを形成する予定の領域及び素子分離として用いるＳＴ
Ｉ部の形成予定領域上におけるシリコン酸化膜１２及び
シリコン窒化膜１３を開口させる。

【００２０】次に、シリコン窒化膜１３をマスクとし
て、異方性エッチングによりシリコン窒化膜１３の開口
部からシリコン基板１１を所定の深さだけ除去し、素子
分離用としてのトレンチ（溝）１４とアライメントマー
クを形成するためのトレンチ１５とを形成する。これら
のトレンチ１４、１５は、素子部における素子分離を十
分に行えるように、約０．４μｍの深さで形成される。

【００２１】次に、図１（ｂ）に示すように、トレンチ
１４、１５の内壁にライナー酸化膜１６を熱酸化により
形成した後、ＨＤＰ−ＣＶＤ法により埋込み用絶縁膜１
７をシリコン基板１１の全面に約０．８μｍ堆積し、ト
レンチ１４、１５を埋込み用絶縁膜１７で埋め込む。

【００２２】次に、図１（ｃ）に示すように、フォトリ
ソグラフィ工程及びレジストマスク１８を用いる異方性
エッチングにより、広い面積の活性領域が形成される領
域、及びアライメントマークが形成される領域上の埋込
み用絶縁膜１７を所定の厚さだけ除去する。ここで、広
い面積の活性領域とは、大きな面積を有するＭＯＳトラ
ンジスタ等の半導体素子を形成すべく、半導体素子の形
成される領域すなわち活性領域の面積が大きくなってい
る領域のことである。そして、この除去する厚さは、埋
込み用絶縁膜１７の膜厚から、シリコン窒化膜１３の表
面とトレンチ１５の底面との段差を引いた厚さより薄
く、例えば約０．２μｍである。

【００２３】通常、ＳＴＩの形成過程においては、広い
面積の活性領域の中央部にて、ＣＭＰ工程の後に埋込み
用絶縁膜１７が残留する問題が生じる場合がある。埋込
み用絶縁膜１７の残留が生じると、例えばその後の工程
にてシリコン窒化膜１３を除去する際に、埋込み用絶縁
膜１７がマスクとなりシリコン窒化膜１３が除去しきれ
ない、または残留している埋込み用絶縁膜１７が浮いて
しまいパーティクルが発生する等の不具合が起きる。上
述した図１（ｃ）に示す、フォトリソグラフィ工程及び
異方性エッチングは、この問題を防止するために行われ
ている。

【００２４】本発明の第１の実施の形態では、この図１
（ｃ）に示すフォトリソグラフィ工程及び異方性エッチ
ングにて、アライメントマークが形成される領域上の埋
込み用絶縁膜１７のエッチングを同時に行う。

【００２５】続いて、図１（ｄ）に示すように、ＣＭＰ
工程にて、シリコン窒化膜１３を研磨ストッパーとして
埋込み用絶縁膜１７を全面研磨して平坦化する。これに
より、埋込み絶縁物１９はシリコン窒化膜１３の表面と
同等の高さとなる。この埋込み絶縁物１９のうち、素子
部のトレンチ１４に位置するものがＳＴＩ部２０を形成
し、トレンチ１５に位置するものがアライメントマーク
２１を構成するようになる。アライメントマークが形成
される領域の埋込み絶縁物１９は、あらかじめ所定の深
さだけエッチング除去されているため、ＣＭＰ研磨後の
アライメントマーク形成予定領域のシリコン窒化膜１３
の膜厚は、素子部のＳＴＩ部２０形成予定領域のシリコ
ン窒化膜１３の膜厚よりも薄くなる。そのため埋込み絶
縁物１９の膜厚も、アライメント形成予定領域の方が、
素子部のＳＴＩ部２０形成予定領域より薄くなる。

【００２６】次に、図２（ａ）に示すように、ウェット
エッチングによりシリコン窒化膜１３を除去する。そし
て、図２（ｂ）に示すように、ウェットエッチングによ
りシリコン酸化膜１２を除去する。これらの工程後は、
ＳＴＩ部２０とアライメントマーク２１の埋込み絶縁物
１９に段差はほとんどない。

【００２７】次に、図２（ｃ）に示すように、熱酸化に
より熱酸化膜２２を形成する。ここで、ＳＴＩ部２０と
アライメントマーク２１の埋込み絶縁物１９の膜厚の変
化はほとんどない。そしてフォトリソグラフィ工程及び
イオン注入工程により、ＰＭＯＳトランジスタ形成予定
領域にｎ型不純物を注入し、ｎ型ウェル領域２３を形成
する。さらに再びフォトリソグラフィ工程及びイオン注
入工程により、ＮＭＯＳトランジスタ形成予定領域にｐ
型不純物を注入し、ｐ型ウェル領域２４を形成する。熱
酸化膜２２は、イオン注入の際のスルー膜として用いら
れる。

【００２８】そして、図２（ｄ）に示すように、ウェッ
トエッチングによりシリコン基板１１表面の熱酸化膜２
２を除去する。そして、図２（ｅ）に示すようにゲート
酸化膜２５を熱酸化により形成する。

【００２９】ここまでの工程で、図２（ｄ）の工程にて
形成された、アライメントマーク形成予定領域と素子部
のＳＴＩ部形成予定領域の間の埋込み絶縁物１９の膜厚
差が保存されるため、ＳＴＩ部２０には段差が形成され
ないのに対し、アライメントマーク２１には段差が形成
される。

【００３０】次に、図２（ｆ）に示すように、ゲート酸
化膜２５上に例えばポリシリコン膜２６からなる低透過
率の被加工膜をＣＶＤ法により成膜する。この時、アラ
イメントマーク２１において段差が形成されているた
め、ポリシリコン膜２６にも段差が再現される。この段
差が新たなアライメントマークを構成する。

【００３１】以下は従来の技術で説明したのと同様に形
成される。図３（ａ）に示すように、ポリシリコン膜２
６をパターニングしゲート電極２７を形成する。この時
のフォトリソグラフィ工程におけるマスク合わせは、ア
ライメントマーク２１を検出することによって行われ
る。そして、図３（ａ）に示すように、ＮＭＯＳトラン
ジスタ形成予定領域及びＰＭＯＳトランジスタ形成予定
領域を順にフォトレジストで覆い、ＰＭＯＳトランジス
タ形成予定領域であるｎ型ウェル領域２３にはｐ型不純
物（例えばボロン）をイオン注入し、ＮＭＯＳトランジ
スタ形成予定領域であるｐ型ウェル領域２４にはｎ型不
純物（例えばリンあるいはヒ素）をイオン注入する。詳
細は省略するが、図３（ｂ）に示すように、これにより
ソース／ドレインとして用いられる拡散層２８，２９が
形成される。ここで、トレンチ１４領域のＳＴＩ部２
０、トレンチ１５領域のアライメントマーク２１ａはそ
のままである。これにより、ＬＤＤ（Lightly Doped Dr
ain）構造のソース・ドレイン拡散層が完成する。

【００３２】本発明では、半導体装置の製造工程数の増
加を伴うことなくアライメントマーク等の重ね合わせ用
マークに段差を形成することが可能となり、半導体装置
の製造コストの増大、生産性の低下を防止することがで
きる。

【００３３】次に、本発明の第２の実施の形態を図４と
図５に基づいて詳細に説明する。図４と図５は、別の半
導体装置の製造工程を工程順に示す模式的断面図であ
る。ここで、第１の実施の形態で説明した図１（ｂ）ま
では同じである。

【００３４】そして、図４（ａ）に示すように、フォト
リソグラフィ工程及び異方性エッチングにより、広い面
積の活性領域が形成される領域、及びアライメントマー
クが形成される領域上の埋込み用絶縁膜１７をレジスト
マスク１８ａをエッチングマスクにして所定の厚さだけ
除去する。埋込み用絶縁膜１７を除去する厚さは、埋込
み用絶縁膜１７の膜厚からトレンチ１５の深さを引いた
厚さより厚く、埋込み用絶縁膜１７の膜厚より薄い厚さ
であり、例えば約０．６μｍである。埋込み用絶縁膜１
７を約０．６μｍ除去すると、トレンチ１５内の埋込み
絶縁物１９表面の高さは、シリコン基板１１表面よりも
低くなる。ここで、トレンチ１４の領域の埋込み用絶縁
膜１７はエッチングされない。

【００３５】本発明の第２の実施の形態では、この図４
（ａ）に示すフォトリソグラフィ工程及び異方性エッチ
ングにて、トレンチ１５に段差を有したアライメントマ
ーク２１ａが形成される。

【００３６】続いて、図４（ｂ）に示すように、ＣＭＰ
工程にて、シリコン窒化膜１３を研磨ストッパーとして
埋込み用絶縁膜１７を全面研磨して平坦化する。このよ
うにして、ＳＴＩ部２０のトレンチ１４に埋込み絶縁物
１９を形成する。ここで、トレンチ１５には段差を有す
るアライメントマーク２１ａが形成される。そして、図
４（ｃ）に示すように、ウェットエッチングによりシリ
コン窒化膜１３を除去する。更に、図４（ｄ）に示すよ
うに、ウェットエッチングによりシリコン酸化膜１２を
除去する。これらの工程後は、ＳＴＩ部２０の埋込み絶
縁物１９に段差はなくアライメントマーク２１ａの埋込
み絶縁物１９には段差は存在する。

【００３７】以後の工程は第１の実施の形態で説明した
工程とほぼ同じである。すなわち、図４（ｅ）に示すよ
うに、熱酸化膜２２を形成し、フォトリソグラフィ工程
及びイオン注入工程により、ｎ型ウェル領域２３および
ｐ型ウェル領域２４を形成する。ここで、ＳＴＩ部２０
とアライメントマーク２１ａの埋込み絶縁物１９の膜厚
の変化はほとんどない。

【００３８】そして、図５（ａ）に示すように、ウェッ
トエッチングにより熱酸化膜２２を除去し、図５（ｂ）
に示すように、ゲート酸化膜２５を熱酸化により形成す
る。ここでも、ＳＴＩ部２０とアライメントマーク２１
ａの埋込み絶縁物の変化はほとんどない。

【００３９】ここまでの工程で、図４（ａ）の工程にて
形成された、アライメントマーク形成予定領域と素子部
のＳＴＩ部形成予定領域の間の埋込み絶縁物１９の膜厚
差が保存されるため、ＳＴＩ部２０には段差が形成され
ないのに対し、アライメントマーク２１ａは段差が形成
される。

【００４０】そして、図５（ｃ）に示すように、ゲート
酸化膜２５上に例えばポリシリコン膜２６を成膜する。
この時、アライメントマーク２１ａにおいて段差が形成
されているため、ポリシリコン膜２６にも段差が再現さ
れる。この段差が新たなアライメントマークを構成す
る。

【００４１】そして、図５（ｄ）に示すように、フォト
リソグラフィー工程及び異方性エッチングにより、ｎ型
ウェル領域２３およびｐ型ウェル領域２４上にゲート電
極２７を形成する。この時フォトリソグラフィー工程に
おけるマスク合わせは、トレンチ１５領域のアライメン
トマーク２１ａ上のポリシリコン膜２６が構成する段差
をアライメントマークとして検出することによって行
う。そして、ゲート電極２７をパターニングすると、再
びトレンチ１５の段差が露出するため、トレンチ１５の
段差をアライメントマーク２１ａとして使用する。ここ
で、トレンチ１４領域のＳＴＩ部２０にはほとんど段差
は生じない。

【００４２】そして、図５（ｅ）に示すように、ＮＭＯ
Ｓトランジスタ形成予定領域及びＰＭＯＳトランジスタ
形成予定領域を順にフォトレジストで覆い、ＰＭＯＳト
ランジスタ形成予定領域にはｐ型不純物をイオン注入
し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物
をイオン注入する。詳細は省略するが、これによりソー
ス／ドレインとして用いられる拡散層２８，２９が形成
される。これにより、ＬＤＤ（Lightly Doped Drain)構
造のソース・ドレイン拡散層が完成する。ここで、トレ
ンチ１４領域のＳＴＩ部２０、トレンチ１５領域のアラ
イメントマーク２１ａはそのままである。

【００４３】以下、公知の方法によりサリサイド構造を
形成し、層間絶縁膜及びメタル配線を積層して形成する
ことにより本発明の第２の実施の形態に係わる半導体装
置が完成する。

【００４４】この実施の形態でも、第１の実施の形態で
説明したのと同様な効果が生じる。また、この場合に
は、アライメントマークでの段差が第１の実施の形態の
場合より大きくなり、マスク合わせが更に容易になる。

【００４５】上記の実施の形態では、重ね合わせ用マー
クとしてアライメントマークについて説明した。本発明
はこれに限定されない。その他、重ね合わせ用マークと
してフォトリソグラフィ工程で用いるバーニア、自動重
ね合わせ測定マークを上記実施の形態と同様にして形成
できる。

【００４６】なお、以上に述べた実施の形態において
は、低透過率の被加工膜としてポリシリコン膜を用いて
いるが、他の材料を用いてもよい。例えばタングステン
シリサイド膜のような高融点金属のシリサイド膜や、ポ
リシリコン膜と高融点金属膜との積層膜を用いてもよ
い。

【００４７】

【発明の効果】以上に説明したように、本発明では、半
導体装置製造のフォトリソグラフィ工程で用いる重ね合
わせ用マークおよび半導体素子を形成する活性領域間に
トレンチ素子分離領域を有する半導体装置の製造方法に
おいて、半導体基板をドライエッチングで形成した溝を
充填するように全面に埋込み用絶縁膜を堆積させた後、
重ね合わせ用マーク形成予定領域の溝上と活性領域のう
ちの一部の活性領域上の埋込み用絶縁膜を選択的に所定
の膜厚だけエッチングする。そして、上記埋込み絶縁膜
の化学機械研磨を通して、活性領域間に設けた溝に絶縁
体物を充填すると共に重ね合わせ用マーク形成予定領域
の溝に段差を有するように絶縁体物を形成して重ね合わ
せ用マークを形成する。

【００４８】本発明により、半導体装置の製造工程数の
増加を伴うことなくアライメントマーク等の重ね合わせ
用マークに段差を形成することが可能となり、半導体装
置の製造コストの増大、生産性の低下を防止することが
できる。

【図面の簡単な説明】

【図１】本発明に第１の実施の形態を説明するための重
ね合わせマークの製造工程順の断面図である。

【図２】上記製造工程の続きを示す重ね合わせマークの
製造工程順の断面図である。

【図３】上記製造工程の続きを示す重ね合わせマークの
製造工程順の断面図である。

【図４】本発明に第２の実施の形態を説明するための重
ね合わせマークの製造工程順の断面図である。

【図５】上記製造工程の続きを示す重ね合わせマークの
製造工程順の断面図である。

【図６】従来の技術を説明するための重ね合わせマーク
の製造工程順の断面図である。

【図７】上記製造工程の続きを示す重ね合わせマークの
製造工程順の断面図である。

【符号の説明】

１１，１１１シリコン基板１２シリコン酸化膜１３シリコン窒化膜１４，１５，１１３，１１４トレンチ１６ライナー酸化膜１７埋込み用絶縁膜１８，１８ａ，１１８レジストマスク１９，１１５埋込み絶縁物２０，１１５ａＳＴＩ部２１，２１ａ，１１５ｂアライメントマーク２２，１１２熱酸化膜２３，１１６ｎ型ウェル領域２４，１１７ｐ型ウェル領域２５，１１９ゲート酸化膜２６，１２０ポリシリコン膜２７，１２１ゲート電極２８，２９，１２２，１２３拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板主面から基板内部に延在する
溝と前記溝内の絶縁体物とで構成される、半導体装置製
造のフォトリソグラフィ工程で用いる重ね合わせ用マー
クおよび半導体素子を形成する活性領域間を絶縁分離す
るトレンチ素子分離領域を有する半導体装置の製造方法
であって、前記半導体基板表面に第１の絶縁膜と耐酸化性のある第
２の絶縁膜とをこの順に積層してパターニングし、前記
第２の絶縁膜パターンをエッチングマスクにして前記半
導体基板をドライエッチングし溝を形成する工程と、前記溝を充填するように全面に埋込み用絶縁膜を堆積さ
せた後、前記重ね合わせ用マーク形成予定領域の溝上と
前記活性領域のうちの一部の活性領域上との前記埋込み
用絶縁膜を選択的に所定の膜厚だけエッチングする工程
と、前記第２の絶縁膜を研磨ストッパーとした前記埋込み絶
縁膜の化学機械研磨を通して、前記活性領域間に設けた
溝に前記絶縁体物を充填すると共に前記重ね合わせ用マ
ーク形成予定領域の溝に段差を有するように前記絶縁体
物を形成して前記重ね合わせ用マークを形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】前記選択的なエッチング後の前記埋込み
用絶縁膜の表面が前記第２の絶縁膜表面より下部に位置
するように前記埋込み用絶縁膜を選択的にエッチングす
ることを特徴とする請求項１記載の半導体装置の製造方
法。
【請求項３】前記重ね合わせ用マークはアライメント
マーク、バーニアマークあるいは自動重ね合わせ測定マ
ークであることを特徴とする請求項１または請求項２記
載の半導体装置の製造方法。
【請求項４】前記溝部に段差を有する重ね合わせ用マ
ークの１つであるアライメントマークを形成後に全面に
導電性膜を成膜し、続くフォトリソグラフィ工程におい
て前記段差を有するアライメントマークでマスク合わせ
をすることを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。
【請求項５】前記マスク合わせを通して絶縁ゲート電
解効果トランジスタのゲート電極パターンを形成するこ
とを特徴とする請求項４に記載の半導体装置の製造方
法。
【請求項６】前記導電性膜が多結晶シリコン膜、高融
点金属のシリサイド膜、高融点金属膜あるいはこれらの
積層膜であることを特徴とする請求項４または請求項５
記載の半導体装置の製造方法。