JP2003243293A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003243293A JP2002041553A JP2002041553A JP2003243293A JP 2003243293 A JP2003243293 A JP 2003243293A JP 2002041553 A JP2002041553 A JP 2002041553A JP 2002041553 A JP2002041553 A JP 2002041553A JP 2003243293 A JP2003243293 A JP 2003243293A
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insulating film
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film
semiconductor device
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雅志 北澤
Tomohiro Yamashita
朋弘 山下
Takashi Kuroi
隆 黒井
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Abstract

(57)【要約】 【課題】 写真製版工程における重ね合わせの精度の劣
化を防止する技術を提供する。 【解決手段】 アライメントマークとして使用される溝
７と、素子分離構造を構成する溝１７，２７とが表面８
０内に形成され、溝７，１７，２７を避けて表面８０上
にポリシリコン膜３が形成された基板１を準備し、溝
７，１７，２７内に絶縁膜３０を充填する。絶縁膜３０
を選択的にエッチングして、溝７内の絶縁膜３０を部分
的に除去し、溝７の側面８１及び底面８２に絶縁膜３０
を残す。そして、溝７内の絶縁膜３０を保護膜として、
ポリシリコン膜３を選択的にエッチングする。溝７内の
絶縁膜３０を保護膜として用いるので、基板１がエッチ
ングされて溝７の形状が変化することが無い。そのた
め、写真製版工程における重ね合わせの精度の劣化を防
止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、アライメントマ
ークとして使用される溝が表面内に形成された基板を備
える半導体装置の製造方法と、当該基板を備える半導体
装置に関する。
【０００２】
【従来の技術】一般に半導体装置は、シリコン基板に対
して成膜工程、写真製版工程、加工・イオン注入工程を
繰り返すことで形成される。そして、写真製版工程で形
成される複数のパターンを積層して半導体装置を形成す
るため、複数回行われる写真製版工程間でのパターンの
重ね合わせを精度良く行うことが重要である。
【０００３】多くの半導体装置では、ＬＯＣＯＳ（Ｌｏ
ｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）構
造やＳＴＩ（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａ
ｔｉｏｎ）構造などの素子分離構造をシリコン基板に最
初に形成するため、当該素子分離構造を、写真製版工程
での重ね合わせのアライメントマークとして使用してい
る。図２３はアライメントマークとして使用される素子
分離構造１０１ａ，１０１ｂの構造を模式的に示す平面
図であって、図２４は図２３中の矢視Ａ−Ａにおける断
面図である。ここで図２３は、基板１００の表面に対し
て垂直な方向から見た際の素子分離構造１０１ａ，１０
１ｂを示している。
【０００４】図２３，２４に示すように、素子分離構造
１０１ａ，１０１ｂのそれぞれは、基板１００の表面内
に形成された溝１０２と、当該溝１０２に充填されてい
る絶縁膜１０３とを備えており、素子分離構造１０１ａ
の溝１０２は、基板１００の活性領域を略四角形に区画
している。そして、素子分離構造１０１ｂの溝１０２
は、素子分離構造１０１ａの溝１０２で区画された、基
板１００の活性領域を更に略四角形に区画している。な
お図２４は、素子分離構造１０１に例えばＳＴＩ構造を
採用した場合の断面図である。また以後、素子分離構造
１０１ａ，１０１ｂをあわせて「素子分離構造１０１」
と呼ぶ場合がある。
【０００５】上述のような素子分離構造１０１をアライ
メントマークとして使用した場合、以下のときに重ね合
わせが困難になる。すなわち、図２５に示すように、絶
縁膜１０３の表面を覆って、基板１００上にメタル層１
０４が成膜された場合であって、当該メタル層１０４は
光を反射し、かつ基板１００の表面と絶縁膜１０３の表
面との段差が少ないため、光学的にアライメントマーク
を検出することが困難になる。なお基板１００上にメタ
ル層１０４が形成される場合として、例えばＭＯＳトラ
ンジスタのゲート電極材として、メタルやメタルシリサ
イドなどを採用した場合がある。
【０００６】このような問題を回避するための一つの方
法として、図２６に示すように、基板１００の表面内に
形成された溝１０５ａ，１０５ｂをアライメントマーク
として使用する方法がある。この溝１０５ａ，１０５ｂ
は、図２４に示す素子分離構造１０１の絶縁膜１０３を
エッチングして形成することができる。
【０００７】このようにアライメントマークとして溝１
０５ａ，１０５ｂを使用することによって、図２７に示
すように基板１００の全面に光を反射するメタル層１０
４が形成された場合であっても、基板１００の表面に十
分な段差を確保することができるため、光学的にアライ
メントマークを容易に検出することができる。なおアラ
イメントマークとして使用する溝１０５ａ，１０５ｂと
して、基板になだらかな段差を形成するＬＯＣＯＳ構造
の溝よりも、基板に垂直段差を形成するＳＴＩ構造の溝
を採用した方が、アライメントマークの検出が容易にな
る。また以後、溝１０５ａ，１０５ｂをあわせて「溝１
０５」と呼ぶ。
【０００８】しかし溝１０５をアライメントマークとし
て使用する場合であっても、以下のような問題があっ
た。すなわち写真製版工程において、基板１００上にレ
ジストが形成され、溝１０５内に当該レジストが充填さ
れている場合、溝１０５の基板１００表面からの深さ
と、アライメントマークを検出する照射光の波長との関
係によっては、この照射光が干渉し、アライメントマー
クを検出することができないことがあった。
【０００９】このような問題を解決するために、上述の
素子分離構造１０１と溝１０５との両方を基板に形成
し、工程ごとに、素子分離構造１０１をアライメントマ
ークとして使用するか、溝１０５をアライメントマーク
として使用するかを選択する方法が特開２００１−５２
９９３号公報に開示されている。
【００１０】
【発明が解決しようとする課題】上述のように、基板１
００に溝１０５のみを形成する場合であっても、素子分
離構造１０１及び溝１０５の両方を基板１００に形成す
る場合であっても、溝１０５をアライメントマークとし
て使用する場合には以下の問題があった。すなわち溝１
０５の表面が露出した状態で、基板１００に対して選択
性の無いエッチングが行われると、基板１００がエッチ
ングされ、溝１０５の形状が設計値よりも変化し、次工
程の写真製版工程において、形状が変化した溝１０５を
アライメントマークとして使用した場合には、重ね合わ
せの精度が劣化するという問題があった。
【００１１】本発明は上述のような問題を解決するため
になされたものであり、写真製版工程における重ね合わ
せの精度の劣化を防止する技術を提供することを目的と
する。
【００１２】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）アライメント
マークとして使用される第１の溝が表面内に形成され、
前記第１の溝を避けて前記表面上に第１の膜が形成され
た基板を準備する工程と、（ｂ）前記第１の溝の側面及
び底面に第２の膜を形成する工程と、（ｃ）前記第２の
膜を保護膜として、前記第１の膜を選択的にエッチング
する工程とを備える。
【００１３】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、前記工程（ｂ）は、（ｂ−１）前記
基板上に全面に絶縁膜を形成し、前記第１の溝内に前記
絶縁膜を充填する工程と、（ｂ−２）前記絶縁膜を選択
的にエッチングして、前記第１の溝内の前記絶縁膜を部
分的に除去し、前記第１の溝の側面及び底面に前記絶縁
膜を残す工程とを含む。そして、前記第２の膜は、前記
工程（ｂ−２）の実行によって得られる、前記第１の溝
内に残存している前記絶縁膜である。
【００１４】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、前記工程（ｂ−２）において実行さ
れるエッチングは、異方性エッチングである。
【００１５】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、前記工程（ｂ）は、（ｂ−１）前記
基板上に全面に絶縁膜を形成し、前記第１の溝内に前記
絶縁膜を充填する工程と、（ｂ−２）前記絶縁膜を選択
的にエッチングして、前記第１の溝の側面及び底面を露
出させる工程と、（ｂ−３）前記第１の溝の前記側面及
び前記底面に第２の絶縁膜を形成する工程とを含む。そ
して、前記第２の膜は前記第２の絶縁膜である。
【００１６】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、請求項４に記載の半導体装置の
製造方法であって、前記工程（ａ）において準備する前
記基板の前記表面内には、前記第１の溝が複数形成され
ており、前記工程（ｂ−３）において、前記基板を酸化
することによって、各前記第１の溝の前記側面及び前記
底面に前記第２の絶縁膜を形成する。
【００１７】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項２乃至請求項５のいずれ
か一つに記載の半導体装置の製造方法であって、前記工
程（ａ）において準備する前記基板の前記表面内には、
素子分離構造を構成し、前記基板の活性領域を区画する
第２の溝が更に形成されており、前記工程（ｂ−１）に
おいて、前記基板上に全面に前記絶縁膜を形成し、前記
第２の溝内にも前記絶縁膜を充填し、前記工程（ｂ−
２）において、前記絶縁膜を選択的にエッチングして、
前記第２の溝で区画された前記活性領域上の前記絶縁膜
を更に除去する。
【００１８】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、（ａ）アライメントマークとし
て使用される溝が表面内に形成された基板を準備する工
程と、（ｂ）前記溝を覆って、前記基板上にゲート電極
材を形成する工程と、（ｃ）前記溝上に形成された前記
ゲート電極材を残しつつ、前記ゲート電極材を選択的に
エッチングして、前記基板上にゲート構造を選択的に形
成する工程とを備える。
【００１９】
【発明の実施の形態】実施の形態１．図１〜１１は本発
明の実施の形態１に係る半導体装置の製造工程を示す断
面図であって、図１〜１１を参照して、本実施の形態１
に係る半導体装置の製造方法について以下に説明する。
【００２０】まず、図１，２に示すように、溝７ａ，７
ｂと、それぞれで素子分離構造を構成する溝１７ａ，１
７ｂと、同様に素子分離構造を構成する溝２７とが表面
８０内に形成され、かつ当該溝７ａ，７ｂ，１７ａ，１
７ｂ，２７を避けて表面８０上に、下敷き酸化膜２、ポ
リシリコン膜３及びシリコン窒化膜４膜がこの順で積層
されて形成された基板１を準備する。ここで、溝７ａ，
７ｂはアライメントマークとして使用される溝であっ
て、上述の図２３，２４に示される素子分離構造１０１
ａ，１０１ｂの溝１０２と同様に、例えば溝７ａは基板
１の活性領域を略四角形に区画しており、溝７ｂは溝７
ａによって区画された活性領域を更に略四角形に区画し
ている。また、溝１７ａ，１７ｂはアライメントマーク
として使用される素子分離構造を構成する溝であって、
溝７ａ，７ｂと同様に、例えば溝１７ａは基板１の活性
領域を略四角形に区画しており、溝１７ｂは溝１７ａに
よって区画された活性領域を更に略四角形に区画してい
る。そして、溝２７は半導体素子間を実際に分離する素
子分離構造を構成する溝であって、例えば基板１の活性
領域を略四角形に区画している。なお以後、溝７ａ，７
ｂをあわせて「溝７」、溝１７ａ，１７ｂをあわせて
「溝１７」と呼ぶ場合がある。
【００２１】図１，２に示す工程を具体的に説明する
と、図１に示すように、例えばシリコン基板である基板
１を熱酸化して下敷き酸化膜２を５〜５０ｎｍ程度形成
し、その上に例えばポリシリコン膜３を５〜１００ｎｍ
程度形成する。なおポリシリコン膜３の代わりにアモル
ファスシリコン膜を使用しても良い。そしてポリシリコ
ン膜３上にシリコン窒化膜４を５０〜２００ｎｍ堆積す
る。さらに写真製版工程での要求仕様に応じて、プラズ
マ窒化膜などの反射防止膜５をポリシリコン膜３上に積
層する。そして、所定のパターンを有するレジスト６を
反射防止膜５上に形成する。なお反射防止膜５は、写真
製版工程での露光で使用される照射光が、下地の積層構
造で反射することを防止するために形成される膜であ
る。
【００２２】次に図２に示すように、レジスト６をマス
クに用いて、反射防止膜５、シリコン窒化膜４、ポリシ
リコン膜３、下敷き酸化膜２及び基板１を選択的にエッ
チングし、溝７，１７，２７を基板１の表面８０内に形
成する。ここで溝７，１７，２７における基板１の表面
８０からの深さは例えば２００〜５００ｎｍである。そ
して、レジスト６及び反射防止膜５を除去する。このよ
うにして、溝７，１７，２７と、下敷き酸化膜２、ポリ
シリコン膜３及びシリコン窒化膜４とを備える基板１を
準備する。
【００２３】そして次に、図３〜９に示すように、溝７
の側面８１及び底面８２に絶縁膜を形成する。具体的に
は図３，４に示すように、基板１上に全面に絶縁膜３０
を形成し、溝７，１７，２７内に絶縁膜３０を充填す
る。さらに具体的には図３に示すように、溝７，１７，
２７の側面８１及び底面８２のエッチングダメージを除
去するために、図２に示す工程で得られた構造に対して
酸化処理を行う。また、この酸化処理によってポリシリ
コン膜３を部分的に酸化し、バーズビーク８を形成す
る。なお、図３に示す酸化処理によって溝７，１７，２
７の側面８１及び底面８２に形成されたシリコン酸化
膜、ポリシリコン膜３の酸化部分、及び下敷き酸化膜２
をあわせて「絶縁膜９」と呼ぶ。また溝７，１７，２７
の側面８１及び底面８２に形成されている絶縁膜９の厚
みは１０〜５０ｎｍ程度である。そして図４に示すよう
に、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌ
ａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法などを用いて例えばシリコン酸化膜であ
る絶縁膜１０を基板１上に形成することによって、絶縁
膜９，１０から成る絶縁膜３０を基板１上に全面に形成
し、当該絶縁膜３０を溝７，１７，２７内に充填する。
なおポリシリコン膜３の一部を酸化することによって形
成したバーズビーク８は、次工程以降で行われる絶縁膜
３０のエッチングによって、完成した素子分離構造にお
ける絶縁膜３０の上面の端部が、基板１の表面８０から
落ち込むことを防止するために設けられている。
【００２４】ここで一般的に、ＳＴＩ構造などの素子分
離構造を形成する際、基板の表面内に形成された溝内を
充填する絶縁膜を基板上に全面に形成した後に、当該絶
縁膜を平坦化する前に、「プリエッチング工程」と呼ば
れる工程が行われる。「プリエッチング工程」とは、絶
縁膜の平坦化を行う際の当該絶縁膜の研磨量を低減する
ために、平坦化の前に、溝で区画された基板の活性領域
上の絶縁膜をエッチングする工程である。
【００２５】素子分離構造の溝内を充填する絶縁膜を基
板上に全面に形成した直後に、当該絶縁膜をＣＭＰ（Ｃ
ｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ）で平坦化すると、ＣＭＰで使用する研
磨布のたわみ等に起因して、素子分離構造を構成する溝
上の絶縁膜の上面の中央部が削れ、当該絶縁膜の上面が
すり鉢状になることがあった。この現象は「ディッシン
グ」と呼ばれており、このディッシングによって、素子
分離構造における絶縁膜の膜厚の面内均一性が低下する
ことがあった。このディッシングを避けるために、素子
分離構造を形成する際には、平坦化工程の前に、溝で区
画された基板の活性領域上の絶縁膜をまずエッチング
し、その後平坦化を行っている。本実施の形態１では、
溝７内の絶縁膜３０を部分的に除去して、溝７の側面８
１及び底面８２に絶縁膜３０を残す工程と、このプリエ
ッチング工程とを同じ工程で行っている。
【００２６】具体的に説明すると、図５，６は、絶縁膜
３０を選択的にエッチングして、溝７内の絶縁膜３０を
部分的に除去し、溝７の側面８１及び底面８２に絶縁膜
３０を残す工程を示しており、この工程においてプリエ
ッチング工程を行っている。図５に示すように、溝７上
の絶縁膜３０と、溝７で区画された基板１の活性領域９
１上の絶縁膜３０と、溝１７で区画された基板１の活性
領域９０上の絶縁膜３０とを露出させるレジスト１１を
絶縁膜３０上に形成する。なお本明細書では、溝７で区
画された活性領域９１とは、上述の図２において、溝７
ａと溝７ｂとで区画された活性領域と、溝７ｂで区画さ
れた活性領域との両方を含むものとする。同様に、溝１
７で区画された活性領域９０とは、上述の図２におい
て、溝１７ａと溝１７ｂとで区画された活性領域と、溝
１７ｂで区画された活性領域との両方を含むものとす
る。
【００２７】そして図６に示すように、レジスト１１を
マスクに用いて異方性エッチングで絶縁膜３０を選択的
にエッチングして、溝７内の絶縁膜３０を部分的に除去
し、溝７の側面８１及び底面８２に絶縁膜３０を残し、
かつ基板１の活性領域９０，９１上の絶縁膜３０の一部
を除去する。ここで使用される異方性エッチングは、例
えば反応性イオンエッチングである。また溝７の側面８
１及び底面８２に残存している絶縁膜３０の膜厚は、次
工程以降のエッチングで、溝７内において基板１が露出
しない厚みに設定される。例えば溝７内において、５０
〜１５０ｎｍ程度の厚みの絶縁膜３０が残るようにエッ
チング量を調整する。なお、このときシリコン窒化膜４
はエッチングストッパとして働いている。また図５，６
に示す工程では、素子分離構造を構成する溝１７，２７
のうち、溝１７で区画された基板１の活性領域９０上の
絶縁膜３０をエッチングしている。しかし、半導体素子
間の分離を行う素子分離構造を構成する溝２７で区画さ
れた基板１の活性領域９２上の絶縁膜３０についても、
活性領域９２の幅の大きさによっては、プリエッチング
工程でエッチングされる場合がある。
【００２８】次に図７に示すように、ＣＭＰで絶縁膜３
０の平坦化を行う。そして図８に示すように、シリコン
窒化膜４の側面に堆積している絶縁膜３０の除去を目的
として、ウェット処理で絶縁膜３０をエッチングし、続
いて図９に示すように、ウェット処理でシリコン窒化膜
４を除去する。このようにして、溝７の側面８１及び底
面８２に絶縁膜を形成する。
【００２９】次に図１０に示すように、絶縁膜３０を基
板１に対する保護膜としてポリシリコン膜３を選択的に
エッチングして除去する。なお、ここではアンモニアを
含む混合液を用いてエッチングしている。そして図１１
に示すように、活性領域９０〜９２上の絶縁膜３０と、
溝７上の絶縁膜３０とを除去して、素子分離構造が完成
する。図１１中の溝１７と当該溝１７内に充填された絶
縁膜３０とで、アライメントマークとして使用される素
子分離構造９５を構成しており、溝２７と当該溝２７内
に充填された絶縁膜３０とで、半導体素子間を実際に分
離する素子分離構造９６を構成している。
【００３０】次に溝７あるいは素子分離構造９５をアラ
イメントマークとして使用して、ゲート絶縁膜２２、ゲ
ート電極２３及びサイドウォール２４を有する、例えば
ＭＯＳトランジスタのゲート構造２１を基板１の活性領
域９２上に選択的に形成する。そして、例えばシリコン
酸化膜にボロンやリンをドープしたＢＰＴＥＯＳ（ｂｏ
ｒｏ−ｐｈｏｓｐｈｏ ｔｅｔｒａｅｔｈｙｌｏｒｔｈ
ｏｓｉｌｉｃａｔｅ）膜である層間絶縁膜１３を基板１
上に形成し、コンタクトホール１４を層間絶縁膜１３に
開口し、当該コンタクトホール１４にコンタクトプラグ
１６を埋め込む。そして、コンタクトプラグ１６と接触
するように層間絶縁膜１３上に配線１５を形成する。
【００３１】上述のように本実施の形態１に係る半導体
装置の製造方法によれば、ポリシリコン膜３をエッチン
グする際に絶縁膜３０を保護膜として用いている。通
常、ポリシリコン膜３を除去する際に使用されるエッチ
ングは、シリコン基板である基板１に対して選択性が無
いため、溝７の側面８１及び底面８２に絶縁膜３０が形
成されていないと、ポリシリコン膜３をエッチングする
際に溝７の表面がエッチングされ、溝７の形状が設計値
から変化することがあった。しかし、本実施の形態１に
係る半導体装置に製造方法では、溝７の側面８１及び底
面８２に絶縁膜３０が形成されており、ポリシリコン膜
３をエッチングする際に当該絶縁膜３０を保護膜として
いるため、ポリシリコン膜３をエッチング際に溝７の側
面８１及び底面８２がエッチングされることが無い。そ
のため、アライメントマークとして使用される溝７の形
状が変化することがないため、写真製版工程における重
ね合わせの精度の劣化を防止することができる。
【００３２】また本実施の形態１における図６に示す工
程では、溝７内の絶縁膜３０を部分的に除去する際に異
方性エッチングを使用している。図６に示す工程で、ウ
ェット処理による等方性エッチングを使用した場合、絶
縁膜３０の膜厚が厚いため、通常溝７の側面８１に絶縁
膜３０を残すことが困難である。溝７の側面８１に絶縁
膜３０が無い状態で、ポリシリコン膜３をエッチングす
ると、溝７の側面８１がエッチングされ、溝７の形状が
設計値から変化することがあった。本実施の形態１に係
る半導体装置に製造方法では、図６に示す工程で、異方
性エッチングを使用しているため、等方性エッチングを
使用する場合よりも、溝７の側面８１及び底面８２の両
方に絶縁膜３０を残すことが容易になる。そのため、等
方性エッチングを使用した場合よりも、写真製版工程に
おける重ね合わせの精度の劣化を確実に防止することが
できる。
【００３３】また本実施の形態１では、図５，６に示す
ように、溝７内の絶縁膜３０を部分的に除去する工程
と、プリエッチング工程とを同じ工程で行っている。溝
７内の絶縁膜３０の除去は、プリエッチング工程後に行
うことも可能だが、その場合には再度写真製版工程を実
行する必要があるため、工程数が大幅に増加してしま
う。本実施の形態１に係る半導体装置の製造方法では、
溝７内の絶縁膜３０と、溝１７で区画された活性領域９
０上の絶縁膜３０とが、同じ工程でエッチングされてい
るため、別々の工程で、溝７内の絶縁膜３０と、活性領
域９０上の絶縁膜３０とをエッチングする場合よりも、
工程数の増加を低減することができる。言いかえれば、
本実施の形態１に係る半導体装置の製造方法によれば、
図５，６に示す、溝７内の絶縁膜３０を部分的に除去す
る工程において、活性領域９０上の絶縁膜３０を更に除
去しているため、図５，６に示す工程とは異なる工程
で、活性領域９０上の絶縁膜３０を除去する場合より
も、工程数の増加を低減することができる。
【００３４】実施の形態２．図１２〜１７は本発明の実
施の形態２に係る半導体装置の製造工程を示す断面図で
ある。本実施の形態２に係る半導体装置の製造方法は、
上述の実施の形態１に係る半導体装置の製造方法とは、
溝７の側面８１及び底面８２に絶縁膜を形成する方法が
異なる。以下に本実施の形態２に係る半導体装置の製造
方法について具体的に説明する。なお図１２に示す工程
よりも前の工程、及び図１７に示す工程よりも後の工程
は、実施の形態１における図１〜５，１１に示す工程と
同じであるためその具体的な説明は省略する。
【００３５】まず図１，２に示すように、溝７，１７，
２７が表面８０内に形成され、かつ当該溝７，１７，２
７を避けて表面８０上に、下敷き酸化膜２、ポリシリコ
ン膜３及びシリコン窒化膜４がこの順で積層されて形成
された基板１を準備する。そして図３〜５，１２〜１６
に示すように、溝７の側面８１及び底面８２に絶縁膜を
形成する。具体的には図３，４に示すように、基板１上
に全面に絶縁膜３０を形成し、溝７，１７，２７内に絶
縁膜３０を充填する。そして図５，１２〜１４に示すよ
うに、絶縁膜３０を選択的にエッチングして、溝７の側
面８１及び底面８２を露出させる。具体的には、図５に
示すように、溝７上の絶縁膜３０と、基板１の活性領域
９１上の絶縁膜３０と、基板１の活性領域９０上の絶縁
膜３０とを露出させるレジスト１１を絶縁膜３０上に形
成する。次に図１２に示すように、レジスト１１をマス
クに用いて、シリコン窒化膜４をエッチングストッパと
して、異方性エッチングで絶縁膜３０を選択的にエッチ
ングして、溝１７で区画された基板１の活性領域９０上
の絶縁膜３０の一部を除去し（プリエッチング工程）、
かつ溝７の底面８２を露出させる。ここで使用される異
方性エッチングは例えば反応性イオンエッチングであ
る。
【００３６】次に図１３に示すように、ＣＭＰで絶縁膜
３０の平坦化を行う。そして図１４に示すように、ウェ
ット処理で絶縁膜３０を選択的にエッチングして、シリ
コン窒化膜４の側面に残っている絶縁膜３０を除去し、
かつ溝７の側面８１を露出させる。このようにして、絶
縁膜３０を選択的にエッチングして、溝７の側面８１及
び底面８２を露出させる。
【００３７】次に図１５に示すように、溝７の側面８１
及び底面８２に絶縁膜４０を形成する。具体的には、図
１４に示す工程で得られた構造に酸化処理を行い、基板
１を酸化することによって溝７の側面８１及び底面８２
を絶縁膜４０で覆う。なお溝７内の絶縁膜４０の膜厚
は、後述する、ポリシリコン膜３のエッチング工程で、
基板１が露出しない厚みに設定する。例えば、溝７内の
絶縁膜４０の膜厚は１０〜５０ｎｍ程度とする。そして
図１６に示すように、例えばウェット処理にてシリコン
窒化膜４を選択的にエッチングして除去する。本実施の
形態２では、このようにして、溝７の側面８１及び底面
８２に絶縁膜を形成する。
【００３８】次に図１７に示すように、絶縁膜４０を基
板１に対する保護膜としてポリシリコン膜３を選択的に
エッチングして除去する。なお、ここではアンモニアを
含む混合液を用いてエッチングしている。そして上述の
図１１に示すように、活性領域９０〜９２上の絶縁膜３
０と、溝７上の絶縁膜４０とを除去して、ゲート構造２
１、層間絶縁膜１３及びコンタクトホール１４を形成
し、当該コンタクトホール１４内にコンタクトプラグ１
６を埋め込む。そして配線１５を形成する。
【００３９】上述のように本実施の形態２に係る半導体
装置の製造方法によれば、図５，１２〜１４に示す工程
で、絶縁膜３０を選択的にエッチングして、溝７の側面
８１及び底面８２を露出させて、その後に溝７の側面８
１及び底面８２に絶縁膜４０を形成している。上述の実
施の形態１に係る半導体装置の製造方法では、溝７内の
絶縁膜３０を部分的に除去し、溝７の側面８１及び底面
８２に絶縁膜３０を残すことによって、溝７の側面８１
及び底面８２に絶縁膜を形成している。一般的に、エッ
チング量を調整して、溝７の側面８１及び底面８２に絶
縁膜３０を残すためには、正確なエッチング量の調整が
必要であるため、実施の形態１に係る半導体装置の製造
方法では、溝７の側面８１及び底面８２に絶縁膜を形成
するためには厳密なエッチング量の管理が必要であっ
た。
【００４０】しかし、本実施の形態２に係る半導体装置
の製造方法では、絶縁膜３０を選択的にエッチングし
て、溝７の側面８１及び底面８２を露出させて、その後
に溝７の側面８１及び底面８２に絶縁膜４０を形成して
いるため、エッチング量の管理を必要せず、溝７内の絶
縁膜３０を部分的に除去し、溝７の側面８１及び底面８
２に絶縁膜３０を残す場合よりも、溝７の側面８１及び
底面８２に絶縁膜を容易に形成することができる。
【００４１】また一般的に、エッチングを行う際のエッ
チング量はウェハ面内でばらつくため、基板１の表面８
０に複数の溝７を形成した場合、上述の実施の形態１に
係る半導体装置の製造方法では、エッチング量を調整し
て、すべての溝７内の絶縁膜３０の膜厚を均一にする必
要があり、このことは容易ではなかった。そのため、あ
る溝７内の絶縁膜３０が極端に薄い場合があり、その場
合には当該絶縁膜３０を保護膜として用いてポリシリコ
ン膜３を選択的にエッチングすると、溝７内の絶縁膜３
０が全てエッチングされて、更に基板１までもがエッチ
ングされることがあり、溝７の形状が設計値から変化す
ることがある。そのため、写真製版工程における重ね合
わせの精度の劣化を十分に防止することができない場合
があった。
【００４２】しかし、本実施の形態２に係る半導体装置
の製造方法では、溝７の側面８１及び底面８２を一度露
出させて、その後の酸化処理によって、溝７の側面８１
及び底面８２に絶縁膜４０を形成している。酸化処理に
よって溝７内に絶縁膜４０を形成する場合であっても、
当該絶縁膜４０の膜厚はウェハ面内でばらつきを生じる
が、通常、酸化量を調整することによって、そのばらつ
きを低減することができる。そのため、実施の形態１の
ように、溝７内の絶縁膜３０をエッチングする際のエッ
チング量を調整して、すべての溝７内において絶縁膜３
０の膜厚の均一を図る場合よりも、溝７内の絶縁膜４０
における膜厚のウェハ面内でのばらつきを低減すること
ができる。その結果、写真製版工程における重ね合わせ
の精度の劣化を確実に防止することができる。
【００４３】また本実施の形態２では、上述の図５，１
２〜１４に示すように、絶縁膜３０を選択的にエッチン
グして、溝７の側面８１及び底面８２を露出させてい
る。そして、図５，１２〜１４に示す工程において、溝
１７で区画された活性領域９０上の絶縁膜３０を更に除
去している。活性領域９０上の絶縁膜３０を除去する工
程、つまりプリエッチング工程を、溝７の側面８１及び
底面８２を露出させる工程よりも前に行うことも可能だ
が、その場合には写真製版工程が増加するため、工程数
が大幅に増加してしまう。本実施の形態２に係る半導体
装置の製造方法では、絶縁膜３０を選択的にエッチング
して、溝７の側面８１及び底面８２を露出させ、かつ溝
１７で区画された活性領域９０上の絶縁膜３０を除去し
ているため、溝７の側面８１及び底面８２を露出させる
工程と、活性領域９０上の絶縁膜３０を除去する工程と
を全く別々の工程で行う場合よりも、工程数の増加を低
減することができる。言い換えれば、本実施の形態２に
係る半導体装置の製造方法によれば、図５，１２〜１４
に示す、溝７の側面８１及び底面８２を露出させる工程
において、溝１７で区画された活性領域９０上の絶縁膜
３０を更に除去しているため、図５，１２〜１４に示す
工程とは異なる工程で、活性領域９０上の絶縁膜３０を
除去する場合よりも、工程数の増加を低減することがで
きる。
【００４４】実施の形態３．図１８は本発明の実施の形
態３に係る半導体装置の構造を模式的に示す断面図であ
る。図１８に示すように、本実施の形態３に係る半導体
装置は、アライメントマークとして使用される溝７０
ａ，７０ｂ、それぞれで素子分離構造７３を構成する溝
７１ａ，７１ｂ及び同じく素子分離構造７６を構成する
溝７４が表面７７内に形成された基板６０と、各溝７１
ａ，７１ｂ内に充填された絶縁膜７２と、溝７４内に充
填された絶縁膜７５と、絶縁膜５１と、溝７０ａ，７０
ｂ上に絶縁膜５１を介して形成されたゲート電極材５０
と、溝７４で区画された基板６０の活性領域７９上に選
択的に形成されたゲート構造６１と、ゲート構造６１、
ゲート電極材５０及び絶縁膜７２，７５を覆って、基板
６０上に形成された層間絶縁膜６８と、層間絶縁膜６８
に形成された、基板６０の表面７７まで達するコンタク
トホール６５と、コンタクトホール６５内に充填された
コンタクトプラグ６６と、コンタクトプラグ６６に接触
して層間絶縁膜６８上に形成された配線６７とを備えて
いる。
【００４５】ここで、上述の実施の形態１，２における
溝７ａ，７ｂと同様に、例えば溝７０ａは基板１の活性
領域を略四角形に区画しており、溝７０ｂは溝７０ａに
よって区画された活性領域を更に略四角形に区画してい
る。また溝７０ａ，７０ｂと同様に、例えば溝７１ａは
基板１の活性領域を略四角形に区画しており、溝７１ｂ
は溝７１ａによって区画された活性領域を更に略四角形
に区画している。そして、例えば溝７４は基板１の活性
領域を略四角形に区画している。なお以後、溝７０ａ，
７０ｂをあわせて「溝７０」、溝７１ａ，７１ｂをあわ
せて「溝７１」と呼ぶ場合がある。そして、溝７１と絶
縁膜７２とはアライメントマークとして使用される素子
分離構造７３を構成しており、溝７４と絶縁膜７５とは
半導体素子間を実際に分離する素子分離構造７６を構成
している。
【００４６】上述のゲート電極材５０は、溝７０で区画
された基板６０の活性領域７８上にも形成されている。
なお本明細書では、溝７０で区画された活性領域７８と
は、図１８において、溝７０ａと溝７０ｂとで区画され
た活性領域と、溝７０ｂで区画された活性領域との両方
を含むものとする。
【００４７】またゲート構造６１は、例えばＭＯＳトラ
ンジスタのゲート構造であって、ゲート絶縁膜６２と、
ゲート電極材５０から成るゲート電極６３と、サイドウ
ォール６４とを有している。またゲート電極材５０は、
例えばポリシリコンやタングステンポリサイドである。
【００４８】次に上述の図１８に示す半導体装置の製造
方法について説明する。図１９〜２１は本実施の形態３
に係る半導体装置の製造工程を示す断面図である。図１
９に示すように、アライメントマークとして使用される
溝７０と、素子分離構造７３，７６とが表面７７内に形
成された基板６０を準備する。ここで、例えば上述の実
施の形態１，２に係る半導体装置の製造方法を用いるこ
とによって、図１９に示す基板６０を準備することがで
きる。具体的には、実施の形態１に係る半導体装置の製
造方法を用いる場合、上述の図１０に示す構造におい
て、溝７上の絶縁膜３０と、活性領域９０，９１，９２
上の絶縁膜３０を除去することによって、図１９に示す
基板６０を準備することができる。また実施の形態２に
係る半導体装置に製造方法を用いる場合には、上述の図
１７に示す構造において、溝７上の絶縁膜４０と、活性
領域９０，９１，９２上の絶縁膜３０とを除去すること
によって、図１９に示す基板６０を準備することができ
る。
【００４９】次に図２０に示すように、溝７０及び素子
分離構造７３，７６を覆って、基板６０上に絶縁膜５１
を形成し、その絶縁膜５１上に例えば厚さ１００〜３０
０ｎｍのゲート電極材５０を形成する。言い換えれば、
溝７０及び素子分離構造７３，７６を覆って、基板６０
上に絶縁膜５１を介してゲート電極材５０を形成する。
そして図２１に示すように、写真製版技術を使用して、
溝７０上及び活性領域７８上に形成された絶縁膜５１及
びゲート電極材５０を残しつつ、絶縁膜５１及びゲート
電極材５０を選択的にエッチングし、サイドウォール６
４を形成して、基板６０上にゲート構造６１を選択的に
形成する。なおゲート構造６１のゲート絶縁膜６２は、
エッチング後の絶縁膜５１である。また絶縁膜５１及び
ゲート電極材５０をエッチングする際には例えば異方性
エッチングが使用される。そしてゲート構造６１、ゲー
ト電極材５０及び素子分離構造７３，７６を覆って基板
６０上に層間絶縁膜６８を形成し、当該層間絶縁膜６８
に基板６０まで達するコンタクトホール６５を開口す
る。そして、コンタクトホール６５内にコンタクトプラ
グ６６を埋め込み、当該コンタクトプラグ６６と接触さ
せて層間絶縁膜６８上に配線６７を形成し、図１８に示
す半導体装置が得られる。
【００５０】上述のように本実施の形態３に係る半導体
装置の製造方法によれば、溝７０上に形成されたゲート
電極材５０をエッチングしていない。図２１に示す工程
において、溝７０上のゲート電極材５０をもエッチング
する場合、溝７０内のゲート電極材５０を完全にエッチ
ングすることは困難であって、図２２に示すように、溝
７０の側面上にゲート電極材５０が残ることがあった。
そのため、溝７０内においては、ゲート電極材５０が形
成されている部分と、基板６０が露出している部分とが
存在するため、溝７０をアライメントマークとして使用
する際、重ね合わせの精度が劣化することがあった。本
実施の形態３に係る半導体装置の製造方法では、溝７０
上に形成されたゲート電極材５０をエッチングしていな
いため、ゲート電極材５０を選択的にエッチングする際
に溝７０内にゲート電極材５０の残渣が発生することを
防止することができる。そのため、写真製版工程におけ
る重ね合わせの精度の劣化を防止することができる。
【００５１】また上述の内容を言い換えると、図１８に
示す本実施の形態３に係る半導体装置によれば、溝７０
上に形成されたゲート電極材５０がエッチングされるこ
となく製造されているため、溝７０内のゲート電極材５
０をエッチングした際に発生するゲート電極材５０の残
渣による、写真製版工程における重ね合わせの精度の劣
化を防止することができる。
【００５２】なお上述の実施の形態１〜３では、アライ
メントマークとして使用される素子分離構造７３，９５
と、同じくアライメントマークとして使用される溝７，
７０との両方を形成していたが、アライメントマークと
して溝７，７０のみを形成する場合であっても、本発明
が適用できることは言うまでもない。
【００５３】
【発明の効果】この発明のうち請求項１又は請求項２に
係る半導体装置の製造方法によれば、第１の膜をエッチ
ングする際に第２の膜を保護膜としているため、第１の
膜のエッチングの際に第１の溝の側面及び底面がエッチ
ングされることが無い。そのため、アライメントマーク
として使用される第１の溝の形状が変化することがない
ため、写真製版工程における重ね合わせの精度の劣化を
防止することができる。
【００５４】また、この発明のうち請求項３に係る半導
体装置の製造方法によれば、第１の溝内の絶縁膜を部分
的に除去する際には異方性エッチングを使用しているた
め、等方性エッチングを使用する場合よりも、第１の溝
の側面及び底面の両方に絶縁膜を残すことが容易にな
る。そのため、等方性エッチングを使用した場合より
も、写真製版工程における重ね合わせの精度の劣化を確
実に防止することができる。
【００５５】また、この発明のうち請求項４に係る半導
体装置の製造方法によれば、工程（ｂ−２）において、
絶縁膜を選択的にエッチングして、第１の溝の側面及び
底面を露出させて、その後に工程（ｂ−３）において、
第１の溝の側面及び底面に絶縁膜を形成しているため、
第１の溝内の絶縁膜を部分的に除去し、第１の溝の側面
及び底面に絶縁膜を残す場合よりも、第１の溝の側面及
び底面に絶縁膜を容易に形成することができる。
【００５６】また、この発明のうち請求項５に記載の半
導体装置に製造方法によれば、工程（ｂ−２）におい
て、第１の溝の側面及び底面を一度露出させて、その後
の工程（ｂ−３）において酸化処理によって、第１の溝
の側面及び底面に第２の絶縁膜を形成している。酸化処
理によって第１の溝内に第２の絶縁膜を形成する場合で
あっても、当該第２の絶縁膜の膜厚はウェハ面内でばら
つきを生じるが、通常、酸化量を調整することによっ
て、そのばらつきを低減することができる。そのため、
第１の溝内の絶縁膜をエッチングする際のエッチング量
を調整して、すべての第１の溝内において絶縁膜の膜厚
の均一を図る場合よりも、第１の溝内の第２の絶縁膜に
おける膜厚のウェハ面内でのばらつきを低減することが
できる。その結果、写真製版工程における重ね合わせの
精度の劣化を確実に防止することができる。
【００５７】また、この発明のうち請求項６に係る半導
体装置の製造方法によれば、工程（ｂ−２）において、
第２の溝で区画された基板の活性領域上の絶縁膜を更に
除去している。そのため、工程（ｂ−２）とは異なる工
程で、第２溝で区画された基板の活性領域上の絶縁膜を
除去する場合よりも、工程数の増加を低減することがで
きる。
【００５８】また、この発明のうち請求項７に係る半導
体装置の製造方法によれば、溝上に形成されたゲート電
極材をエッチングしていないため、ゲート電極材を選択
的にエッチングする際に溝内にゲート電極材の残渣が発
生することを防止することができる。そのため、写真製
版工程における重ね合わせの精度の劣化を防止すること
ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造工程を示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の
製造工程を示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
【図１７】 本発明の実施の形態２に係る半導体装置の
製造工程を示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の
構造を示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
【図２１】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
【図２２】 本発明の実施の形態３に係る半導体装置の
製造工程を示す断面図である。
【図２３】 アライメントマークとして使用される素子
分離構造１０１の構造を模式的に示す平面図である。
【図２４】 アライメントマークとして使用される素子
分離構造１０１の構造を模式的に示す断面図である。
【図２５】 アライメントマークとして使用される素子
分離構造１０１の構造を模式的に示す断面図である。
【図２６】 アライメントマークとして使用される溝１
０５の構造を模式的に示す断面図である。
【図２７】 アライメントマークとして使用される溝１
０５の構造を模式的に示す断面図である。
【符号の説明】
１，６０ 基板、３ ポリシリコン膜、７，７ａ，７
ｂ，１７，１７ａ，１７ｂ，２７，７０，７０ａ，７０
ｂ，７１，７１ａ，７１ｂ，７４ 溝、２１，６１ ゲ
ート構造、２３，６２ ゲート電極、３０，４０，７
２，７５ 絶縁膜、５０ ゲート電極材、７３，７６，
９５，９６ 素子分離構造、７７，８０ 表面、８１
側面、８２ 底面、９０，９２ 活性領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒井 隆 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA44 AA45 AA77 CA17 DA04 DA22 DA23 DA24 DA25 DA33 DA53 DA78 5F046 EA12 EA14 EA19 EA23 EA26 EA28 EA30

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）アライメントマークとして使用さ
    れる第１の溝が表面内に形成され、前記第１の溝を避け
    て前記表面上に第１の膜が形成された基板を準備する工
    程と、 （ｂ）前記第１の溝の側面及び底面に第２の膜を形成す
    る工程と、 （ｃ）前記第２の膜を保護膜として、前記第１の膜を選
    択的にエッチングする工程とを備える、半導体装置の製
    造方法。
  2. 【請求項２】 前記工程（ｂ）は、 （ｂ−１）前記基板上に全面に絶縁膜を形成し、前記第
    １の溝内に前記絶縁膜を充填する工程と、 （ｂ−２）前記絶縁膜を選択的にエッチングして、前記
    第１の溝内の前記絶縁膜を部分的に除去し、前記第１の
    溝の側面及び底面に前記絶縁膜を残す工程とを含み、 前記第２の膜は、前記工程（ｂ−２）の実行によって得
    られる、前記第１の溝内に残存している前記絶縁膜であ
    る、請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記工程（ｂ−２）において実行される
    エッチングは、異方性エッチングである、請求項２に記
    載の半導体装置の製造方法。
  4. 【請求項４】 前記工程（ｂ）は、 （ｂ−１）前記基板上に全面に絶縁膜を形成し、前記第
    １の溝内に前記絶縁膜を充填する工程と、 （ｂ−２）前記絶縁膜を選択的にエッチングして、前記
    第１の溝の側面及び底面を露出させる工程と、 （ｂ−３）前記第１の溝の前記側面及び前記底面に第２
    の絶縁膜を形成する工程とを含み、 前記第２の膜は前記第２の絶縁膜である、請求項１に記
    載の半導体装置の製造方法。
  5. 【請求項５】 前記工程（ａ）において準備する前記基
    板の前記表面内には、前記第１の溝が複数形成されてお
    り、 前記工程（ｂ−３）において、前記基板を酸化すること
    によって、各前記第１の溝の前記側面及び前記底面に前
    記第２の絶縁膜を形成する、請求項４に記載の半導体装
    置の製造方法。
  6. 【請求項６】 前記工程（ａ）において準備する前記基
    板の前記表面内には、素子分離構造を構成し、前記基板
    の活性領域を区画する第２の溝が更に形成されており、 前記工程（ｂ−１）において、前記基板上に全面に前記
    絶縁膜を形成し、前記第２の溝内にも前記絶縁膜を充填
    し、 前記工程（ｂ−２）において、前記絶縁膜を選択的にエ
    ッチングして、前記第２の溝で区画された前記活性領域
    上の前記絶縁膜を更に除去する、請求項２乃至請求項５
    のいずれか一つに記載の半導体装置の製造方法。
  7. 【請求項７】 （ａ）アライメントマークとして使用さ
    れる溝が表面内に形成された基板を準備する工程と、 （ｂ）前記溝を覆って、前記基板上にゲート電極材を形
    成する工程と、 （ｃ）前記溝上に形成された前記ゲート電極材を残しつ
    つ、前記ゲート電極材を選択的にエッチングして、前記
    基板上にゲート構造を選択的に形成する工程とを備え
    る、半導体装置の製造方法。
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