JPH1154607A

JPH1154607A - 半導体装置の製造方法

Info

Publication number: JPH1154607A
Application number: JP9210626A
Authority: JP
Inventors: So Yabuki; 宗矢吹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-08-05
Filing date: 1997-08-05
Publication date: 1999-02-26

Abstract

(57)【要約】【課題】本発明は、埋め込み素子分離法を用いた場合
であっても、素子形成部分では必要な埋め込み素子分離
構造の平坦性を維持し、かつ安定して検出できるマーク
構造も実現可能とする。【解決手段】埋め込み素子分離工程で形成される埋め
込み絶縁材１０９及びその周辺の半導体領域１１０から
なる構造１１１であって、半導体領域あるいは埋め込み
絶縁材の一方を選択的に除去したものをフォトリソグラ
フィの位置合わせマークとして次工程以後のマスク合わ
せを行う半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置及び半
導体装置の製造方法、更に詳しくは埋め込み素子分離工
程のリソグラフィ工程等における，マスク合わせ用マー
ク形成の部分に特徴のある半導体装置の製造方法に関す
るものである。

【０００２】

【従来の技術】半導体素子作成には多くのリソグラフィ
工程が伴うが、製造精度を高くして歩留りを向上させる
ため、マスクの位置を精密に合わせるための基準となる
マーク形成を行うのが一般的である。この位置合わせマ
ークは、各マスクの位置合せ精度を極力高くするため
に、できるだけ前工程における素子領域等の処理と同時
に作成するようにしている。

【０００３】一方、位置合わせマークは、通常、選択エ
ッチング，選択酸化などにより下地膜，基板などに段差
を形成することで作成され、その端部を光学的に検出す
ることで位置検出される。ここで、安定してマーク検出
するためには少なくとも５０ｎｍ程度の段差を必要とす
る。

【０００４】図７，図８は従来の位置合わせマークの作
成方法を説明する図である。まず例えば、図７には選択
拡散用のマスクパターンをＲＩＥ（反応性イオンエッチ
ング）で形成する場合が示されている。この場合には、
選択拡散領域８０１に対する選択拡散マスクパターン８
０２が作成されると同時に、拡散マスク８０２膜厚分の
段差を有するマーク段差が、マスク合わせに十分な位置
合わせマーク８０３として形成される。

【０００５】また例えば、図８にはＬＯＣＯＳ素子分離
工程後に素子分離部分のＳｉが酸化されて堆積増加する
ことにより、素子形成領域８０４と素子分離領域８０５
間に段差ができる様子が示されている。この場合にも、
上記段差を利用した位置合わせマーク８０６の形成が容
易である。

【０００６】したがって、これらの段差を位置合わせマ
ークとして用いれば、前工程に対して次工程のマスクを
合わせることは容易である。ところで近年、半導体素子
の高集積化と半導体表面の平坦化の要求に伴い、上記Ｌ
ＯＣＯＳ素子分離法とは異なる埋め込み素子分離法が注
目され実用化が進められている。

【０００７】図９は埋め込み素子分離法を用いた場合に
従来の位置合わせマークの作成方法を適用する様子を示
す図である。埋め込み素子分離法を用いる場合において
は、素子分離溝を絶縁膜で埋め込み後に平坦化する工程
を有するため、通常該工程後にはマーク部分も平坦化さ
れ段差が少なくなり、安定して検出できる大きなマーク
段差が残存しない。

【０００８】したがって、図９に示すように、埋め込み
素子分離工程に従来のマーク形成方法をそのまま適用し
たのでは、素子形成領域８０７、埋め込み素子分離領域
８０８間と同様に、位置合わせマーク８０９においても
十分な段差が得られず、安定したマスク合わせを行うこ
とは困難である。

【０００９】ここで、埋め込み素子分離工程後の位置合
わせマーク検出は、例えばレーザ走査に対する反射光強
度を計測し、基板領域と絶縁領域との境界の段差を強度
変化として検出することで行う。また、エリアカメラや
ラインカメラによる撮像画像を解析してマーク検出を行
うこともあるが、この場合には画像認識をするために、
段差によるコントラスト差が十分にあることが必要であ
る。

【００１０】一方、元来埋め込み素子分離では逆に段差
低減，即ち平坦化が必須項目であり、仮に大きな段差が
残存すると上層の加工，リソグラフィのＤＯＦなどの点
で弊害が生じることとなる。埋め込み素子分離では理想
的には段差ゼロ、実際でも概ね５０ｎｍ以下の段差にな
る。しかしながらマークの安定検出には逆に大きな段差
を必要とするため、両者の要請は基本的に合い容れな
い。

【００１１】そこで、埋め込み素子分離法を用いる場合
には、マスク合わせのためだけに、素子分離工程前に予
め平坦化工程でも平坦化されないほど深い段差の基準マ
ークをウェハ上に形成しておき、後の各工程のマスクを
すべてこのマークを基準にして合わせるようにしてい
る。

【００１２】しかしながら、上述したように位置合わせ
マークは、各マスクの位置合せ精度を極力高くするため
に、できるだけ前工程における素子領域等の処理と同時
に作成するのが理想的である。したがって、予めマーク
を作成しておいてのでは、工程数が増加するだけでな
く、複数の工程を挟むことにより相対的合わせズレ量が
増加し十分な位置合わせができないという弊害を生じる
可能性がある。

【００１３】

【発明が解決しようとする課題】このように、従来の合
わせマーク形成工程をそのままで埋め込み素子分離工程
に適用することは困難である。たとえ埋め込み素子分
離，合わせマーク検出それぞれの要求特性を若干犠牲に
して中間の平坦度、段差高さで素子作成を行うとしても
不安定で再現性に乏しく実用的ではない。また、上述し
た位置合わせマークを別途に予め形成する方法は、工程
数の増加，相対的合わせズレ量の増加等の弊害を有す
る。

【００１４】本発明は、上記事情を鑑みてなされたもの
であり、埋め込み素子分離法を用いた場合であっても、
素子形成部分では必要な埋め込み素子分離構造の平坦性
を維持し、かつ安定して検出できるマーク構造も実現可
能な半導体装置の製造方法を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】本発明の骨子は、埋め込
み素子分離構造平坦化後に合わせマーク部分の基板領域
あるいは絶縁領域の一方を選択的に除去することによ
り、埋め込み素子分離領域の平坦性と合わせマークの十
分な段差を同時に実現し、素子分離工程で形成する構造
を基準として次のマスク合わせを行うことにある。

【００１６】本発明を用いれば、素子分離工程で形成し
た構造を位置合わせの基準として用いることができると
ともに、素子形成部分の埋め込み素子分離領域の平坦性
を損なうことなく、かつ、合わせマーク段差を十分に大
きくすることができるため、埋め込み素子分離工程後も
安定して正確なマスク合わせが可能となる。

【００１７】また、上記課題の解決は、より具体的に
は、以下のような解決手段により実現される。まず、請
求項１に対応する発明は、埋め込み素子分離工程で形成
される埋め込み絶縁材及びその周辺の半導体領域からな
る構造であって、半導体領域あるいは埋め込み絶縁材の
一方を選択的に除去したものをフォトリソグラフィの位
置合わせマークとして次工程以後のマスク合わせを行う
半導体装置の製造方法である。

【００１８】本発明は、このような手段を設けたので、
埋め込み素子分離法を用いた場合であっても、素子形成
部分では必要な埋め込み素子分離構造の平坦性を維持
し、かつ安定してフォトリソグラフィの位置合わせマー
クを検出できる。

【００１９】次に、請求項２に対応する発明は、請求項
１に対応する発明において、半導体領域あるいは埋め込
み絶縁材の一方を選択的な除去は、埋め込み素子分離構
造形成後に位置合わせマーク部分以外の領域をマスクし
て行う半導体装置の製造方法である。

【００２０】本発明は、このような手段を設けたので、
請求項１に対応する発明と同様な作用効果が得られる
他、確実なマーク作成を行うことができる。さらに、請
求項３に対応する発明は、請求項１に対応する発明にお
いて、半導体領域を選択的に除去することで、位置合わ
せマークを作成する場合において、埋め込み素子分離工
程における平坦化にＣＭＰ法を用いるとともに、位置合
わせマーク部分が研磨過剰となる研磨条件にて平坦化を
行う半導体装置の製造方法である。

【００２１】本発明は、このような手段を設けたので、
請求項１に対応する発明と同様な作用効果が得られる
他、ＣＭＰ法の研磨特性を利用して過剰研磨とすること
で、位置合わせマーク部分の状態を他の素子形成部分等
とは異なった状態とすることができる。したがって、埋
め込み素子分離工程のエッチング工程等を利用すること
で、マーク作成のための新たな工程を付加することなく
位置合わせマークを作成することができる。

【００２２】さらにまた、請求項４に対応する発明は、
請求項３に対応する発明において、研磨条件は、位置合
わせマーク近傍のストッパパターンあるいはダミーパタ
ーンを廃した条件とする半導体装置の製造方法である。

【００２３】本発明は、このような手段を設けたので、
請求項３に対応する発明と同様な作用効果が得られる
他、ストッパパターンあるいはダミーパターンの全体的
な形状を制御することで、上記研磨条件を得ることがで
きる。

【００２４】一方、請求項５に対応する発明は、請求項
１〜４に対応する発明において、埋め込み絶縁材の材料
として酸化珪素を用い、半導体領域の材料として珪素を
用いる半導体装置の製造方法である。

【００２５】本発明は、このような手段を設けたので、
絶縁材として酸化珪素、半導体領域として珪素を用いた
場合に、請求項１〜４に対応する発明と同様な作用効果
が得られる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。（発明の第１の実施の形態）まず、図１及び図２を用い
て本発明の第１の実施形態の半導体装置の製造方法を説
明する。

【００２７】図１は本発明の第１の実施の形態に係る半
導体装置の製造方法における埋め込み素子分離構造の形
成工程を示す概略図である。図２は本実施形態の埋め込
み素子分離構造形成後のマーク段差形成工程を示す図で
ある。

【００２８】まず、図１に示すように、Ｓｉ基板１０１
上に、厚さ２０ｎｍの熱酸化膜１０２を形成後、ＣＶＤ
法を用いて厚さ２００ｎｍの多結晶Ｓｉ膜１０３を堆積
する（図１（ａ））。

【００２９】次いでリソグラフィーとドライエッチング
により多結晶Ｓｉ膜１０３、熱酸化膜１０２、Ｓｉ基板
１０１を順次エッチングして素子分離のための素子分離
溝１０４を形成する。同時にマスク合わせ用のマーク用
溝１０５も形成される（図１（ｂ））。

【００３０】熱酸化膜１０２および多結晶Ｓｉ膜１０３
は基板の素子形成領域１０６を保護するための膜であ
る。エッチングした溝の内壁表面安定化のため表面を２
０ｎｍ熱酸化した後、この素子分離溝１０４を、埋め込
み成膜形状に優れたＣＶＤ法で生成したＳｉＯ₂ 膜１０
７で埋め込み（図１（ｃ））、ＣＭＰ（ケミカルメカ
ニカルポリッシング）法で溝外のＳｉＯ₂ を除去し平
坦化する（図１（ｄ））。

【００３１】更に素子領域保護多結晶Ｓｉ膜１０３の削
り残りをＣＤＥ（ケミカルドライエッチング）法で選
択的に除去し、埋め込んだＣＶＤＳｉＯ₂ 膜の安定化
の熱処理を行って埋め込み素子分離構造１０８を完成さ
せる。

【００３２】このとき、マーク用ＳｉＯ₂ １０９及びマ
ーク用基板領域１１０からなる位置決め用マーク１１１
が同時に形成されるが、この位置決めマーク１１１にお
ける残存段差１１２は約４０ｎｍと小さい。したがっ
て、このままではマーク１１１の位置を正確に検知でき
ないため、後のゲート電極形成時のマスク合わせ工程を
正確に行うことができない。

【００３３】そこで、図２に示すように、まず素子形成
部分の埋め込み素子分離構造１０８及び素子形成領域１
０６を保護するため、レジスト１１３を塗布後、リソグ
ラフィを用いて位置決めマーク１１１の部分のみレジス
ト１１３を除去し、開口１１４によりマーク近傍部分の
基板表面のみ露出させる（図２（ａ））。

【００３４】このとき、埋め込み素子分離構造１０８及
び素子形成領域１０６等からなる素子領域１１５と位置
決めマーク１１１と間は約２００μｍ程離れている。し
たがって、リソグラフィの位置合わせは高精度を必要と
しないため、合わせマーク位置が正確に検出できなくて
もこのレジスト１１３のパターニング加工は可能であ
る。マーク部分は前述のように段差約４０ｎｍ以下とほ
ぼ平坦でマーク用ＳｉＯ₂ １０９及びマーク用基板領域
１１０の双方が表面に露出している。

【００３５】次いでＮＨ₄ Ｆエッチングで位置決めマー
ク１１１におけるマーク用ＳｉＯ₂１０９を選択的に除
去して約４００ｎｍの深い段差１１６を形成する（図２
（ｂ））。このとき素子領域１１５はレジスト１１３で
保護されているため、埋め込み素子分離構造１０８部分
のＳｉＯ₂ は削れることがなく、全体，特に素子領域１
１５の平坦度は維持される。

【００３６】そして、レジスト１１３を除去すること
で、素子領域１１５の平坦度を維持しつつ、約４００ｎ
ｍの深い段差１１６からなる位置決めマーク１１１を有
する埋め込み素子分離が実現される（図２（ｃ））。

【００３７】以降、残る素子部分保護ＳｉＯ₂ 薄膜（熱
酸化膜１０２）をＮＨ₄ Ｆエッチングで除去し（図示せ
ず）、ゲート酸化膜、ゲート多結晶Ｓｉ膜を形成した後
に、ゲート電極のパターニングのためのリソグラフィを
行い、順次、半導体装置の製造工程を継続する。

【００３８】上述したように、本発明の実施の形態に係
る半導体装置の製造方法は、ＣＭＰ工程による平坦化の
後に、開口１１４を有するレジスト１１３を設け、位置
決めマーク１１１部分のみにてマーク用ＳｉＯ₂ １０９
を選択的に除去するようにしたので、素子形成部分の平
坦度を維持したままでマスク合わせマーク部分にはマー
ク検出に必要に段差１１６を形成できるため、素子形成
部分では平坦性に優れた埋め込み素子分離構造を有する
半導体装置を安定して再現性良く提供することができ
る。

【００３９】本方法による位置決めマーク１１１部分の
段差１１６が十分に大きいものであるので、マーク位置
の容易な検出が可能である。さらに、素子領域１１５と
位置決めマーク１１１は、図１で示す同一の工程により
同時に形成されたものであるので、従来技術のように、
相対的合わせズレ量の増加等の弊害が生じることもな
く、高精度な位置合わせを行うことができる。

【００４０】なお、本実施形態の半導体装置の製造方法
で作成された半導体装置は、素子領域１１５と同一工程
で作成された段差１１６の大きな位置決めマーク１１１
を有するので、上記各効果を奏することとなる。（発明の第２の実施の形態）図３は本発明の第２の実施
の形態に係る半導体装置の製造方法における埋め込み素
子分離構造形成後のマーク段差形成工程を示す図であ
り、図１及び図２と同一部分には同一符号を付して説明
を省略し、ここでは異なる部分についてのみ述べる。

【００４１】本実施形態の半導体装置の製造方法は、図
１に示す埋め込み素子分離構造の形成と、図２のマーク
段差形成工程のうち図２（ａ）に示す開口１１４作成ま
では、第１の実施形態と同様である。

【００４２】位置決めマーク１１１の段差形成には、マ
ーク用ＳｉＯ₂ １０９及びマーク用基板領域１１０の何
れか一方を選択的に除去すればよい。第１の実施形態の
場合は、マーク用ＳｉＯ₂ １０９を除去したが、本実施
形態では、図３（ｂ）に示すようにＣＤＥ法を用いて位
置決めマーク１１１のマーク用基板領域１１０のみを選
択的にエッチングする。これにより、第１の実施形態の
場合と同様な深い段差１１６ｂを形成し、その後レジス
ト１１３を除去して埋め込み素子分離が実現される（図
３（ｃ））。

【００４３】上述したように、本発明の実施の形態に係
る半導体装置の製造方法及び半導体装置は、第１の実施
形態と同様な手段を設けた他、位置決めマーク１１１部
分のみにてマーク用基板領域１１０を選択的に除去する
ようにしたので、第１の実施形態の場合と同様な効果を
得ることができる。（発明の第３の実施の形態）第１又は第２の実施形態で
は素子領域を保護し、マーク近傍のみエッチングを行う
ために１回のリソグラフィおよびマークエッチング工程
を追加した。

【００４４】しかし、例えば埋め込み素子分離の平坦化
にＣＭＰ法を用いる場合に、ＣＭＰ法の特性を利用し
て、この追加リソグラフィ，エッチング工程を省略又は
他工程と兼用して更に工程簡略化することも可能であ
る。本実施形態では、このような場合について説明す
る。

【００４５】ＣＭＰ法ではその研磨速度に強いパターン
依存性があり、例えば孤立凸部やセル端部の研磨速度が
非常に速く、セル中央や広い面積のパターン中央では研
磨速度が遅い。通常この特性を補完して半導体素子全体
を均一に研磨し平坦化するために、予め素子部分の周辺
に研磨ストッパやダミーパターンを適切に配置して形成
してからＣＭＰ平坦化を行っている（図４）。

【００４６】図４はＣＭＰ研磨を平坦化するために取ら
れる処置を例示する図である。同図（ａ）は、ＣＶＤ−
ＳｉＯ₂ 膜２０１上の素子領域２０２がない領域に多結
晶シリコンのストッパパターン２０３を設けた例であ
る。

【００４７】また、同図（ｂ）は、素子領域２０２がな
い領域にダミーパターン２０４を設け、その上からＣＶ
Ｄ−ＳｉＯ₂ 膜２０１を形成させた例である。本実施形
態では、このパターン依存性を意図的に利用して素子部
分（素子領域２０２）とマーク部分のＣＭＰによる削れ
方を変化させることにより、第１，第２の実施形態で示
した素子，マーク分離のリソグラフィ工程を省略しつつ
同様のマスク段差を形成する。

【００４８】具体的には素子領域は均一に平坦化される
が、位置合わせマーク部分のみは研磨過剰となるよう
に、ストッパパターン又はダミーパターンマスクのパタ
ーン設計の一部を変更する。これにより、位置合わせマ
ーク近傍１００〜２００μｍの領域（好ましくは１００
μｍ）のストッパ又はダミーパターンを削除できる新た
な補完パターンマスクを作成した。

【００４９】図５は本発明の第３の実施形態の半導体装
置の製造方法におけるストッパパターン又はダミーパタ
ーンを例示する図である。同図（ａ）は、位置合わせマ
ーク５０１からストッパパターン５０２の端部が２００
μｍ離れるように補完パターンマスクを設計変更した場
合のストッパパターン５０２作成後の状態を示してい
る。

【００５０】図５（ａ）において、Ｓｉ基板５０３上に
設けられた素子領域５０４及び位置合わせマーク５０１
上には、ＣＶＤ−ＳｉＯ₂ 膜５０５が形成され、素子領
域５０４同士間及び素子領域５０４〜位置合わせマーク
５０１間には、ストッパパターン５０２が設けられてい
る。

【００５１】ここで、上記したように位置合わせマーク
５０１の端部から２００μｍ以内には、ストッパパター
ン５０２は設けられず、ＣＶＤ−ＳｉＯ₂ 膜５０５が直
接露出した部分となっている。このため、位置合わせマ
ーク５０１に対応する部分は対応するストッパパターン
のない孤立凸部となっている。なお、図５（ｃ）に対応
する場合の従来のストッパパターン５０６を示す。

【００５２】また、図５（ｂ）は、位置合わせマーク５
０１からストッパパターン５０２の端部が２００μｍ離
れるように補完パターンマスクを設計変更した場合のダ
ミーパターン５０７作成後の状態を示している。

【００５３】この場合も位置合わせマーク５０１の端部
から２００μｍ以内には、ダミーパターン５０７が設け
られず、位置合わせマーク５０１に対応する部分は対応
するダミーパターンのない孤立凸部となっている。

【００５４】図５（ａ）又は図５（ｂ）のようなストッ
パパターンもしくはダミーパターンを設け、図６に示す
ようにＣＭＰ平坦化を行う。この場合、位置合わせマー
クの部分は孤立凸部となっており、素子領域が平坦化さ
れたときには、過剰研磨となる。

【００５５】図６は本実施形態の半導体装置の製造方法
を示す図である。同図（ａ）は、ＣＭＰによる研磨前の
状態を示している。Ｓｉ基板５１１内の素子領域５０４
には、素子形成領域５１２及び素子分離溝５１３が設け
られ、素子形成領域５１２上には熱酸化膜５１４および
多結晶Ｓｉ膜５１５が形成されている。一方、素子分離
溝５１３には、ＣＶＤ法で生成したＳｉＯ₂ 膜５１６が
埋め込まれ、基板全体を覆っている。

【００５６】また、位置合わせマーク５０１の部分に
は、マーク用基板領域５１７及びマーク用溝５１８が設
けられている。ここで、上記したように、図５（ａ）又
は図５（ｂ）のようなストッパパターンもしくはダミー
パターンを設けてＣＭＰ平坦化を行うと、位置合わせマ
ーク５０１の部分は孤立凸部のため過剰研磨となり、素
子領域保護層である多結晶Ｓｉ膜５１５を削り越してＳ
ｉ基板５１１が露出する（図６（ｂ））。

【００５７】この状態でＣＤＥ法により素子領域保護層
である多結晶Ｓｉ膜５１５の除去を行う。素子領域５０
４では、多結晶Ｓｉ膜５１５のみが除去され、埋め込み
素子分離構造５１８と素子形成領域５１２の表面が平坦
となって素子分離が完成する。一方、位置合わせマーク
５０１の部分では既に基板５１１のマーク用基板領域５
１６が露出しているため、多結晶Ｓｉ膜５１５の除去エ
ッチングにより同時に基板領域５１６もエッチングされ
る。これにより、マーク用基板領域５１６とマーク用Ｓ
ｉＯ₂ ５１９と間で深さ約３００ｎｍの段差５２０が形
成される（図６（ｃ））。

【００５８】このように、位置合わせマーク５０１の部
分には第１及び第２の実施形態と同様な大きな段差を形
成することができ、これ以後の工程、ゲート加工のリソ
グラフィにおいてマークの段差が安定して検出できるよ
うになる。

【００５９】上述したように、本発明の実施の形態に係
る半導体装置の製造方法は、位置合わせマーク５０１近
傍のストッパパターンあるいはダミーパターンを廃止し
たパターンとすることで、位置合わせマーク５０１付近
を過剰研磨となる研磨条件とするとともに、多結晶Ｓｉ
膜５１５の除去エッチングにより同時に位置合わせマー
ク５０１部分のマーク用基板領域５１６を除去するよう
にしたので、第２の実施形態におけるマーク保護のリソ
グラフィ工程とマーク部分の選択エッチング工程を省略
することができ、かつ自己整合的に位置合わせマーク５
０１部分には第２の実施形態と同様の大きな段差５２０
を形成することができる。また、これによって、第２の
実施形態と同様な効果をも得ることができる。

【００６０】なお、本実施形態の半導体装置の製造方法
で作成された半導体装置は、素子領域５０４と同一工程
で作成された段差５２０の大きな位置決めマーク５０１
を有するので、上記各効果を奏することとなる。また、
本発明は、上記各実施の形態に限定されるものでなく、
その要旨を逸脱しない範囲で種々に変形することが可能
である。

【００６１】

【発明の効果】以上詳記したように本発明によれば、埋
め込み素子分離構造平坦化後に合わせマーク部分の基板
領域あるいは絶縁領域の一方を選択的に除去するように
したので、埋め込み素子分離法を用いた場合であって
も、素子形成部分では必要な埋め込み素子分離構造の平
坦性を維持し、かつ安定して検出できるマーク構造も実
現可能な半導体装置の製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法における埋め込み素子分離構造の形成工程を示
す概略図。

【図２】同実施形態の埋め込み素子分離構造形成後のマ
ーク段差形成工程を示す図。

【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法における埋め込み素子分離構造形成後のマーク
段差形成工程を示す図。

【図４】ＣＭＰ研磨を平坦化するために取られる処置を
例示する図。

【図５】本発明の第３の実施形態の半導体装置の製造方
法におけるストッパパターン又はダミーパターンを例示
する図。

【図６】同実施形態の半導体装置の製造方法を示す図。

【図７】従来の位置合わせマークの作成方法を説明する
図。

【図８】従来の位置合わせマークの作成方法を説明する
図。

【図９】埋め込み素子分離法を用いた場合に従来の位置
合わせマークの作成方法を適用する様子を示す図。

【符号の説明】

１０１，５０３…Ｓｉ基板１０２，５１４…熱酸化膜１０３，５１５…多結晶Ｓｉ膜１０４，５１３…素子分離溝１０５，５１７…マーク用溝１０６，５１２…素子形成領域１０７，５１６…ＣＶＤ−ＳｉＯ₂ 膜１０８，５１８…埋め込み素子分離構造１０９，５１９…マーク用ＳｉＯ₂ １１０，５１６…マーク用基板領域１１１，５０１…位置決めマーク１１３…レジスト１１４…開口１１５，５０４…素子領域１１６，１１６ｂ，５２０…位置合わせマーク段差

Claims

【特許請求の範囲】

【請求項１】埋め込み素子分離工程で形成される埋め
込み絶縁材及びその周辺の半導体領域からなる構造であ
って、前記半導体領域あるいは前記埋め込み絶縁材の一
方を選択的に除去したものをフォトリソグラフィの位置
合わせマークとして次工程以後のマスク合わせを行うこ
とを特徴とする半導体装置の製造方法。
【請求項２】前記半導体領域あるいは前記埋め込み絶
縁材の一方を選択的な除去は、埋め込み素子分離構造形
成後に前記位置合わせマーク部分以外の領域をマスクし
て行うことを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項３】前記半導体領域を選択的に除去すること
で、前記位置合わせマークを作成する場合において、前記埋め込み素子分離工程における平坦化にＣＭＰ法を
用いるとともに、前記位置合わせマーク部分が研磨過剰
となる研磨条件にて平坦化を行うことを特徴とする請求
項１記載の半導体装置の製造方法。
【請求項４】前記研磨条件は、前記位置合わせマーク
近傍のストッパパターンあるいはダミーパターンを廃し
た条件とすることを特徴とする請求項３記載の半導体装
置の製造方法。
【請求項５】前記埋め込み絶縁材の材料として酸化珪
素を用い、前記半導体領域の材料として珪素を用いるこ
とを特徴とする請求項１乃至４のうち何れか１項記載の
半導体装置の製造方法。