JP4260396B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4260396B2
JP4260396B2 JP2001566184A JP2001566184A JP4260396B2 JP 4260396 B2 JP4260396 B2 JP 4260396B2 JP 2001566184 A JP2001566184 A JP 2001566184A JP 2001566184 A JP2001566184 A JP 2001566184A JP 4260396 B2 JP4260396 B2 JP 4260396B2
Authority
JP
Japan
Prior art keywords
region
mask
film
pattern
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001566184A
Other languages
English (en)
Inventor
鉄夫 吉村
慎二 葛谷
和雄 助川
哲夫 伊澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Application granted granted Critical
Publication of JP4260396B2 publication Critical patent/JP4260396B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Element Separation (AREA)

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は一般に半導体装置の製造に関し、特にいわゆるＳＯＩ（silicon-on-insulator）基板上への溝型素子分離（ＳＴＩ：shallow trench isolation）構造形成工程を含む半導体装置の製造方法、およびかかる方法により製造された半導体装置に関する。
【０００３】
高速動作が要求される半導体装置においては動作速度の向上を図るため、様々な技術が使われている。スケーリング則に基づいた微細化はその代表的なものであるが、その他に活性層中に形成された拡散領域の寄生容量を減少させるため、前記活性層を構成する半導体層の下に埋め込み絶縁層を形成した、いわゆるＳＯＩ構造を有する半導体基板の使用が提案されている。
【０００４】
ところでこのような非常に微細化された高速半導体装置では様々な層をパターニングする際に様々なアラインメントマークが使われる。そのうちでも特に半導体装置の動作速度に決定的な影響を与えるゲート電極のパターニングは、ゲート長が０．２５μｍを割り込むいわゆるサブクォーターミクロン半導体装置においては超高分解能露光装置、例えば電子ビーム露光装置を使っておこなわれている。他の層のパターニングはスループットの大きい光露光装置で行われるため、かかる先端的な超微細化半導体装置では、ゲート電極のパターニングの際に、形成されるゲート電極パターンを精度よく位置合わせするために、あらかじめ電子ビーム露光装置で検出可能なアラインメントマークを形成しておくことが要求される。
【従来の技術】
【０００５】
図１Ａ〜図１Ｉは、従来の超微細化半導体装置の製造工程中におけるゲートアラインメントマークの形成工程を示す。
【０００６】
図１Ａを参照するに、前記超微細化半導体装置はＳｉ等よりなる支持基板１１Ａ上に典型的には厚さが４００ｎｍのＳｉＯ2 埋め込み絶縁層１１Ｂおよび典型的には厚さが５００ｎｍの単結晶Ｓｉ活性層１１Ｃが順次形成されたＳＯＩ基板１０上に形成され、前記ゲートアラインメントマークの形成は、ＳＴＩ（shallow trench isolation）構造の素子分離構造の形成と同時におこなわれる。
【０００７】
より具体的には、図１Ａの工程では前記ＳＯＩ基板１０上に、前記ＳＴＩ素子分離構造が形成される素子配列領域１０Ａと、前記ゲートアラインメントマークが形成されるアラインメントマーク形成領域１０Ｂとが画成される。前記素子配列領域１０Ａとアラインメントマーク領域１０Ｂとは、厚さが約１０ｎｍのＳｉＯ2 膜１２および厚さが約１１０ｎｍのＳｉＮ膜１３により覆われている。前記ＳｉＯ2 膜１２は例えば９００°Ｃでの塩酸酸化により、また前記ＳｉＮ膜１３はＣＶＤ法により形成される。
【０００８】
次に図１Ｂの工程において図１Ａの構造上に図１Ｃに示すレジストパターン１４を形成し、前記レジストパターン１４をマスクに前記ＳｉＮ膜１３およびその下のＳｉＯ2 膜１２をパターニングすることにより、前記Ｓｉ活性層１１Ｃ上に図１Ｃに示すＳｉＯ2 パターン１２ＡおよびＳｉＮパターン１３Ａを形成する。図１Ｂおよび図１Ｃを参照するに、前記ＳｉＮパターン１３Ａは前記素子配列領域１０Ａにおいては前記半導体装置の素子領域を覆うパターン１３ａを含み、一方前記アラインメントマーク形成領域１０Ｂにおいては形成したいアラインメントマークに対応したマスク開口部１３ｂ，１３ｃを含む。前記マスク開口部１３ｂ，１３ｃは、前記レジストパターン１４中のレジスト開口部１４Ａ，１４Ｂに対応して形成される。
【０００９】
そこで図１Ｄの工程において前記ＳｉＮパターン１３Ａをハードマスクに前記Ｓｉ活性層１１Ｃをドライエッチングしてパターニングすることにより、前記素子配列領域１０Ａに対応して素子分離溝１１ａが前記活性層１１Ｃ中に形成される。同時に、前記アラインメントマーク形成領域１０Ｂにおいてはアラインメントマーク１１ｂが前記活性層１１Ｃ中に、溝部の形で形成される。前記素子分離溝１１ａおよびアラインメントマーク１１ｂを形成する際に、前記ドライエッチング工程は前記ＳｉＯ2 埋め込み絶縁層１１Ｂが露出するまで実行される。前記パターニング工程の結果、前記素子配列領域１０Ａ中においては前記素子分離溝１１ａとこれに隣接する素子分離溝１１ａとの間に、Ｓｉよりなる素子領域１１ｃが形成される。一方、前記アラインメントマーク形成領域１０Ｂにおいては、前記相互に隣接する一対の溝部１１ｂの間には、Ｓｉ領域１１ｄが形成される。前記Ｓｉ領域１１ｄは、前記溝部１１ｂと共に、前記アラインメントマークを形成する。
【００１０】
次に図１Ｅの工程において図１Ｄの構造上にＳｉＯ2 膜１５をＣＶＤ法により約７００ｎｍの厚さに、前記素子領域１１ｃあるいはＳｉ領域１１ｄが覆われるように堆積し、さらに図１Ｆの工程で前記ＳｉＯ2 膜１５に対して前記ＳｉＮパターン１３Ａを研磨ストッパとしたＣＭＰ法による研磨を行い、さらに図１Ｇの工程において前記ＳｉＮパターン１３Ａおよびその下のＳｉＯ2 パターン１２Ａがそれぞれ熱リン酸およびＨＦエッチャントにより除去される。図１Ｅの工程において、前記ＳｉＯ2 膜１５は前記溝部１１ａ，１１ｂを充填し、その結果図１Ｇの工程においては前記素子配列領域１０Ａにおいて前記素子分離溝１１ａに対応して素子分離絶縁膜パターン１５Ａが形成される。その際、隣接する前記一対の素子分離絶縁膜パターン１５Ａの間には、素子領域１１ｃが形成されている。また前記アラインメントマーク形成領域１０ＢにおいてはＳｉＯ2 パターン１５Ｂが前記溝部１１ｂに対応して、前記Ｓｉパターン１１ｄを側方から挟持するように形成される。
【００１１】
さらに図１Ｈの工程において図１Ｉに示す前記アラインメントマーク形成領域１０Ｂを露出するレジストパターン１６を、前記レジストパターン１６が前記図１Ｇの構造を覆うように形成し、前記レジストパターン１６をマスクに前記アラインメントマーク形成領域１０Ｂにおいて前記ＳｉＯ2 パターン１５Ｂを例えばＣＨＦ3 ／ＣＦ4 混合ガスをエッチングガスとしたドライエッチングにより除去する。前記レジストパターン１６を除去することにより、前記素子配列領域１０Ａには素子領域１１ｃを素子分離領域１５Ａで分離した構造が、また前記アラインメントマーク形成領域１０Ｂには、前記Ｓｉパターン１１ｄと、これに隣接して前記ＳｉＯ2 パターン１５Ｂに対応して形成される溝部１１ｅとよりなり、先に図１Ｃで説明した平面形状を有するアラインメントマークが形成される。ただし、図１Ｈは図１Ｉの、線ｘ−ｘ’に沿った断面図になっている。
【００１２】
かかる従来の構成の半導体装置では、先にも説明したように前記素子配列領域１０Ａ中において前記素子領域１１ｃ上にゲート電極パターンを電子ビーム露光法をはじめとする超高分解能露光法を使って形成するが、その際に前記アラインメントマーク形成領域１０Ｂ中のＳｉパターン１１ｄがアラインメントマークとして使われ、前記Ｓｉパターン１１ｄに伴う段差を検出することにより、露光装置のアラインメントが達成される。前記従来の構成では、前記アラインメントマークの形成と前記素子分離領域の形成とは同時に、同一のマスクを使って形成されるため、ゲート電極を高い精度で形成することができる。
【００１３】
一方、超高分解能露光装置において前記アラインメントマークを検出するには、前記Ｓｉパターン１１ｄは十分な段差を形成することが要求される。例えば電子ビーム露光装置を使う場合、少なくとも５００ｎｍの段差を形成することが必要である。このため、従来は前記Ｓｉ層１１Ｃの厚さを先に説明したように約７００ｎｍの値に設定していた。
【発明が解決しようとする課題】
【００１４】
一方、かかる従来の構成の半導体装置において微細化をさらに進めると、図１Ｂの工程におけるレジストパターン１４中の開口部のピッチが特に素子配列領域１０Ａにおいて狭くなり、その結果図１ＣにおけるＳｉＮパターン１３ａ、従って図１ＤにおけるＳｉ素子領域１１ｃの間隔が狭くなる。しかし、このような微細化された構造では、前記アラインメントマーク形成領域１０Ｂにおいて前記Ｓｉパターン１１ｄについて５００ｎｍ程度の段差を確保しようとすると前記Ｓｉ素子領域１１ｃの間に介在する素子分離溝１１ａのアスペクト比が必然的に大きくなってしまい、図１Ｅの工程において、堆積されたＣＶＤ層１５がかかる溝１１ａを完全に充填できず、内部にボイドを形成する場合が生じる。このようなボイドは表面に様々な準位を形成することがあり、その結果、かかる素子分離構造では、特にさらに微細化を行った場合に所望の素子分離作用が得られない場合が生じる。例えば図１Ｄの構造において素子分離溝１１ａの幅が０．５μｍである場合には前記溝１１ａのアスペクト比は１であるのに対し、前記溝１１ａの幅を０．２μｍまで縮小すると、溝１１ａのアスペクト比は２．５まで増加してしまう。
【００１５】
この問題を解決するためには前記Ｓｉ活性層１１Ｃの厚さをより薄くする必要があるが、その場合には前記アラインメントマークを構成するＳｉパターン１１ｄの段差も対応して小さくなってしまい、その結果電子ビーム露光装置中に前記基板を装着した場合に必要なアラインメントを達成することが出来なくなる。
【００１６】
このような事情を考慮して、前記Ｓｉ活性層１１Ｃの厚さを減少させると共に、前記素子配列領域１０Ａにおいて前記素子分離溝１１ａを形成する際に、前記アラインメントマーク形成領域１０Ｂにおいて前記溝部１１ｂを形成する際に使われるマスクとは別のマスクを使い、前記素子分離溝１１ａと前記溝部１１ｂとをこれら異なったマスクにより別々に、しかも前記溝部１１ｂが十分な深さを有するように例えば前記ＳｉＯ2 層１１Ｂにまで達するように形成することも考えられよう。しかし、このように素子分離溝１１ａとアラインメントマークを形成する溝部１１ｂとを別々のマスクで形成しようとすると、これら異なったマスクどうしを位置合わせする必要が生じ、前記素子領域１１ａ上にゲート電極パターンを形成する際の位置合わせ精度が必然的に低下してしまう。
【００１７】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供する。
【００１８】
本発明のより具体的な課題は、ＳＯＩ基板を有する半導体装置の製造において、前記ＳＯＩ基板上に素子分離領域とアラインメントマークとを、同一のマスクにより、前記アラインメントマークが十分な段差を有するように形成できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明のその他の課題は、
支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とよりなるＳＯＩ基板と、
前記複合半導体基板の第１の領域において前記埋め込み絶縁層を露出するように形成された素子分離溝と、
前記素子分離溝を充填する素子分離絶縁膜と、
前記ＳＯＩ基板の第２の領域において少なくとも前記支持基板に到達するように形成され、アラインメントマークを構成するアラインメント溝とを有することを特徴とする半導体装置を提供することにある。
【００２０】
本発明のその他の特徴は、
支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に 形成された半導体層とよりなるＳＯＩ基板の第１の領域において前記支持基板が露出するように、第１のマスクパターンを使い、前記半導体層および前記埋め込み絶縁層をパターニングして溝を形成する工程と、
前記支持基板上に、前記第１の領域の前記溝内において、アラインメントマークに対応した第１の開口部を有し、第２の領域において素子分離溝に対応した第２の開口部を有する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクに前記半導体層および前記支持基板を同時にパターニングし、前記第１の領域において前記アラインメントマークを前記支持基板中に侵入する溝の形で、また前記第２の領域において前記素子分離溝を前記埋め込み絶縁層を露出する溝の形で形成する工程とよりなることを特徴とする半導体装置の製造方法を提供することにある。
【００２１】
本発明のその他の特徴は、
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とよりなるＳＯＩ基板上に、前記半導体層を覆うように、アラインメントマークパターンに対応した第１のマスク開口部を第１の領域において有し、素子分離溝に対応した第２のマスク開口部を第２の領域において有する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをマスクに前記半導体層をパターニングし、前記第２の領域において前記第２のマスク開口部に対応して前記素子分離溝を、また前記第１の領域において前記第１のマスク開口部に対応した開口部を形成する工程と、
次いで前記第２の領域を覆い前記第１の領域を露出する開口部を有する第２のマスクパターンを形成する工程と、
前記第１および第２のマスクパターンをマスクとして使い、前記第１の領域中に前記第１のマスク開口部に対応して、前記支持基板に到達する溝を、前記アラインメントマークパターンとして形成する工程とを含むことを特徴とする半導体装置の製造方法を提供することにある。
【００２２】
本発明のその他の特徴は、
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とよりなるＳＯＩ基板上に、前記半導体層を覆うように、アラインメントマークパターンに対応した第１のマスク開口部を第１の領域において有し、素子分離溝に対応した第２のマスク開口部を第２の領域において有する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをマスクに前記半導体層をパターニングし、前記第２の領域において前記第２のマスク開口部に対応して前記素子分離溝を、また前記第１の領域において前記第１のマスク開口部に対応した開口部を形成する工程と、
前記素子分離溝および前記第１のマスク開口部に対応した開口部を、絶縁膜により充填し、前記絶縁膜よりなる第２のマスクパターンを自己整合的に形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記第１のマスクパターンを除去する工程の後、前記ＳＯＩ基板上に前記第２の領域を覆い前記第１の領域を露出する第３のマスクパターンを形成する工程と、
前記第２および第３のマスクパターンをマスクとして使い、前記第１の領域中に前記第１のマスク開口部に対応して、前記支持基板に到達する溝を、前記アラインメントマークパターンとして形成する工程とを含むことを特徴とする半導体装置の製造方法を提供することにある。
【発明の効果】
【００２３】
本発明によれば、前記複合半導体基板中の半導体層の厚さを減少させることにより、前記半導体装置を微細化した場合でも素子分離溝のアスペクト比が小さく維持され、前記素子分離溝を素子分離絶縁膜により、欠陥を生じることなく充填することができる。その際、本発明によれば、前記素子分離溝を形成するマスクと前記アラインメントマークを形成するマスクとを同一のマスクにより構成でき、しかも前記アラインメントマークを、前記支持基板中にまで到達する溝部の形で形成することにより、アラインメントマークに十分な深さを確保することができる。その際、前記素子分離溝を形成するマスクと前記アラインメントマークを形成するマスクとは本発明では同一であるため、前記素子分離領域形成領域中の素子領域と、前記アラインメントマークとの間には理想的な位置整合が成立する。
【００２４】
本発明のその他の特徴および利点は以下図面を参照して行う本発明の好ましい実施例についての説明より明らかとなろう。
【発明の実施の形態】
【００２５】
［原理］
最初に本発明の第１の実施態様について、その原理を図２Ａ〜図２Ｄを参照しながら説明する。ただし、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２６】
図２Ａ，２Ｂを最初に参照するに、先に説明した図１Ａと同様な構造上には図１Ｉで説明したレジストパターン１６が形成され、前記レジストパターン１６をマスクに前記ＳｉＯ2 膜１２をパターニングし、ＳｉＯ2 パターン１２Ａを形成する。ただし、図２Ａ，２Ｂの構造では、記活性層１１Ｃの厚さは素子の微細化に対応して１００から１５０ｎｍ程度と、従来よりも薄く設定されている。一方前記ＳｉＯ2 埋め込み絶縁層１１Ｂは約４００ｎｍの厚さを有する。図２Ａ，２Ｂの段階では、前記ＳｉＯ2 膜１２上に前記ＳｉＮ膜１３は形成されていない。図２Ｂは図２Ａ中線ｘ−ｘ’に沿った断面図である。
【００２７】
図２Ａ，２Ｂの工程において、前記レジストパターン１６は前記アラインメントマーク形成領域１０Ｂに対応するレジスト開口部１６Ａにおいて前記ＳｉＯ2 膜１２を露出しており、前記レジストパターン１６をマスクに前記ＳｉＯ2 膜１２、その下のＳｉ活性層１１Ｃ、さらにその下のＳｉＯ2 埋め込み絶縁層１１Ｂを順次パターニングすることにより、図２Ｂに示すように前記アラインメントマーク形成領域１０Ｂにおいて前記Ｓｉ支持基板１１Ａが露出した構造が得られる。
【００２８】
次に図２Ｃ，２Ｄの工程において、図１Ａ，１Ｂの構造から前記レジストパターン１６を除去し、さらにこのようにして得られた構造上に前記ＳｉＮ膜１３を一様に堆積し、これを先に図１Ｂで説明したレジストパターン１４（図２Ｃ，２Ｄには図示せず）によりパターニングし、ＳｉＮパターン１３Ａを形成する。先にも説明したように、前記ＳｉＮパターン１３Ａは、前記素子配列領域１０Ａ中にマスクパターン１３ａを、また前記アラインメントマーク形成領域１０Ｂ中にマスク開口部１３ｂ，１３ｃを含む。
【００２９】
さらに図２Ｃ，２Ｄの工程においては、前記ＳｉＮパターン１３Ａをいわゆるハードマスクとして使い、前記素子配列領域１０Ａにおいては前記Ｓｉ活性層１１Ｃを、また前記アラインメントマーク形成領域１０Ｂにおいては露出されている前記Ｓｉ支持基板１１Ａを同時にドライエッチング法によりパターニングすることにより、前記領域１０Ａ中に、素子分離溝１１ａにより隔てられたＳｉ素子領域１１ｃを、また前記アラインメントマーク形成領域１０Ｂ中に前記アラインメントマークを形成する溝部１１ｂを形成する。
【００３０】
図２Ｄの断面図よりわかるように、このようにして形成された溝部１１ｂは前記支持基板１１Ａ中に深く侵入し、その結果前記溝部１１ｂおよびＳｉ領域１１ｄより形成されるアラインメントマーク中には、５００ｎｍを超える、電子ビーム露光装置で検出可能な段差が形成される。その際、前記素子領域１１ｃを画成する溝部１１ａおよび前記アラインメントマークを画成する溝部１１ｂは同一のマスクパターンにより形成されるため、ゲート電極は前記素子領域１１ｃに対して理想的な位置整合をもって形成される。
【００３１】
図３Ａ〜図３Ｄは、本発明の第２の実施態様について、その原理を説明する図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３２】
図３Ａ，３Ｂを参照するに、先に説明した図１Ａと同様な構造上には図１Ｂで説明したのと同様なレジストパターン１４が形成され、前記レジストパターン１４をマスクに前記ＳｉＮ膜１３およびその下の前記ＳｉＯ2 膜１２がパターニングされ、その結果ＳｉＮパターン１３ＡおよびＳｉＯ2 パターン１２Ａが形成される。前記素子配列領域１０ＡにおいてはＳｉＮパターン１３Ａを構成するパターン１３ａの間において、また前記アラインメントマーク形成領域１０Ｂにおいては、レジスト開口部１４Ａ，１４Ｂにそれぞれ対応して前記ＳｉＮパターン１３Ａ中に形成される開口部１３ｂ，１３ｃにおいて、前記活性層１１Ｃが露出される。ただし、図３Ａ，３Ｂの構造では、前記活性層１１Ｃの厚さは素子の微細化に対応して、図２Ａ，２Ｂの場合と同様に１００から１５０ｎｍ程度と、従来よりも薄く設定されている。一方、前記ＳｉＯ2 埋め込み絶縁層１１Ｂは約４００ｎｍの厚さを有する。図３Ｂは図３中線ｘ−ｘ’に沿った断面図である。
【００３３】
次に図３Ｃ，図３Ｄの工程において前記レジストパターン１４をマスクに前記活性層１１Ｃをパターニングし、前記素子配列領域１０Ａにおいて前記素子領域１１ｃを、前記ＳｉＮパターン１３ＡおよびＳｉＯ2 パターン１２Ａにより覆われた状態で形成する。同時に前記アラインメントマーク形成領域１０Ｂにおいて、前記レジスト開口部、従ってＳｉＮパターン１３Ａ中の開口部１３ｂ，１３ｃに対応して前記活性層１１Ｃがパターニングされ、前記ＳｉＯ2 埋め込み絶縁層１１Ｂが露出される。
【００３４】
さらに図３Ｃ，３Ｄの工程では前記レジストパターン１４を除去し、このようにしてパターニングされた構造上に、先に図１Ｉで説明したレジストパターン１６を形成する。さらに前記レジストパターン１６中に形成された前記アラインメントマーク形成領域１０Ｂを露出するレジスト開口部１６Ａにおいて、前記露出されているＳｉＯ2 埋め込み絶縁層１１Ｂおよびその下のＳｉ支持基板１１Ａを、前記ＳｉＮパターン１３Ａをハードマスクにドライエッチング法によりパターニングし、前記ＳｉＮ膜開口部１３ｂ，１３ｃに対応して溝部１１ｂを、アラインメントマークとして形成する。前記アラインメントマークは、前記ＳｉＯ2 埋め込み絶縁層１１Ｂが４００ｎｍの厚さを有し、前記Ｓｉ活性層１１Ｃが１００ｎｍの厚さを有することから、少なくとも５００ｎｍの、電子ビーム露光におけるアラインメントマークに対する要求を十分に満足する段差を有する。本実施態様によるアラインメントマークでは、段差の値が先の実施態様のものよりも、前記ＳｉＯ2 埋め込み絶縁層１１ＢおよびＳｉ活性層１１Ｃの分だけ大きくなる。 本実施態様においても、前記素子領域１１ｃとアラインメントマーク中の溝部１１ｂとは同一のマスクにより形成されるため、ゲート電極は素子領域１１ｃに対して理想的な位置整合をもって形成される。
【００３５】
次に本発明の第３の実施態様について、その原理を図４Ａ〜４Ｄを参照しながら説明する。ただし図中先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３６】
図４Ａ，４Ｂを参照するに、先の図２Ａ，２Ｂの実施態様と同様な、Ｓｉ支持基板１１Ａ上に厚さが約４００ｎｍのＳｉＯ2 埋め込み絶縁層１１Ｂと厚さが約１００ｎｍのＳｉ活性層１１Ｃとを順次形成したＳＯＩ基板１０において、前記Ｓｉ活性層１１Ｃを、図示を省略したが図１Ｂのレジストパターン１４を使ったパターニング工程によりパターニングすることにより、素子配列領域１０Ａ中に素子領域１１ｃが、相互に素子分離溝により隔てられて形成される。図４Ａ、４Ｂの工程では、さらに前記素子分離溝がＳｉＯ2 素子分離膜パターン１５Ａにより充填されている。また、前記アラインメントマーク形成領域１０Ｂにおいては、前記レジストパターン１４中のレジスト開口部１４Ａ，１４Ｂに対応して、ＳｉＯ2 パターン１５Ｂが形成され、さらに前記ＳｉＯ2 パターン１５Ｂと１５Ｂの間に、前記Ｓｉ活性層１１Ｃのパターニングの結果形成されたＳｉパターン１１ｃ’が形成されている。前記Ｓｉパターン１１ｃ’は、前記ＳｉＮ開口部１３ｂあるいは１３ｃに対応した形状を有する。
【００３７】
次に図４Ｃの工程において、前記図１Ｈのレジストパターン１６を図４Ａ，４Ｂの構造上に形成し、さらに前記レジスト開口部１６Ａにおいて前記ＳｉＯ2 パターン１５Ｂおよびその下のＳｉＯ2 埋め込み絶縁層１１Ｂを、前記Ｓｉパターン１１ｃ’をマスクにドライエッチングにより除去し、前記絶縁層１１Ｂ中に、前記支持基板１１Ａにまで侵入する溝部１１ｂを、アラインメントマークとして形成する。
【００３８】
かかる構成においても、前記溝部１１ｂを電子ビーム露光装置においてアラインメントが可能な５００μｍを超える深さに容易に形成することが可能になる。 本実施態様においても、前記溝部１１ｂを形成する際に使われるマスクパターン１１ｃ’は、図４Ａ，４Ｂの段階において前記素子領域１１ｃと同時に形成されているため、ゲート電極は前記素子領域１１ｃに対して理想的な位置整合をもって形成される。
【００３９】
［第１実施例］
次に、本発明の第１実施例による半導体装置の製造方法を、図５Ａ〜図５Ｋを参照しながら説明する。ただし図５Ａは図５Ｂ中、線ｘ−ｘ’に沿った断面図、図５Ｃは図５Ｄ中、線ｘ−ｘ’に沿った断面図である。
【００４０】
図５Ａを参照するに、例えばＳＩＭＯＸ法により形成されたＳＯＩ基板２０はＳｉ支持基板２１Ａと、前記支持基板２１Ａ上に形成された厚さが約４００ｎｍのＳｉＯ2 埋め込み絶縁層２１Ｂと、前記ＳｉＯ2 埋め込み絶縁層２１Ｂ上に形成された単結晶Ｓｉよりなり厚さが約１５０ｎｍの活性層２１Ｃとよりなり、素子領域および素子分離領域が形成される素子配列領域２０Ａと、アラインメントマークが形成されるアラインメントマーク形成領域２０Ｂとが形成されている。また前記活性層２１Ｃ上には９００°Ｃにおける塩酸酸化により、厚さが約１０ｎｍのＳｉＯ2 膜２２が形成されている。
【００４１】
図５Ａの工程においては、さらに前記ＳＯＩ基板２０上に、前記アラインメントマーク形成領域２０Ｂに対応して開口部２４Ａを形成されたレジストパターン２４が形成されており、前記レジストパターン２４をマスクに前記レジスト開口部２４Ａにおいて前記ＳｉＯ2 膜２２、前記Ｓｉ活性層２１Ｃ、およびその下のＳｉＯ2 埋め込み絶縁層２１Ｂをドライエッチング工程により順次除去することにより、図５Ａに示すような前記Ｓｉ支持基板２１Ａが露出された構造を形成する。その際、前記ＳｉＯ2 膜２２およびＳｉＯ2 埋め込み絶縁層２１Ｂのドライエッチングは、ＣＨＦ3 ／ＣＦ4 の混合ガスをエッチングガスとして使い、ＣＨＦ3 とＣＦ4 をそれぞれ２０ｍｌ／ｍｉｎおよび３３ｍｌ／ｍｉｎの流量で供給することにより実行すればよい。一方前記Ｓｉ活性層２１Ｃのドライエッチングは、エッチングガスとしてＣｌ2 系を使い、Ｃｌ2 ガスを１５６ｓｃｃｍの流量で供給することにより実行すればよい。
【００４２】
次に図５Ｃ，５Ｄの工程において前記レジストパターン２４を除去し、さらにＳｉＮ膜２３が前記素子配列領域２０Ａにおいては前記ＳｉＯ2 層２２を、また前記アラインメントマーク形成領域２０Ｂにおいては前記露出された支持基板２１Ａを連続して覆うように堆積される。さらに図５Ｃ，５Ｄの工程では、前記ＳｉＮ膜２３上に、前記素子配列領域２０Ａにおいては素子分離領域に対応したレジスト開口部２５Ａを有し、さらに前記アラインメントマーク形成領域２０Ｂにおいては形成したいアラインメントマークに対応したレジスト開口部２５Ｂ，２５Ｃを有するレジストパターン２５が形成され、さらに前記レジストパターン２５をマスクに前記ＳｉＮ膜２３およびその下のＳｉＯ2 膜２２をパターニングすることにより、前記素子配列領域２０ＡにおいてはＳｉＮパターン２３Ａが、また前記アラインメントマーク形成領域２０Ｂにおいては前記支持基板２１Ａを露出するＳｉＮ開口部２３Ｂ，２３Ｃが形成される。かかるパターニングの結果、前記素子配列領域２０Ａでは前記ＳｉＮパターニング２３Ａが形成されている部分を除き、前記活性層２１Ｃが露出される。
【００４３】
次に図５Ｅの工程において前記レジストパターン２５を除去し、前記素子配列領域２０Ａにおいては前記ＳｉＮパターン２３Ａをマスクに、また前記アラインメントマーク形成領域２０Ｂにおいては前記ＳｉＮ開口部２３Ｂ，２３Ｃを形成された前記ＳｉＮ膜２３をマスクに、露出された前記Ｓｉ活性層２１Ｃあるいは支持基板２１ＡをＣｌ2 系をエッチングガスとしたドライエッチング法によりパターニングする。したがって、前記素子配列領域２０Ａにおいては素子領域２１ａを、素子分離溝２１ｂにより相互に分離された状態で、また前記アラインメントマーク形成領域２０Ｂにおいてはアラインメントマークを形成する溝部２１ｃおよび２１ｄを、前記開口部２３Ｂ，２３Ｃに対応した形状で形成できる。その際、前記素子分離溝２１ｂを形成するドライエッチグは前記ＳｉＯ2 埋め込み絶縁層２１Ｂが露出した時点で自発的に停止するが、前記溝部２１ｃ，２１ｄはこのようなエッチングストッパ層が存在しないため、前記支持基板２１Ａ中に深く侵入し、５００μｍを超える段差が形成される。
【００４４】
次に、図５Ｆの工程において図５Ｅの構造上にＳｉＯ2 膜２６をＣＶＤ法により約５００ｎｍの厚さに堆積し、さらにこのようにして堆積されたＳｉＯ2 膜２６を、前記ＳｉＮ層２３が露出するまでＣＭＰ法により研磨・除去することにより、図５Ｇに示すように、前記素子分離溝２１ｂがＳｉＯ2 素子分離層２６Ａにより充填された構造が得られる。ただし図５Ｇの状態では、前記アラインメントマークとなる溝部２１ｃおよび２１ｄも、前記ＳｉＯ2 膜２６に起因するＳｉＯ2 パターン２６Ｂ，２６Ｃにより部分的に充填されている。
【００４５】
そこで図５Ｈの工程において図５Ｇの構造を熱リン酸溶液中において処理することにより前記ＳｉＮパターン２３ＡおよびＳｉＮ層２３を除去し、さらにＨＦ水溶液中において等方性エッチングを行うことにより、前記ＳｉＮ膜２３Ａの下のＳｉＯ2 パターンを除去する。この工程において、前記アラインメントマーク形成領域２０Ｂ中においてもＳｉＯ2 パターン２６Ｂ，２６Ｃのエッチングが、約１０ｎｍ程度生じる。
【００４６】
さらに前記図５Ｈの構造上に前記図５Ａの工程で使ったレジストパターン２４と実質的に同一の、前記アラインメントマーク形成領域２０Ｂを露出するレジスト開口部２７Ａを有するレジストパターン２７を形成し、前記開口部２７Ａにおいて前記ＳｉＯ2 パターン２６Ｂ，２６Ｃをドライエッチングにより除去することにより、図５Ｉに示すように溝部２１ｃおよび２１ｄが露出した構造が得られる。ただし、図５Ｉの構造では、前記溝部２１ｃあるいは２１ｄの側壁部に前記ＳｉＯ2 パターン２６Ｂあるいは２６Ｃに由来する側壁絶縁が残留している。図５Ｉの構造では、前記側壁絶縁膜で覆われている部分を除き、前記溝部２１ｃおよび２１ｄが、アラインメントマークとして露出されている。
【００４７】
さらに図５Ｊの工程において、図５Ｉの構造中、Ｓｉ素子領域２１ａの表面にＨＣｌ雰囲気中における酸化により厚さが数ｎｍ以下、例えば３．５ｎｍの薄いＳｉＯ2 膜２８を成長させ、さらにその上にポリシリコン層２９を約１８０ｎｍの厚さに、ＣＶＤ法により形成する。図５Ｊの工程では、前記ＨＣｌ雰囲気中での酸化の結果、前記アラインメントマーク形成領域２０Ｂにおいても前記ＳｉＯ2 膜２８に対応する薄いＳｉＯ2 膜が形成されるが、これは簡単のため図示を省略してある。
【００４８】
次に図５Ｋの工程において図５Ｊの構造のうち、前記素子配列領域２０Ａにレジスト膜を形成し、これを電子ビーム露光装置中に装着する。さらに図５Ｌに示すように前記アラインメントマーク形成領域２０Ｂからの反射電子強度を測定することにより前記アラインメントマーク２１ｃ，２１ｄの段差に対応する信号を検出し、これを基準に前記レジスト膜を形成したいゲート電極パターンに従って露光する。
【００４９】
露光されたレジスト膜を現像することにより、図５Ｋに示すように、前記Ｓｉ素子領域２１ａ上にゲート電極パターンに対応したレジストパターン３０が形成され、前記レジストパターン３０をマスクに前記ポリシリコン層２９をＣｌ2 ／Ｏ2 混合ガスをエッチングガスとしたドライエッチング法によりパターニングすることにより、前記レジストパターン３０に対応してゲート電極パターン２９Ａが形成される。図５Ｋの工程では、実際には前記ポリシリコン層２９のパターニングの結果、前記アラインメントマーク形成領域２０Ｂにおいては前記ポリシリコン層２９が除去されているが、図５Ｌに示すアラインメントマークの検出工程を示すために、便宜上前記ポリシリコン層２９の図示を残してある。
【００５０】
本実施例では、図５Ｅの工程におけるドライエッチング時間を増大することにより、前記溝２１ｃ，２１ｄを任意の深さまで形成することができる。このようにエッチング時間を増大させても、素子配列領域２０ＡにおいてはＳｉ層とＳｉＯ2 層との間でのエッチングの選択性の結果、前記ＳｉＯ2 埋め込み絶縁層中に溝２１ｂが侵入することはない。従って、図５Ｅの工程において前記溝２１ｃ，２１ｄを容易に５００ｎｍ以上の深さに形成でき、図５Ｋの工程において図５Ｌに示すような明確な段差検出信号を、電子ビーム露光装置を使って得ることができる。本実施例では、前記溝部２１ｃ，２１ｄと素子分離溝２１ｂとが同一のマスクにより同時に形成されるため、ゲート電極が素子領域２１ａ上に、理想的な位置整合をもって形成される。
【００５１】
［第２実施例］
次に、本発明の第２実施例による半導体装置の製造方法を、図６Ａ〜図６Ｌを参照しながら説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５２】
最初に図６Ａ，６Ｂを参照するに、本実施例では先に図５Ａで説明したＳＯＩ基板２０上にＳｉＮ膜２３がＣＶＤ法等により、前記ＳｉＯ2 膜２２を覆うように堆積され、さらに前記ＳｉＮ膜２３上に先に図５Ｃで説明したレジストパターン２５が形成される。さらに前記ＳｉＮ膜２３およびその下の前記ＳｉＯ2 膜２２を前記レジストパターン２５をマスクとしてパターニングすることにより、前記素子配列領域２０Ａ中にＳｉＮパターン２３Ａが、またアラインメントマーク形成領域２０Ｂ中において前記ＳｉＮ層２３中に前記レジスト開口部２５Ｂ，２５Ｃにそれぞれ対応した開口部２３Ｂ，２３Ｃが形成される。ただし図６Ａは図６Ｂ中、線ｘ−ｘ’に沿った断面図である。
【００５３】
図６Ａ，６Ｂの状態では、前記素子配列領域２０Ａにおいては前記Ｓｉ活性層２１Ｃが、前記ＳｉＮパターン２３Ａの形成されている部分を除き露出されており、また前記アラインメントマーク形成領域２０Ｂでは前記開口部２３Ｂ，２３Ｃにおいて前記Ｓｉ活性層２１Ｃが露出されている。
【００５４】
そこで、図６Ｃの工程において前記レジストパターン２５を除去し、前記ＳｉＮ層２３をマスクに前記Ｓｉ活性層２１Ｃをその下のＳｉＯ2 埋め込み絶縁層２１Ｂに対して選択的にドライエッチングすることにより、前記素子配列領域２０Ａ中には多数の素子領域２１ａが、前記ＳｉＮパターン２３Ａに対応して、相互に素子分離溝２１ｃにより隔てられて形成される。一方、前記アラインメントマーク形成領域２０Ｂ中には、前記ＳｉＮ開口部２５Ｂ，２５Ｃにそれぞれ対応して前記埋め込み絶縁層２１Ｂを露出する開口部２１ｃ，２１ｄが形成される。
【００５５】
図６Ｃの段階では、前記素子領域２１ａの高さと前記開口部２１ｃ，２１ｄの深さは等しい。
【００５６】
次に図６Ｄ，６Ｅの工程において図６Ｃの構造上に、先に図５Ｉの工程で使われたアラインメントマーク形成領域２０Ｂに対応してレジスト開口部２７Ａを有するレジストパターン２７を形成し、さらに前記レジストパターン２７をマスクに、前記アラインメントマーク形成領域２０Ｂ中において前記ＳｉＯ2 埋め込み絶縁層２１Ｂを、前記ＳｉＮ開口部２３Ｂ、２３Ｃにより露出されている部分において、その下の支持基板２１Ａが露出するまで、ＳｉＯ2 膜に対するエッチングレシピにより、例えばＣＨＦ3 ／ＣＦ4 混合ガスをエッチングガスとして使いながらドライエッチングする。さらにエッチングレシピをＳｉ膜に対するものに変更し、例えばＣｌ2 系をエッチングガスとして露出されたＳｉ支持基板２１Ａをドライエッチングすることにより、前記開口部２１ｃ，２１ｄはさらに下方に延在し、前記支持基板２１Ａに到達し、さらに支持基板２１Ａ中に侵入する溝を形成する。図６Ｄ，６Ｅにおいて、図６Ｄは、図６Ｅ中、線ｘ−ｘ’に沿った断面図になっている。
【００５７】
当然ながら、かかる溝２１ｃおよび２１ｄは前記素子領域２１ａの高さをはるかに超える深さを有し、前記活性層２１Ｃが１００ｎｍ、前記埋め込みＳｉＯ2 層２１Ｂが４００ｎｍの厚さを有する場合、電子ビーム露光装置のアラインメントマークとして要求される５００ｎｍを超える段差が容易に得られる。
【００５８】
次に、図６Ｆの工程において前記レジストパターン２７を除去した後、図６Ｄの構造上にＳｉＯ2 膜２６をＣＶＤ法により約５００ｎｍの厚さに堆積し、さらにこのようにして堆積されたＳｉＯ2 膜２６を、前記ＳｉＮ層２３が露出するまでＣＭＰ法により研磨・除去することにより、図６Ｇに示すように、前記素子分離溝２１ｂがＳｉＯ2 素子分離層２６Ａにより充填された構造が得られる。ただし図６Ｇの状態では、前記アラインメントマークとなる溝部２１ｃおよび２１ｄも、前記ＳｉＯ2 膜２６に起因するＳｉＯ2 パターン２６Ｂ，２６Ｃにより部分的に充填されている。
【００５９】
そこで図６Ｈの工程において図６Ｇの構造を熱リン酸溶液中において処理することにより前記ＳｉＮパターン２３ＡおよびＳｉＮ層２３を除去し、さらにＨＦ水溶液中において等方性エッチングを行うことにより、前記ＳｉＮ膜２３の下のＳｉＯ2 層２２をも除去する。この工程において、前記アラインメントマーク形成領域２０Ｂ中においてもＳｉＯ2 パターン２６Ｂ，２６Ｃのエッチングが、図示は省略するが、約１０ｎｍ程度生じる。
【００６０】
さらに図６Ｉ，６Ｊの工程において、前記図６Ｈの構造上に前記図６Ｄの工程で使ったレジストパターン２４と実質的に同一の、前記アラインメントマーク形成領域２０Ｂを露出するレジスト開口部２７Ａを有するレジストパターン２７を形成し、前記開口部２７Ａにおいて前記ＳｉＯ2 パターン２６Ｂ，２６Ｃをドライエッチングにより除去することにより、図６Ｉに示すように溝部２１ｃおよび２１ｄが露出した構造が得られる。ただし、図６Ｉの構造では、前記溝部２１ｃあるいは２１ｄの側壁部に前記ＳｉＯ2 パターン２６Ｂあるいは２６Ｃに由来する側壁絶縁が残留している。図６Ｉの構造では、前記側壁絶縁膜で覆われている部分を除き、前記溝部２１ｃおよび２１ｄが、アラインメントマークとして露出されている。図６Ｉは図６Ｊ中、線ｘ−ｘ’に沿った断面図である。
【００６１】
さらに図６Ｋの工程において、図６Ｉの構造中、Ｓｉ素子領域２１ａの表面にＨＣｌ雰囲気中における酸化により厚さが数ｎｍ以下、例えば３．５ｎｍの薄いＳｉＯ2 膜２８を成長させ、さらにその上にポリシリコン層２９を約１８０ｎｍの厚さに、ＣＶＤ法により形成する。図６Ｋの工程では、前記ＨＣｌ雰囲気中での酸化の結果、前記アラインメントマーク形成領域２０Ｂにおいても露出しているＳｉ活性層２１Ｃあるいは支持基板２１Ａ表面に、前記薄いＳｉＯ2 膜２８が形成される。
【００６２】
次に図６Ｌの工程において図６Ｋの構造のうち、前記素子配列領域２０Ａにレジスト膜を形成し、これを電子ビーム露光装置中に装着する。さらに図６Ｍに示すように前記アラインメントマーク形成領域２０Ｂからの反射電子強度を測定することにより前記アラインメントマーク２１ｃ，２１ｄの段差に対応する信号を検出し、これを基準に前記レジスト膜を形成したいゲート電極パターンに従って露光する。
【００６３】
露光されたレジスト膜を現像することにより図６Ｌに示すように、前記Ｓｉ素子領域２１ａ上にゲート電極パターンに対応したレジストパターン３０が形成され、前記レジストパターン３０をマスクに前記ポリシリコン層２９を典型的にはＣｌ2 ／Ｏ2 混合ガスをエッチングガスとしたドライエッチング法によりパターニングすることにより、前記レジストパターン３０に対応してゲート電極パターン２９Ａが形成される。図６Ｌの工程では、実際には前記ポリシリコン層２９のパターニングの結果、前記アラインメントマーク形成領域２０Ｂにおいては前記ポリシリコン層２９が除去されているが、図６Ｍに示すアラインメントマークの検出工程を示すために、便宜上前記ポリシリコン層２９の図示を残してある。また図６Ｋ，６Ｌでは、簡単のため図６Ｉ中、溝部２１ｄ，２１ｅの側壁面に形成された側壁酸化膜は図示を省略している。
【００６４】
本実施例では、図６Ｄの工程において、前記溝２１ｃ，２１ｄを前記活性層２１Ｃおよびその下のＳｉＯ2 埋め込み絶縁層２１Ｂを横切って、前記Ｓｉ支持基板２１Ａに到達するように形成する。その際、前記素子配列領域２０Ａはレジストパターン２７により保護されているため、前記素子分離溝２１ｂにおいて前記埋め込み絶縁層２１Ｂがエッチングされることはない。従って、図６Ｄの工程において形成される前記溝２１ｃ，２１ｄは５００ｎｍ以上の深さを有し、図６Ｌの工程において図６Ｍに示すような明確な段差検出信号を、電子ビーム露光装置を使って得ることができる。本実施例においても、前記溝部２１ｃ，２１ｄと素子領域２１ａとは同一のマスクを使って同時に形成されるため、ゲート電極は素子領域２１ｃに対して理想的な位置整合をもって形成される。
【００６５】
［第３実施例］
次に、本発明の第３実施例による半導体装置の製造方法を、図７Ａ〜図７Ｈを参照しながら説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６６】
図面を参照するに、図７Ａ〜図７Ｃまでの工程は先の実施例の図６Ａ〜６Ｃまでの工程と同じであり、図７Ｄの工程において図７Ｃの構造上に前記ＳｉＯ2 膜２６をＣＶＤ法により、前記ＳｉＯ2 膜２６が前記素子分離溝２１ｂおよび前記溝部２１ｃ，２１ｄを埋めるように堆積する。
【００６７】
さらに図７Ｅの工程においてＣＭＰ法により前記ＳｉＯ2 膜２６を、前記ＳｉＮ膜２３あるいはＳｉＮパターン２３Ａが露出するまで研磨・除去する。図７Ｅの工程の結果、前記素子配列領域２０Ａ中においては前記素子領域２１ａの間の素子分離溝２１ｂ（図６Ｃ参照）が前記ＳｉＯ2 膜２６に由来する素子分離絶縁膜２６Ａにより充填され、また前記アラインメントマーク形成領域２０Ｂにおいては前記溝部２１ｃ，２１ｄが前記ＳｉＯ2 膜２６に起因する絶縁膜パターン２６Ｂにより充填された構造が得られる。前記アラインメントマーク形成領域２０Ｂにおいては、隣接する前記絶縁膜パターン２６Ｂ間に、当初のＳｉ活性層２１Ｃに由来するＳｉパターン２１ａ’が形成される。
【００６８】
そこで、続く図７Ｆの工程において図７Ｅの構造から前記ＳｉＮ膜２３およびＳｉＮパターン２３Ａ、さらにその下のＳｉＯ2 膜２２および対応するＳｉＯ2 パターンを、熱リン酸溶液中での処理後、さらにＨＦ溶液中での処理により除去し、図７Ｇの工程において図７Ｆの構造上に先の実施例において図６Ｉの工程で使われたマスクを使って前記素子配列領域２０Ａを覆うレジストパターン２７が形成され、前記アラインメントマーク形成領域２０Ｂを露出する前記レジストパターン２７の開口部２７Ａにおいて前記ＳｉＯ2 膜パターン２６Ｂおよびその下のＳｉＯ2 埋め込み絶縁層２１Ｂを、前記Ｓｉパターン２１ａ’を自己整合マスクに、ＳｉＯ2 膜をエッチングするレシピに従ってドライエッチングし、前記溝部２１ｃ，２１ｄを前記支持基板２１Ａが露出されるように形成する。さらに前記ドライエッチングレシピをＳｉ膜をエッチングするレシピに切り替え、今度は前記ＳｉＯ2 埋め込み絶縁層２１Ｂを自己整合マスクに、前記露出したＳｉ支持基板２１Ａをドライエッチングすることにより、前記溝部２１ｃ，２１ｄが前記支持基板２１Ａ中に深く侵入する。一方、前記素子配列領域２０Ａにおいては、前記素子分離絶縁膜２６Ａあるいは素子領域２１ａは前記レジストパターン２７により保護されているため、かかるドライエッチングを行っても前記ＳｉＯ2 埋め込み絶縁層２１Ｂ中に侵入する溝が形成されることはない。
【００６９】
本実施例によれば、前記溝部２１ｃ，２１ｄを、電子ビーム露光装置におけるアラインメントマークとして要求される５００μｍ以上の深さに容易に形成することができる。
【００７０】
本実施例においても、前記溝部２１ｃ，２１ｄと素子領域２１ａとは同一のマスクを使って同時に形成されるため、ゲート電極は前記素子領域２１ｃに対して理想的な位置整合をもって形成される。
【００７１】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７２】
本発明によれば、ＳＯＩ基板上の素子配列領域とアラインメントマーク形成領域とに、それぞれ素子分離溝とアラインメントマークを、同一のマスクにより、前記素子分離溝は低いアスペクト比が維持されるように、一方アラインメントマークでは、電子ビーム露光装置における前記アラインメントマークの検出が精度よく行われるような深さに形成されるため、動作速度を向上させるために前記半導体装置を０．２μｍあるいはそれ以下のパターン幅に微細化した場合にも確実に素子分離溝を素子分離絶縁膜により充填することができ、理想的なパターンのアラインメントと素子分離とを、同時に実現することができる。
【図面の簡単な説明】
図１Ａ〜図１Ｉは、従来の半導体装置の製造方法を示す図；
図２Ａ〜図２Ｄは、本発明の原理を示す図；
図３Ａ〜図３Ｄは、本発明の原理を示す別の図；
図４Ａ〜図４Ｄは、本発明の原理を示すさらに別の図；
図５Ａ〜図５Ｌは、本発明の第１実施例による半導体装置の製造方法を説明する図；
図６Ａ〜図６Ｍは、本発明の第２実施例による半導体装置の製造方法を説明する図；
図７Ａ〜図７Ｈは、本発明の第３実施例による半導体装置の製造方法を説明する図である。

Claims (20)

  1. 支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とよりなるＳＯＩ基板と、
    前記複合半導体基板の第１の領域において前記埋め込み絶縁層を露出するように形成された素子分離溝と、
    前記素子分離溝を充填する素子分離絶縁膜と、
    前記ＳＯＩ基板の第２の領域において少なくとも前記支持基板に到達するように形成され、アラインメントマークを構成するアラインメント溝とを有することを特徴とする半導体装置。
  2. 前記アラインメント溝は、前記支持基板の表面よりも低い位置まで延在することを特徴とする請求項１記載の半導体装置。
  3. 前記第２の領域において、前記アラインメントマーク周辺の領域からは、前記埋め込み絶縁層および前記半導体層が除去されており、前記アラインメント溝は、前記支持基板中に形成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記アラインメント溝は、前記第２の領域中において、少なくとも前記埋め込み絶縁層および前記支持基板の一部を貫通することを特徴とする請求項１記載の半導体装置。
  5. 前記アラインメント溝は、前記第２の領域中において、さらに前記半導体層を貫通することを特徴とする請求項１記載の半導体装置。
  6. 支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とよりなるＳＯＩ基板の第１の領域において前記支持基板が露出するように、第１のマスクパターンを使い、前記半導体層および前記埋め込み絶縁層をパターニングして溝を形成する工程と、
    前記支持基板上に、前記第１の領域の前記溝内において、アラインメントマークに対応した第１の開口部を有し、第２の領域において素子分離溝に対応した第２の開口部を有する第２のマスクパターンを形成する工程と、
    前記第２のマスクパターンをマスクに前記半導体層および前記支持基板を同時にパターニングし、前記第１の領域において前記アラインメントマークを前記支持基板中に侵入する溝の形で、また前記第２の領域において前記素子分離溝を前記埋め込み絶縁層を露出する溝の形で形成する工程とよりなることを特徴とする半導体装置の製造方法。
  7. さらに、前記ＳＯＩ基板上に膜を形成する工程と、前記膜上にレジスト膜を形成する工程と、電子ビーム露光装置のアラインメントを前記アラインメントマークを検出することにより行う工程と、前記電子ビーム露光装置を使って前記レジスト膜をパターニングし、レジストパターンを形成する工程と、前記レジストパターンをマスクに前記膜をパターニングする工程とを含むことを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第２のマスクパターンを形成する工程は、前記半導体層および前記絶縁層をパターニングする工程の後、前記支持基板をパターニングするエッチングレシピ、前記絶縁層をパターニングするエッチングレシピ、および前記半導体層をパターニングするエッチングレシピのいずれに対してもエッチングストッパとして作用するような組成を有するエッチングストッパ膜を、前記第１の領域および前記第２の領域上に一様に堆積する工程と、前記エッチングストッパ膜をパターニングする工程とよりなることを特徴とする請求項６記載の半導体装置の製造方法。
  9. さらに前記アラインメントマークおよび素子分離溝を形成する工程の後、前記第１および第２の領域上に一様に絶縁膜を、前記絶縁膜が前記素子分離溝を埋めるように堆積する工程と、前記絶縁膜を前記第２の領域において前記半導体層が露出するまで除去する工程と、前記第１の領域において前記絶縁層を、前記支持基板に対して選択的に除去する工程とを含むことを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記第１の領域において前記絶縁層を選択的に除去する工程は、前記第１のマスクパターンと同一のマスクパターンを使って実行されることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とよりなるＳＯＩ基板上に、前記半導体層を覆うように、アラインメントマークパターンに対応した第１のマスク開口部を第１の領域において有し、素子分離溝に対応した第２のマスク開口部を第２の領域において有する第１のマスクパターンを形成する工程と、
    前記第１のマスクパターンをマスクに前記半導体層をパターニングし、前記第２の領域において前記第２のマスク開口部に対応して前記素子分離溝を、また前記第１の領域において前記第１のマスク開口部に対応した開口部を形成する工程と、
    次いで前記第２の領域を覆い前記第１の領域を露出する開口部を有する第２のマスクパターンを形成する工程と、
    前記第１および第２のマスクパターンをマスクとして使い、前記第１の領域中に前記第１のマスク開口部に対応して、前記支持基板に到達する溝を、前記アラインメントマークパターンとして形成する工程とを含むことを特徴とする半導体装置の製造方法。
  12. さらに、前記ＳＯＩ基板上に膜を形成する工程と、前記膜上にレジスト膜を形成する工程と、電子ビーム露光装置のアラインメントを前記アラインメントマークを検出することにより行う工程と、前記電子ビーム露光装置を使って前記レジスト膜をパターニングし、レジストパターンを形成する工程と、前記レジストパターンをマスクに前記膜をパターニングする工程とを含むことを特徴とする請求項１１記載の半導体装置の製造方法。
  13. さらに、前記ＳＯＩ基板上に膜を形成する工程と、前記膜上にレジスト膜を形成する工程と、露光装置のアラインメントを、前記アラインメントマークを検出することにより行う工程と、前記露光装置を使って前記レジスト膜をパターニングし、レジストパターンを形成する工程と、前記レジストパターンをマスクに前記膜をパターニングする工程とを含むことを特徴とする請求項１１記載の半導体装置の製造方法。
  14. 前記第１のマスクパターンを形成する工程は、前記支持基板をパターニングするエッチングレシピ、前記絶縁層をパターニングするエッチングレシピ、および前記半導体層をパターニングするエッチングレシピのいずれに対してもエッチングストッパとして作用するような組成を有するエッチングストッパ膜を、前記第１の領域および前記第２の領域上に一様に堆積する工程と、前記エッチングストッパ膜をパターニングする工程とよりなることを特徴とする請求項１１記載の半導体装置の製造方法。
  15. さらに前記アラインメントマークおよび素子分離溝を形成する工程の後、前記第１および第２の領域上に一様に絶縁膜を、前記絶縁膜が前記素子分離溝を埋めるように堆積する工程と、前記絶縁膜を前記第２の領域において前記半導体層が露出するまで除去する工程と、前記第１の領域において前記絶縁層を、前記支持基板に対して選択的に除去する工程とを含むことを特徴とする請求項１１記載の半導体装置の製造方法。
  16. 前記第１の領域において前記絶縁層を選択的に除去する工程は、前記第２のマスクパターンと同一のマスクパターンを使って実行されることを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とよりなるＳＯＩ基板上に、前記半導体層を覆うように、アラインメントマークパターンに対応した第１のマスク開口部を第１の領域において有し、素子分離溝に対応した第２のマスク開口部を第２の領域において有する第１のマスクパターンを形成する工程と、
    前記第１のマスクパターンをマスクに前記半導体層をパターニングし、前記第２の領域において前記第２のマスク開口部に対応して前記素子分離溝を、また前記第１の領域において前記第１のマスク開口部に対応した開口部を形成する工程と、
    前記素子分離溝および前記第１のマスク開口部に対応した開口部を、絶縁膜により充填し、前記絶縁膜よりなる第２のマスクパターンを自己整合的に形成する工程と、
    前記第１のマスクパターンを除去する工程と、
    前記第１のマスクパターンを除去する工程の後、前記ＳＯＩ基板上に前記第２の領域を覆い前記第１の領域を露出する第３のマスクパターンを形成する工程と、
    前記第２および第３のマスクパターンをマスクとして使い、前記第１の領域中に前記第１のマスク開口部に対応して、前記支持基板に到達する溝を、前記アラインメントマークパターンとして形成する工程とを含むことを特徴とする半導体装置の製造方法。
  18. さらに、前記ＳＯＩ基板上に膜を形成する工程と、前記膜上にレジスト膜を形成する工程と、露光装置のアラインメントを、前記アラインメントマークを検出することにより行う工程と、前記露光装置を使って前記レジスト膜をパターニングし、レジストパターンを形成する工程と、前記レジストパターンをマスクに前記膜をパターニングする工程とを含むことを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 前記第１のマスクパターンを形成する工程は、前記支持基板をパターニングするエッチングレシピ、前記絶縁層をパターニングするエッチングレシピ、および前記半導体層をパターニングするエッチングレシピのいずれに対してもエッチングストッパとして作用するような組成を有するエッチングストッパ膜を、前記第１の領域および前記第２の領域上に一様に堆積する工程と、前記エッチングストッパ膜をパターニングする工程とよりなることを特徴とする請求項１７記載の半導体装置の製造方法。
  20. 前記第２のマスクパターンを形成する工程は、前記絶縁膜を、前記第１のマスクパターンを覆うように堆積する工程と、前記絶縁膜を、前記第１のマスクパターン上から除去する工程とを含むことを特徴とする請求項１７記載の半導体装置の製造方法。
JP2001566184A 2000-03-09 2000-03-09 半導体装置およびその製造方法 Expired - Fee Related JP4260396B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2000/001435 WO2001067509A1 (en) 2000-03-09 2000-03-09 Semiconductor device and method of manufacture thereof

Publications (1)

Publication Number Publication Date
JP4260396B2 true JP4260396B2 (ja) 2009-04-30

Family

ID=11735776

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001566184A Expired - Fee Related JP4260396B2 (ja) 2000-03-09 2000-03-09 半導体装置およびその製造方法

Country Status (4)

Country Link
US (2) US6706610B2 (ja)
JP (1) JP4260396B2 (ja)
KR (1) KR100543393B1 (ja)
WO (1) WO2001067509A1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001067509A1 (en) * 2000-03-09 2001-09-13 Fujitsu Limited Semiconductor device and method of manufacture thereof
JP3665275B2 (ja) * 2001-05-28 2005-06-29 沖電気工業株式会社 位置合わせマークの形成方法
US7220655B1 (en) * 2001-12-17 2007-05-22 Advanced Micro Devices, Inc. Method of forming an alignment mark on a wafer, and a wafer comprising same
US6673635B1 (en) 2002-06-28 2004-01-06 Advanced Micro Devices, Inc. Method for alignment mark formation for a shallow trench isolation process
US6979651B1 (en) 2002-07-29 2005-12-27 Advanced Micro Devices, Inc. Method for forming alignment features and back-side contacts with fewer lithography and etch steps
KR100558164B1 (ko) 2003-06-30 2006-03-10 삼성전자주식회사 질화물 제거용 식각액 및 이를 이용한 반도체 소자의질화막 제거방법
KR100558201B1 (ko) 2003-07-10 2006-03-10 삼성전자주식회사 포토 정렬키 및 포토 정렬키를 포함하는 반도체 소자 제조방법
KR100593732B1 (ko) 2003-11-18 2006-06-28 삼성전자주식회사 얼라인 키를 갖는 반도체 소자 및 그 제조방법
JP2005183686A (ja) * 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
JP4397248B2 (ja) * 2004-02-20 2010-01-13 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7192845B2 (en) * 2004-06-08 2007-03-20 Macronix International Co., Ltd. Method of reducing alignment measurement errors between device layers
JP4537834B2 (ja) * 2004-11-16 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4029884B2 (ja) * 2005-03-29 2008-01-09 セイコーエプソン株式会社 半導体装置の製造方法
JP4029885B2 (ja) * 2005-03-29 2008-01-09 セイコーエプソン株式会社 半導体装置の製造方法
JP4777731B2 (ja) * 2005-03-31 2011-09-21 富士通セミコンダクター株式会社 半導体装置の製造方法
TWI248117B (en) * 2005-04-19 2006-01-21 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
KR100630768B1 (ko) * 2005-09-26 2006-10-04 삼성전자주식회사 캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한반도체 장치의 제조방법
US7871933B2 (en) * 2005-12-01 2011-01-18 International Business Machines Corporation Combined stepper and deposition tool
KR101043132B1 (ko) * 2006-10-10 2011-06-20 충북대학교 산학협력단 다가 처리가 가능한 ｎｏｒ 또는 ｎａｎｄ 논리 회로 및 그 논리회로의 패턴 형성방법 및 그 논리회로의 제작방법
US8278770B2 (en) * 2007-11-26 2012-10-02 Macronix International Co., Ltd. Overlay mark
JP2009218379A (ja) * 2008-03-11 2009-09-24 Oki Semiconductor Co Ltd 半導体装置の製造方法
US9000525B2 (en) 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
KR101698511B1 (ko) * 2010-07-27 2017-01-23 삼성디스플레이 주식회사 표시 장치 제조 방법
EA033199B1 (ru) 2011-07-08 2019-09-30 Фасткэп Системз Корпорейшн Высокотемпературное устройство аккумулирования энергии
US9558894B2 (en) 2011-07-08 2017-01-31 Fastcap Systems Corporation Advanced electrolyte systems and their use in energy storage devices
JP2013182991A (ja) 2012-03-01 2013-09-12 Renesas Electronics Corp 半導体集積回路装置の製造方法
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法
FR3008543B1 (fr) 2013-07-15 2015-07-17 Soitec Silicon On Insulator Procede de localisation de dispositifs
US9178066B2 (en) * 2013-08-30 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Methods for forming a semiconductor arrangement with structures having different heights
US9202788B2 (en) * 2013-10-02 2015-12-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structure
JP2017028056A (ja) * 2015-07-21 2017-02-02 トヨタ自動車株式会社 半導体装置の製造方法
US10497682B2 (en) * 2016-01-12 2019-12-03 Apple Inc. Backplane LED integration and functionalization structures
US9922936B1 (en) * 2016-08-30 2018-03-20 Infineon Technologies Austria Ag Semiconductor lithography alignment feature with epitaxy blocker
KR20180036879A (ko) 2016-09-30 2018-04-10 삼성전자주식회사 정렬 키를 포함하는 반도체 소자

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0478123A (ja) * 1990-07-20 1992-03-12 Fujitsu Ltd 半導体装置の製造方法
JP3175188B2 (ja) * 1991-05-10 2001-06-11 ソニー株式会社 位置合わせマークの形成方法
JP3174786B2 (ja) 1991-05-31 2001-06-11 富士通株式会社 半導体装置の製造方法
JP3572555B2 (ja) * 1996-02-23 2004-10-06 富士通株式会社 アライメント・マークの形成方法
US5909626A (en) * 1997-03-28 1999-06-01 Nec Corporation SOI substrate and fabrication process therefor
JP4187808B2 (ja) * 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US6194287B1 (en) * 1999-04-02 2001-02-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation (STI) method with reproducible alignment registration
WO2001067509A1 (en) * 2000-03-09 2001-09-13 Fujitsu Limited Semiconductor device and method of manufacture thereof
US6440816B1 (en) * 2001-01-30 2002-08-27 Agere Systems Guardian Corp. Alignment mark fabrication process to limit accumulation of errors in level to level overlay

Also Published As

Publication number Publication date
US20040135226A1 (en) 2004-07-15
KR100543393B1 (ko) 2006-01-20
US6706610B2 (en) 2004-03-16
US7005755B2 (en) 2006-02-28
US20030008472A1 (en) 2003-01-09
KR20020077936A (ko) 2002-10-14
WO2001067509A1 (en) 2001-09-13

Similar Documents

Publication Publication Date Title
JP4260396B2 (ja) 半導体装置およびその製造方法
JP3024317B2 (ja) 半導体装置の製造方法
JPH09181180A (ja) 半導体集積回路及びその製造方法
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
JPH07176463A (ja) 半導体装置およびその製造方法
KR19980079340A (ko) 반도체 장치 및 그 제조방법
JPH06216085A (ja) 半導体装置のコンタクトホール形成方法
JP2006135067A (ja) 半導体装置およびその製造方法
KR20000006136A (ko) 반도체디바이스및그제조방법
EP1184902A1 (en) Method for forming an isolation trench in a SOI substrate
JP2896072B2 (ja) 半導体素子のフィールド酸化膜の形成方法
JPH04275436A (ja) Ｓｏｉｍｏｓトランジスタ
JP2748465B2 (ja) 半導体装置の製造方法
JPH0951034A (ja) 半導体装置の製造方法
JP2597424B2 (ja) 半導体装置の製造方法
JP2003158179A (ja) 半導体装置およびその製造方法
JPH1126569A (ja) 半導体装置の製造方法
JPH0346346A (ja) 半導体集積回路装置
JPS63299361A (ja) 半導体装置の製造方法
JPH1154607A (ja) 半導体装置の製造方法
JPH0547921A (ja) 半導体装置の製造方法
JPH10284590A (ja) 半導体装置及びその製造方法
JPH05109719A (ja) 半導体装置の製造方法
JPH11297813A (ja) 半導体装置及びその製造方法
TW202025232A (zh) 半導體結構及其製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060811

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060811

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090203

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees