JPH10284590A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10284590A JPH10284590A JP8518997A JP8518997A JPH10284590A JP H10284590 A JPH10284590 A JP H10284590A JP 8518997 A JP8518997 A JP 8518997A JP 8518997 A JP8518997 A JP 8518997A JP H10284590 A JPH10284590 A JP H10284590A
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- Japan
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 プレーナーフィールドシールドプロセスのフ
ォト工程で、アラインメントマークの検出が容易なゲー
ト電極配線層の製造方法を提供する。 【解決手段】 アラインメントマーク形成領域50及び素
子分離領域の半導体基板10上にゲート酸化膜20を形成
し、該膜上にポリＳｉ膜30とシールド酸化膜40を順次形
成する。この酸化膜40とポリＳｉ膜30をパターニングし
て、両膜の材料からなるアラインメントマーク55を形成
すると共に、素子分離領域にポリＳｉ層30の材料からな
る電界遮蔽電極形状を形成する。その後、この電界遮蔽
電極の側壁にサイドウォール酸化膜60を形成し、素子分
離領域に囲まれた素子活性領域の半導体基板上にゲート
酸化膜70とゲート電極となるポリＳｉ膜80を順に形成し
た後、前記シールド酸化膜40が露出するまでポリＳｉ膜
をＣＭＰ方法を用いてエッチングすることにより、アラ
インメントマークの検出が容易になる。
ォト工程で、アラインメントマークの検出が容易なゲー
ト電極配線層の製造方法を提供する。 【解決手段】 アラインメントマーク形成領域50及び素
子分離領域の半導体基板10上にゲート酸化膜20を形成
し、該膜上にポリＳｉ膜30とシールド酸化膜40を順次形
成する。この酸化膜40とポリＳｉ膜30をパターニングし
て、両膜の材料からなるアラインメントマーク55を形成
すると共に、素子分離領域にポリＳｉ層30の材料からな
る電界遮蔽電極形状を形成する。その後、この電界遮蔽
電極の側壁にサイドウォール酸化膜60を形成し、素子分
離領域に囲まれた素子活性領域の半導体基板上にゲート
酸化膜70とゲート電極となるポリＳｉ膜80を順に形成し
た後、前記シールド酸化膜40が露出するまでポリＳｉ膜
をＣＭＰ方法を用いてエッチングすることにより、アラ
インメントマークの検出が容易になる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、プレーナーフィールドシール
ドプロセスのフォト工程におけるアライメントマークの
検出に関する。
の製造方法に関し、特に、プレーナーフィールドシール
ドプロセスのフォト工程におけるアライメントマークの
検出に関する。
【０００２】
【従来の技術】半導体装置の製造におけるプレーナーフ
ィールドシールドプロセスにおいては、フィールドシー
ルドゲート酸化膜上にシールド用のポリシリコンを積層
した後、シールド酸化膜を堆積した後パターニングし素
子分離領域を形成する。その後、ゲートポリシリコンを
堆積した後、ＣＭＰ（ Chemical Mechanical Polishin
g；化学的機械的研磨方法）を行い、さらにその上にポ
リシリコンとキャップ酸化膜を積層し、エッチングによ
ってゲート電極配線層をパターニングする。
ィールドシールドプロセスにおいては、フィールドシー
ルドゲート酸化膜上にシールド用のポリシリコンを積層
した後、シールド酸化膜を堆積した後パターニングし素
子分離領域を形成する。その後、ゲートポリシリコンを
堆積した後、ＣＭＰ（ Chemical Mechanical Polishin
g；化学的機械的研磨方法）を行い、さらにその上にポ
リシリコンとキャップ酸化膜を積層し、エッチングによ
ってゲート電極配線層をパターニングする。
【０００３】そのため、素子分離領域の段差がポリシリ
コンに埋め込まれるため、通常は表面の段差がなくなっ
てしまう。そのためゲートフォト工程でのアライメント
マークを検出することが困難になるという問題があっ
た。
コンに埋め込まれるため、通常は表面の段差がなくなっ
てしまう。そのためゲートフォト工程でのアライメント
マークを検出することが困難になるという問題があっ
た。
【０００４】
【発明が解決しようとする課題】このため、本発明で
は、上記従来のプレーナーフィールドシールドプロセス
におけるフォト工程で、アライメントマークの検出が容
易なゲート電極配線層の製造方法を提供することを目的
とする。
は、上記従来のプレーナーフィールドシールドプロセス
におけるフォト工程で、アライメントマークの検出が容
易なゲート電極配線層の製造方法を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、アライメントマーク形成領域及び素子分離領
域の半導体基板上に第１の絶縁膜を形成する第１の工程
と、前記第１の絶縁膜上に第１のシリコン薄膜を形成す
る第２の工程と、前記第１のシリコン薄膜上に第２の絶
縁膜を形成する第３の工程とを有し、前記アライメント
マーク形成領域及び前記素子分離領域に形成された前記
第２の絶縁膜と前記第１のシリコン薄膜をパターニング
することにより、前記アライメントマーク形成領域に前
記第２の絶縁膜及び前記第１のシリコン薄膜の材料から
なるアライメントマークを形成すると共に、前記素子分
離領域に前記第１のシリコン薄膜の材料からなるフィー
ルドシールド電極形状を形成する第４の工程とを有す
る。
造方法は、アライメントマーク形成領域及び素子分離領
域の半導体基板上に第１の絶縁膜を形成する第１の工程
と、前記第１の絶縁膜上に第１のシリコン薄膜を形成す
る第２の工程と、前記第１のシリコン薄膜上に第２の絶
縁膜を形成する第３の工程とを有し、前記アライメント
マーク形成領域及び前記素子分離領域に形成された前記
第２の絶縁膜と前記第１のシリコン薄膜をパターニング
することにより、前記アライメントマーク形成領域に前
記第２の絶縁膜及び前記第１のシリコン薄膜の材料から
なるアライメントマークを形成すると共に、前記素子分
離領域に前記第１のシリコン薄膜の材料からなるフィー
ルドシールド電極形状を形成する第４の工程とを有す
る。
【０００６】また、前記第４の工程後に、前記フィール
ドシールド電極の側壁にサイドウォール絶縁膜を形成す
る第５の工程と、前記素子分離領域に囲まれた素子活性
領域の半導体基板上に第３の絶縁膜を形成する第６の工
程と、少なくとも前記第２、３の絶縁膜上に第２のシリ
コン薄膜を形成する第７の工程と、前記第２の絶縁膜が
露出するまで前記第２のシリコン薄膜を化学的機械的研
磨方法によってエッチングする第８の工程とを更に有す
る。
ドシールド電極の側壁にサイドウォール絶縁膜を形成す
る第５の工程と、前記素子分離領域に囲まれた素子活性
領域の半導体基板上に第３の絶縁膜を形成する第６の工
程と、少なくとも前記第２、３の絶縁膜上に第２のシリ
コン薄膜を形成する第７の工程と、前記第２の絶縁膜が
露出するまで前記第２のシリコン薄膜を化学的機械的研
磨方法によってエッチングする第８の工程とを更に有す
る。
【０００７】本発明の半導体装置は、アライメントマー
ク形成領域及び素子分離領域の半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜上に形成された第
１のシリコン薄膜とを有する半導体装置において、前記
アライメントマーク形成領域に前記第１のシリコン薄膜
の材料からなるアライメントマークパターン形状と、前
記素子分離領域に前記第１のシリコン薄膜の材料からな
るフィールドシールド電極形状とを備え、少なくとも前
記アライメントマークの表面と前記フィールドシールド
電極表面との高さが同一レベルとなる。
ク形成領域及び素子分離領域の半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜上に形成された第
１のシリコン薄膜とを有する半導体装置において、前記
アライメントマーク形成領域に前記第１のシリコン薄膜
の材料からなるアライメントマークパターン形状と、前
記素子分離領域に前記第１のシリコン薄膜の材料からな
るフィールドシールド電極形状とを備え、少なくとも前
記アライメントマークの表面と前記フィールドシールド
電極表面との高さが同一レベルとなる。
【０００８】この発明は、前記ＣＭＰ処理工程で、前記
ポリシリコン層はデッシング(dishing) により素子分離
領域の高さより低いところまで削れるため、広い素子活
性領域中の素子分離領域は周囲のポリシリコン層より高
さを高くすることが可能になる。そのため、アライメン
トマークの検出が容易になる。
ポリシリコン層はデッシング(dishing) により素子分離
領域の高さより低いところまで削れるため、広い素子活
性領域中の素子分離領域は周囲のポリシリコン層より高
さを高くすることが可能になる。そのため、アライメン
トマークの検出が容易になる。
【０００９】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら具体的に説明する。図１および図２は
本発明の一実施の形態に係わるゲート電極配線層の形成
工程順の概略断面構造図を示す。なお図３は活性領域の
長さとアライメントマークの検出感度の関係を示す。図
１に示すゲート電極配線層の形成過程を図１（Ａ）〜図
２（Ｈ）に分割して具体的に述べる。
面を参照しながら具体的に説明する。図１および図２は
本発明の一実施の形態に係わるゲート電極配線層の形成
工程順の概略断面構造図を示す。なお図３は活性領域の
長さとアライメントマークの検出感度の関係を示す。図
１に示すゲート電極配線層の形成過程を図１（Ａ）〜図
２（Ｈ）に分割して具体的に述べる。
【００１０】図１（Ａ）に示すように、従来と同様な手
順で半導体基板１０上に、熱酸化法により熱酸化膜２０
を形成した後、ＣＶＤ法によりポリシリコン層３０、酸
化膜４０を形成する。この場合の各層の厚さは、例えば
熱酸化膜が３０〜５０ｎｍ、ポリシリコン層が１００〜
３００ｎｍ、酸化膜が１００〜３００ｎｍである。
順で半導体基板１０上に、熱酸化法により熱酸化膜２０
を形成した後、ＣＶＤ法によりポリシリコン層３０、酸
化膜４０を形成する。この場合の各層の厚さは、例えば
熱酸化膜が３０〜５０ｎｍ、ポリシリコン層が１００〜
３００ｎｍ、酸化膜が１００〜３００ｎｍである。
【００１１】次に図１（Ｂ）に示すように、フォトリソ
グラフィーと異方性エッチング技術により、上記酸化膜
４０とポリシリコン層３０と酸化膜２０の積層膜を選択
的に除去する。これにより、上部酸化膜とフィールドシ
ールドゲート及びフィールドシールドゲート酸化膜から
成る素子分離層が所定の素子形成領域を分離するように
形成される。
グラフィーと異方性エッチング技術により、上記酸化膜
４０とポリシリコン層３０と酸化膜２０の積層膜を選択
的に除去する。これにより、上部酸化膜とフィールドシ
ールドゲート及びフィールドシールドゲート酸化膜から
成る素子分離層が所定の素子形成領域を分離するように
形成される。
【００１２】また、前記パターニング処理によって、ス
クラブ領域に長手方向が６０μｍ以上の広い素子活性領
域の中央部分にフォトリソグラフィー時の位置合わせの
ためのアライメントマーク５５および合わせ精度測定パ
ターンも同時に形成される。なお、図３に示すように、
活性領域の長さが４０μｍ以上で、活性領域の長さとア
ライメントマーク５５の検出感度の強度は雑音レベルを
超える。
クラブ領域に長手方向が６０μｍ以上の広い素子活性領
域の中央部分にフォトリソグラフィー時の位置合わせの
ためのアライメントマーク５５および合わせ精度測定パ
ターンも同時に形成される。なお、図３に示すように、
活性領域の長さが４０μｍ以上で、活性領域の長さとア
ライメントマーク５５の検出感度の強度は雑音レベルを
超える。
【００１３】次に上部酸化膜とフィールドシールドゲー
トとを被覆するように半導体基板上の全面にＣＶＤ法に
より酸化膜を形成し、全面エッチバックにより、上部酸
化膜とフィールドシールドゲートの側壁にのみ酸化膜が
残存する。これにより図１（Ｃ）に示すように、フィー
ルドシールドサイドウォール６０が形成される。
トとを被覆するように半導体基板上の全面にＣＶＤ法に
より酸化膜を形成し、全面エッチバックにより、上部酸
化膜とフィールドシールドゲートの側壁にのみ酸化膜が
残存する。これにより図１（Ｃ）に示すように、フィー
ルドシールドサイドウォール６０が形成される。
【００１４】次に図１（Ｄ）に示すように、素子分離層
によって囲まれた領域内で半導体基板上にゲート酸化膜
７０を熱酸化により形成し、ＣＶＤ法によりリンがドー
プされたポリシリコン層７０を厚さ４００〜１０００ｎ
ｍ堆積する。次にフィールドシールドゲート上の酸化膜
をストッパー層として、ＣＭＰ法により、ポリシリコン
層を平坦化する。
によって囲まれた領域内で半導体基板上にゲート酸化膜
７０を熱酸化により形成し、ＣＶＤ法によりリンがドー
プされたポリシリコン層７０を厚さ４００〜１０００ｎ
ｍ堆積する。次にフィールドシールドゲート上の酸化膜
をストッパー層として、ＣＭＰ法により、ポリシリコン
層を平坦化する。
【００１５】このＣＭＰ処理工程で、アライメントマー
ク等の広い素子活性領域中に形成されたポリシリコン層
はデッシング(dishing) により素子分離領域の高さより
低いところまで削れるため、広い素子活性領域中の素子
分離領域は周囲のポリシリコン層より高さを高くするこ
とが可能になる。
ク等の広い素子活性領域中に形成されたポリシリコン層
はデッシング(dishing) により素子分離領域の高さより
低いところまで削れるため、広い素子活性領域中の素子
分離領域は周囲のポリシリコン層より高さを高くするこ
とが可能になる。
【００１６】ＣＭＰ法の条件としては、例えばスラリー
としてシリカパウダーとアミンベースのアルカリ溶液を
使用し、ポリシリコンを選択的に研磨するために、シリ
カパウダーの砥粒濃度を０．１〜２％にすることにより
物理的研磨よりも化学的研磨を強する方法がある。
としてシリカパウダーとアミンベースのアルカリ溶液を
使用し、ポリシリコンを選択的に研磨するために、シリ
カパウダーの砥粒濃度を０．１〜２％にすることにより
物理的研磨よりも化学的研磨を強する方法がある。
【００１７】次に図２（Ｅ）に示すように、その上にＣ
ＶＤ法によりリンがドープされたポリシリコン層８０お
よび酸化膜９０をそれぞれ厚さ３０〜１００ｎｍ、１０
０〜３００ｎｍ堆積する。次に図２（Ｅ）に示すよう
に、前記酸化膜９０とポリシリコン８０をパターニング
することによりゲート電極１００を形成する。
ＶＤ法によりリンがドープされたポリシリコン層８０お
よび酸化膜９０をそれぞれ厚さ３０〜１００ｎｍ、１０
０〜３００ｎｍ堆積する。次に図２（Ｅ）に示すよう
に、前記酸化膜９０とポリシリコン８０をパターニング
することによりゲート電極１００を形成する。
【００１８】この後図２（Ｇ）に示すように、全面にＣ
ＶＤ法により酸化膜を堆積した後全面エッチバックする
ことにより、サイドウォール１１０が形成される。この
後図２（Ｈ）に示すように、イオン注入により高濃度拡
散領域１２０を形成する。イオン注入条件は、例えばひ
素を用い、１０〜３０ｋｅＶ、１Ｅ１５〜１Ｅ１６（／
ｃｍ2 ）で行う。
ＶＤ法により酸化膜を堆積した後全面エッチバックする
ことにより、サイドウォール１１０が形成される。この
後図２（Ｈ）に示すように、イオン注入により高濃度拡
散領域１２０を形成する。イオン注入条件は、例えばひ
素を用い、１０〜３０ｋｅＶ、１Ｅ１５〜１Ｅ１６（／
ｃｍ2 ）で行う。
【００１９】以上に示すように、本発明の半導体装置の
製造方法は、アライメントマーク形成領域５０及び素子
分離領域の半導体基板１０上に第１の熱酸化膜２０を形
成し、熱酸化膜２０上にポリシリコン層３０と絶縁膜４
０を順次形成する。このアライメントマーク形成領域５
０及び前記素子分離領域に形成された前記酸化膜４０と
ポリシリコン層３０をパターニングすることにより、前
記アライメントマーク形成領域５０に前記酸化膜４０及
び前記ポリシリコン層３０の材料からなるアライメント
マーク５５を形成すると共に素子分離領域にポリシリコ
ン層３０の材料からなるフィールドシールド電極形状を
形成する。その後に、前記フィールドシールド電極の側
壁にサイドウォール酸化膜６０を形成し、前記素子分離
領域に囲まれた素子活性領域の半導体基板１０上にゲー
ト酸化膜７０とゲート電極となるポリシリコン層８０を
順次形成する。しかる後、前記酸化膜４０が露出するま
で前記ポリシリコン層４０を化学的機械的研磨方法によ
ってエッチングすることにより、プレーナーフィールド
シールドプロセスにおけるフォト工程でアライメントマ
ークの検出が容易にすることを可能となる。
製造方法は、アライメントマーク形成領域５０及び素子
分離領域の半導体基板１０上に第１の熱酸化膜２０を形
成し、熱酸化膜２０上にポリシリコン層３０と絶縁膜４
０を順次形成する。このアライメントマーク形成領域５
０及び前記素子分離領域に形成された前記酸化膜４０と
ポリシリコン層３０をパターニングすることにより、前
記アライメントマーク形成領域５０に前記酸化膜４０及
び前記ポリシリコン層３０の材料からなるアライメント
マーク５５を形成すると共に素子分離領域にポリシリコ
ン層３０の材料からなるフィールドシールド電極形状を
形成する。その後に、前記フィールドシールド電極の側
壁にサイドウォール酸化膜６０を形成し、前記素子分離
領域に囲まれた素子活性領域の半導体基板１０上にゲー
ト酸化膜７０とゲート電極となるポリシリコン層８０を
順次形成する。しかる後、前記酸化膜４０が露出するま
で前記ポリシリコン層４０を化学的機械的研磨方法によ
ってエッチングすることにより、プレーナーフィールド
シールドプロセスにおけるフォト工程でアライメントマ
ークの検出が容易にすることを可能となる。
【００２０】また、本発明の半導体装置は、アライメン
トマーク形成領域及び素子分離領域の半導体基板上に形
成された第１の絶縁膜と、前記第１の絶縁膜上に形成さ
れた第１のシリコン薄膜とを有する半導体装置におい
て、前記アライメントマーク形成領域に前記第１のシリ
コン薄膜の材料からなるアライメントマークパターン形
状と、前記素子分離領域に前記第１のシリコン薄膜の材
料からなるフィールドシールド電極形状とを備え、少な
くとも前記アライメントマークの表面と前記フィールド
シールド電極表面との高さが同一レベルとなる。
トマーク形成領域及び素子分離領域の半導体基板上に形
成された第１の絶縁膜と、前記第１の絶縁膜上に形成さ
れた第１のシリコン薄膜とを有する半導体装置におい
て、前記アライメントマーク形成領域に前記第１のシリ
コン薄膜の材料からなるアライメントマークパターン形
状と、前記素子分離領域に前記第１のシリコン薄膜の材
料からなるフィールドシールド電極形状とを備え、少な
くとも前記アライメントマークの表面と前記フィールド
シールド電極表面との高さが同一レベルとなる。
【００２１】
【発明の効果】以上、本発明による半導体装置の製造方
法は、プレーナーフィールドシールドプロセスにおい
て、アライメントマーク等の広い素子活性領域中に形成
されたポリシリコンはデッシングにより薄膜化されてい
るので、その中に形成されたアライメントマークは周囲
のポリシリコンから突出するため検出が容易になる。そ
のため、ゲート電極配線層の形成を容易にする効果があ
る。
法は、プレーナーフィールドシールドプロセスにおい
て、アライメントマーク等の広い素子活性領域中に形成
されたポリシリコンはデッシングにより薄膜化されてい
るので、その中に形成されたアライメントマークは周囲
のポリシリコンから突出するため検出が容易になる。そ
のため、ゲート電極配線層の形成を容易にする効果があ
る。
【図１】 本発明の一実施の形態を説明するための半導
体装置の製造工程を示す概略縦断面図である。
体装置の製造工程を示す概略縦断面図である。
【図２】 図１に続く半導体装置の製造工程を示す概略
縦断面図である。
縦断面図である。
【図３】 活性領域の長さとアライメントマークの検出
感度の関係を示す。
感度の関係を示す。
１０：半導体基板 ２０：シールドゲート酸化膜 ３０：シールドポリシリコン膜 ４０：シールド酸化膜 ５０：アライメントマーク形成領域 ５５：アライメントマーク ６０：シールドサイドウォール ７０：ゲート酸化膜 ８０：ゲートポリシリコン膜 ９０：酸化膜 １００：ゲート電極 １１０：サイドウォール １２０：高濃度拡散領域
Claims (5)
- 【請求項１】 アライメントマーク形成領域及び素子分
離領域の半導体基板上に第１の絶縁膜を形成する第１の
工程と、 前記第１の絶縁膜上に第１のシリコン薄膜を形成する第
２の工程と、 前記第１のシリコン薄膜上に第２の絶縁膜を形成する第
３の工程と、 前記アライメントマーク形成領域及び前記素子分離領域
に形成された前記第２の絶縁膜と前記第１のシリコン薄
膜をパターニングすることにより、前記アライメントマ
ーク形成領域に前記第２の絶縁膜及び前記第１のシリコ
ン薄膜の材料からなるアライメントマークを形成すると
共に、前記素子分離領域に前記第１のシリコン薄膜の材
料からなるフィールドシールド電極形状を形成する第４
の工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第４の工程後に、前記フィールドシールド電極の側
壁にサイドウォール絶縁膜を形成する第５の工程と、 前記素子分離領域に囲まれた素子活性領域の半導体基板
上に第３の絶縁膜を形成する第６の工程と、 少なくとも前記第２、３の絶縁膜上に第２のシリコン薄
膜を形成する第７の工程と、 前記第２の絶縁膜が露出するまで前記第２のシリコン薄
膜をエッチングする第８の工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 請求項１に記載の前記第４の工程のパタ
ーニング工程が、前記フィールドシールド電極のパター
ン形成と前記アライメントマークのパターン形成とを含
み、それぞれが分離したパターン形成工程であることを
特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２に記載の前記第８の工程のエッ
チングは、化学的機械的研磨方法によって行われて前記
第２のシリコン薄膜を研磨することを特徴とする半導体
装置の製造方法。 - 【請求項５】 アライメントマーク形成領域及び素子分
離領域の半導体基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜上に形成された第１のシリコン薄膜とを
有する半導体装置において、 前記アライメントマーク形成領域に前記第１のシリコン
薄膜の材料からなるアライメントマークパターン形状
と、 前記素子分離領域に前記第１のシリコン薄膜の材料から
なるフィールドシールド電極形状とを備え、 前記アライメントマークの表面と前記フィールドシール
ド電極表面との高さが同一レベルとなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8518997A JPH10284590A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8518997A JPH10284590A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284590A true JPH10284590A (ja) | 1998-10-23 |
Family
ID=13851719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8518997A Withdrawn JPH10284590A (ja) | 1997-04-03 | 1997-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783803A (zh) * | 2016-11-30 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | 一种减少光刻标记图形损失的方法和半导体结构 |
-
1997
- 1997-04-03 JP JP8518997A patent/JPH10284590A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783803A (zh) * | 2016-11-30 | 2017-05-31 | 武汉新芯集成电路制造有限公司 | 一种减少光刻标记图形损失的方法和半导体结构 |
| CN106783803B (zh) * | 2016-11-30 | 2019-01-25 | 武汉新芯集成电路制造有限公司 | 一种减少光刻标记图形损失的方法和半导体结构 |
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |