JP4598047B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、特に、半導体基板上で素子分離された活性領域（以下、アクティブ領域と称する）に半導体素子を形成する製造方法に関する。
半導体装置の高集積化および高機能化が進展するにともない、ＭＯＳトランジスタ等の半導体素子を分離する素子分離領域の微細化が求められている。素子分離領域を微細化する技術としては、近年ではトレンチ素子分離（Shallow Trench Isolation、以下ＳＴＩと称する）技術が注目を集めている。
ＳＴＩ技術では、エッチングにより溝（以下、トレンチと称する）を形成して、そのトレンチ内に絶縁物を埋め込むことで素子分離が形成される。そのため、設計寸法からの寸法変換差が少なく原理的に微細化に適している。また、絶縁物を埋め込んだ後は、エッチバック法や化学機械研磨（Chemical Mechanical Polishing、以下ＣＭＰと称する）法による平坦化を行うため、高精度なリソグラフィ工程に必要な表面平坦性が得られるという点でも有利となっている。また、形成されるトレンチは素子分離のためだけではなく、ホトリソグラフィ工程における高精度の位置合わせを行うためのアライメントマークとしても用いられる。この場合、アライメント光の十分な光学的波形強度を維持するために、アライメントマークとして用いられるトレンチ内の酸化膜はＣＭＰを行った後にエッチングにより除去される必要がある。
図１は、従来の半導体装置の製造方法を示し、特に、ＳＴＩ技術を用いた素子分離及びアライメントマーク形成を行う工程を示している。
トレンチ埋め込み工程（ａ）において、シリコン基板１０１の表面にパッド酸化膜１０２、シリコン窒化膜１０３を形成し、さらにホトリソグラフィ及びエッチングにより、素子分離及びアライメントマーク用の複数のトレンチ１１０及び１２０を形成した後に、酸化膜１０５をトレンチ１１０及び１２０内に埋め込む。
ＡＣＷホトリソ／エッチング工程（ｂ）において、素子分離用トレンチ１１０を除くアクティブ領域１３０上の酸化膜１０５をホトリソグラフィ及びエッチングにより除去する。これは、後工程のＳＴＩ−ＣＭＰによっても大面積の酸化膜１０５が残ることを防ぐためである。ここで、ＡＣＷとはアクティブウィンドウ（Active Window）を意味する。
ＳＴＩ−ＣＭＩ工程（ｃ）において、酸化膜１０５が残存するシリコン基板１０１をＣＭＰによる研磨により平坦化し、トレンチ１１０及び１２０内部にのみ酸化膜１０５を残す。
ＡＭホトリソ／エッチング工程（ｄ）において、アライメントマーク用トレンチ１２０内の酸化物１０５を、ホトリソグラフィ及びエッチングによって除去する。ＡＭとはアライメントマーク（Alignment Mark）を意味する。かかる工程を実施するのは、アライメント光に対し吸収の大きい膜、例えばポリシリコン膜が存在する場合のホトリソグラフィ工程において、アライメントマークの段差量が不十分であることで充分なアライメント波形強度が得られないからである。充分なアライメント波形強度が得られないと、アライメント精度が劣化するのみならず、場合よってはアライメントが不可能となる。
しかし一方で、かかるＡＭホトリソ／エッチング工程の必要性は製造コストを押し上げる要因となっている。そのためかかる工程を削減するための幾つかの提案がなされている。例えば、特許文献１には、広い面積の活性領域が形成される領域の埋め込み絶縁膜とアライメントマークが形成される領域の埋め込み絶縁膜の一部を、ホトリソ及びエッチング工程により同時に除去することが開示されている（図１（ｃ）及び明細書［００２２］〜［００２４］並びに図４（ａ）及び明細書［００３４］〜［００３５］参照）。特許文献２には、アライメントマーク用トレンチ分離酸化膜のエッチングを、ウエル形成や、しきい値調整のイオン注入のレジストパターンのマスクを流用して行うことが記載されている。また、特許文献３には、大面積の活性領域上及びアライメントパターン用のトレンチ上の酸化シリコン膜を同時に除去することが記載されている（図１（２）及び明細書［００２１］〜［００２２］参照）。
特開２００２−１３４７０１号公報
特開２００１−１０２４４０号公報
特開２００２−５０６８２号公報
しかしながら、大面積のアクティブ領域上の酸化膜の除去とアライメントマーク部の酸化膜の除去とを同一工程で実行した場合にも、アライメントマーク部の酸化膜が残存し、ウェハの面内位置またはロットの違いによっては酸化膜の厚さが異なりアライメント精度を悪化させる虞がある。
本発明の目的は、半導体装置の製造において製造コストの削減を図ると共に、十分なアライメント精度を常に確保し得る半導体装置の製造方法を提供することである。
本発明による製造方法は、半導体基板上に設けられる活性領域に複数の半導体素子を形成して半導体装置を製造する製造方法であって、前記半導体基板上に、複数の素子分離用トレンチと複数のアライメントマーク用トレンチとを形成し、前記トレンチの双方が形成された半導体基板上に酸化膜を積層する第１工程と、前記素子分離用トレンチをマスクするレジストマスクを用いたエッチングを行って、前記活性領域に積層された酸化膜と前記アライメントマーク用トレンチ内部に積層された略全ての酸化膜を除去する第２工程と、前記アライメントマーク用トレンチ内部を犠牲酸化膜によって被覆する第３工程と、前記酸化膜が除去された半導体基板の面を研磨することによって前記素子分離用トレンチに積層されて残った酸化膜を平坦化して前記活性領域を前記半導体素子毎に分離する第４工程と、前記犠牲酸化膜をリフトオフする第５工程と、前記アライメントマーク用トレンチを用いて前記半導体素子を形成するためレジストマスクの位置決めを行う第６工程と、を含み、前記犠牲酸化膜によって被覆する第３工程は、前記アライメントマーク用トレンチ内部と共に、前記素子分離用トレンチに積層された酸化膜を前記犠牲酸化膜によって被覆する工程であることを特徴とする。
本発明による製造方法によれば、半導体装置の製造において、余分なホトリソグラフィ及びエッチング工程を削除することで製造コストの削減が図られると共に、十分なアライメント精度が常に確保され得る。
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図２は、本発明の第１の実施例を示し、本発明による半導体装置の製造方法の工程を示している。ここで、該半導体装置には、ＭＯＳトランジスタ等形成のためのアクティブ領域を分離するため素子分離用トレンチと、アライメントマーク用トレンチとが形成される。アライメントマーク用トレンチは、半導体素子の配列を規定するグリッドラインに沿って形成される。
＜第１の実施例＞
図２は、本発明の第１の実施例を示し、本発明による半導体装置の製造方法の工程を示している。ここで、該半導体装置には、ＭＯＳトランジスタ等形成のためのアクティブ領域を分離するため素子分離用トレンチと、アライメントマーク用トレンチとが形成される。アライメントマーク用トレンチは、半導体素子の配列を規定するグリッドラインに沿って形成される。
トレンチ埋め込み工程（ａ）において、シリコン基板１０１の表面にパッド（ＰＡＤ）酸化膜１０２、シリコン窒化膜１０３を形成し、さらにホトリソグラフィ及びエッチングにより、素子分離及びアライメントマーク用の複数のトレンチ１１０及び１２０を形成した後に、半導体基板１０１上にシリコン酸化膜を積層することによって、酸化膜１０５をトレンチ１１０及び１２０内に埋め込む。
ＡＣＷホトリソ／エッチング工程（ｂ）において、素子分離用トレンチ１１０を除くアクティブ領域１３０上の酸化膜１０５をホトリソグラフィ及びエッチングにより除去する。この際に、同時にアライメントマーク用トレンチ１２０内の酸化膜１０５も除去する。すなわち、ＡＣＷホトリソグラフィにおいて、アクティブ領域１３０及びアライメントマーク用トレンチ１２０を開口するレジストマスクを露光及び現像し、ＡＣＷエッチングにおいて、該レジストマスクを用いてアライメントマーク用トレンチ１２０の酸化膜１０５を完全に除去すると共に、大面積のアクティブ領域１３０上の酸化膜１０５を完全に除去して窒化膜１０３を露出させる。
実際に、エッチング条件を適切に調整することにより、グリッドライン上に搭載されているアライメントマーク及び合わせずれ量測定用マークのためのトレンチ内の酸化膜を完全に除去できることが実証されている。また、狭スリット（０．８μｍ程度）〜広スリット（４μｍ程度）のスリットマークのトレンチは、完全に酸化膜が除去されることが実証されている。
ＳＴＩ−ＣＭＩ工程（ｃ）において、酸化膜１０５が残存するシリコン基板１０１の表面をＣＭＰによった研磨により平坦化する。これにより、素子分離用トレンチ１１０に積層されて残った酸化膜１０５が平坦化され活性領域１３０が半導体素子毎に分離される。この後、希ＨＦを用いた洗浄（ＤＨＦ）を行い、さらに加熱したリン酸を用いてシリコン窒化膜１０３及びパッド酸化膜１０２を除去する。
半導体素子形成工程（ｄ）において、シリコン基板１０１にポリシリコン膜を積層した後に、アライメントマーク用トレンチ１２０をレジストマスクの位置決めに用いた公知のホトリソグラフィ技術によってトランジスタ等の半導体素子１４０を形成し、半導体装置を完成させる。
図３は、アライメント波形形状及びアライメント精度の結果例を示している。ここで、半導体素子形成工程におけるホトリソグラフィ適用におけるアライメント波形の形状が、ＡＭホトリソ／エッチング工程によったアライメントマーク用トレンチ内の酸化膜除去の場合（ａ）と、本発明の適用によりＡＣＷホトリソ／エッチング工程によったアライメントマーク用トレンチ内の酸化膜除去の場合（ｂ）との両方の場合について比較されている。両者の場合で、全く同等のアライメント波形形状が得られ、十分な分解能のアライメント精度が得られることがわかる。
以上の第１の実施例において、本発明を適用することで、従来の如きＡＭホトリソ／エッチング工程を設けてアライメントマーク用トレンチ内の酸化膜を抜く必要がなくなり、製造コストが削減できる。かかる工程の削減は、マスク数の削減にもつながり、コスト低減効果が大きい。また、第１の実施例においては、ＡＣＷホトリソ／エッチング工程において、アライメントマーク用トレンチ内に堆積されている酸化膜は全てほぼ完全に除去され、残存する酸化膜の厚さバラツキによるアライメント精度に対する悪影響を無くしている。
＜第２の実施例＞
第２の実施例は、ＡＣＷホトリソ／エッチング工程において、アライメントマーク用トレンチ内に堆積されている酸化膜を全て除去した後に、アライメントマーク用トレンチ内を含むウェハ全面に酸化膜（犠牲酸化膜）を形成することにより異物を除去する形態である。この点、第１の実施例においては、ＣＭＰ工程において生じる異物がアライメントマーク部の溝内から除去され難くなる可能性があった。
＜第２の実施例＞
第２の実施例は、ＡＣＷホトリソ／エッチング工程において、アライメントマーク用トレンチ内に堆積されている酸化膜を全て除去した後に、アライメントマーク用トレンチ内を含むウェハ全面に酸化膜（犠牲酸化膜）を形成することにより異物を除去する形態である。この点、第１の実施例においては、ＣＭＰ工程において生じる異物がアライメントマーク部の溝内から除去され難くなる可能性があった。
図４は、実際のマーク部拡大ＳＥＭ写真並びにマーク部断面の想像図である。（ａ）のマーク部拡大ＳＥＭ写真を参照すると、トレンチ（ＴＲ）溝が５０Ｋ倍に拡大されて撮像されている。ここで、トレンチ側壁に囲まれたトレンチ内部に幾つかの異物が観測される。また、（ｂ）のマーク部断面を参照すると、トレンチ内部やその側壁に残る異物の様子が示されている。かかる異物は、ＣＭＰ工程における研磨剤（スラリ−）や研磨パッドの削り滓等の残留物や、大面積の活性領域エッジに生じる尖がり部が、後に実行されるＣＭＰ工程によって折れてしまってできる残量物と想定される。
また、トレンチ内部のシリコン基板が剥き出しになっているため、ＳＴＩ−ＣＭＰ工程後の洗浄においても、希ＨＦを用いた洗浄（ＤＨＦ）では異物を除去することが困難である。そこで、希ＨＦに加えてアンモニア過水で洗浄することによりかかる異物を除去する方法も想定されるが、かかる方法では、剥き出しのシリコン表面に過度の薬液処理を加えることになり、最終的な半導体装置の素子特性に悪影響を与えることが懸念される。
さらに、ＳＴＩ−ＣＭＰ工程後にシリコン窒化膜を除去するには通常加熱したリン酸が用いられるが、加熱したリン酸はシリコン自体もエッチングすることから、アライメントマーク用トレンチ内や上部の剥き出しのシリコン基板がエッチングされて表面荒れ（ブラックＳｉ）が発生する虞がある。この表面荒れは後工程のホトリソグラフィにおけるレジストマスクの合わせ精度の低下に繋がる。
図５は、本発明の第２の実施例を示し、本発明による半導体装置の製造方法の工程を示している。第２の実施例において、トレンチ埋め込み工程（ａ）及びＡＣＷホトリソ／エッチング工程（ｂ）が第１の実施例の場合と同様に実施される。
次に、犠牲酸化膜形成工程（ｃ）として、シリコン基板１０１のウェハ全面に、ＣＤＶ法や熱酸化などの方法により犠牲酸化膜１０７及び１０８を形成する。この犠牲酸化膜１０６の膜厚は、アライメントマーク用トレンチ１２０内や上部の剥き出しのシリコン基板１０１を被覆するように調整される。さらに必要であれば、犠牲酸化膜１０８の膜質は、ＳＴＩ−ＣＭＰ後の洗浄により異物を除去した後も、アライメントマーク用トレンチ１２０内や上部のシリコン基板１０１が剥き出しにならないような膜厚に調整されてもよい。
ＳＴＩ−ＣＭＩ工程（ｃ）において、犠牲酸化膜１０７及び１０８及び酸化膜１０５が残存するシリコン基板１０１の表面をＣＭＰによる研磨によって平坦化する。これにより、素子分離用トレンチ１１０に積層されて残った酸化膜１０５が平坦化され活性領域１３０が半導体素子毎に分離される。この後に、希ＨＦを用いた洗浄（ＤＨＦ）等のウエットエッチングにより、犠牲酸化膜１０７及び１０８を除去する。この過程で、アライメントマーク用トレンチ１２０内に残存している異物がリフトオフされる。さらに加熱したリン酸を用いてシリコン窒化膜１０３及びパッド酸化膜１０２を除去する。
半導体素子形成工程（ｄ）において、シリコン基板１０１にポリシリコン膜を積層した後に、アライメントマーク用トレンチ１２０をレジストマスクの位置決めに用いた公知のホトリソグラフィ技術によってトランジスタ等の半導体素子１４０を形成し、半導体装置を完成させる。
以上の第２の実施例において、本発明を適用することで、ＡＭホトリソグラフィ及びエッチング工程が削除され、製造コストが削減される。さらに、ＡＣＷホトリソグラフィ及びエッチングにて剥き出しになったアライメントマーク領域のシリコン基板表面が犠牲酸化膜１０８で被覆される。これにより、後のＳＴＩ−ＣＭＰ工程において、トレンチ１２０内部にＣＭＰの研磨剤（スラリー）や研磨パッドの削り滓等の異物が入った場合でも、犠牲酸化膜１０８がリフトオフされることにより希ＨＦなどの一般的な洗浄によって異物を除去することが容易に可能となる。また、アクティブ領域１３０近傍の酸化膜１０５のエッジに生じる尖がり部が、犠牲酸化膜１０７により補強されることでＣＭＰによって異物となるのを防止することができる。
さらに、ＳＴＩ−ＣＭＰ後の洗浄によりトレンチ１２０内部の異物を除去した後も、アライメントマーク用トレンチ１２０内や上部のシリコン基板１０１が露出することないように犠牲酸化膜１０８の膜厚を確保しておけば、後工程でシリコン窒化膜１０３を除去する場合に、シリコン基板１０１の表面がエッチングにより荒れることがない。これにより後工程のホトリソグラフィにおけるレジストマスクの合わせ精度の低下が防止できる。
１００ 半導体装置
１０１ シリコン基板
１０２ パッド酸化膜
１０３ シリコン窒化膜
１０５ 酸化膜
１０６ デバイストレンチ部
１０７、１０８ 犠牲酸化膜
１１０ 素子分離用トレンチ
１２０ アライメントマーク用トレンチ
１３０ アクティブ領域
１４０ 半導体素子
１０１ シリコン基板
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１０５ 酸化膜
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１０７、１０８ 犠牲酸化膜
１１０ 素子分離用トレンチ
１２０ アライメントマーク用トレンチ
１３０ アクティブ領域
１４０ 半導体素子
Claims (1)
- 半導体基板上に設けられる活性領域に複数の半導体素子を形成して半導体装置を製造する製造方法であって、
前記半導体基板上に、複数の素子分離用トレンチと複数のアライメントマーク用トレンチとを形成し、前記トレンチの双方が形成された半導体基板上に酸化膜を積層する第１工程と、
前記素子分離用トレンチをマスクするレジストマスクを用いたエッチングを行って、前記活性領域に積層された酸化膜と前記アライメントマーク用トレンチ内部に積層された略全ての酸化膜を除去する第２工程と、
前記アライメントマーク用トレンチ内部を犠牲酸化膜によって被覆する第３工程と、
前記酸化膜が除去された半導体基板の面を研磨することによって前記素子分離用トレンチに積層されて残った酸化膜を平坦化して前記活性領域を前記半導体素子毎に分離する第４工程と、
前記犠牲酸化膜をリフトオフする第５工程と、
前記アライメントマーク用トレンチを用いて前記半導体素子を形成するためレジストマスクの位置決めを行う第６工程と、
を含み、前記犠牲酸化膜によって被覆する第３工程は、前記アライメントマーク用トレンチ内部と共に、前記素子分離用トレンチに積層された酸化膜を前記犠牲酸化膜によって被覆する工程であることを特徴とする製造方法。
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