JP2004111532A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】製造工程の煩雑化を抑制しつつ、ボックスマークあるいはアライメントマークの検出精度を向上させる。
【解決手段】ボックスマーク領域あるいはアライメントマーク領域において、トレンチ２からアクティブ領域にかかる範囲をエッチングすることにより、トレンチ２の周囲にダミーパターン７を形成し、絶縁膜３のＣＭＰを行うことにより、絶縁膜３が埋め込まれるトレンチ２内に段差８を形成する。
【選択図】 図１
【解決手段】ボックスマーク領域あるいはアライメントマーク領域において、トレンチ２からアクティブ領域にかかる範囲をエッチングすることにより、トレンチ２の周囲にダミーパターン７を形成し、絶縁膜３のＣＭＰを行うことにより、絶縁膜３が埋め込まれるトレンチ２内に段差８を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造におけるボックスマークあるいはアライメントマークの形成方法に適用して好適なものである。
【０００２】
【従来の技術】
従来のＳＴＩ構造を有する半導体装置では、トレンチ内に埋め込まれた絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で精度よく平坦化するため、データ部およびスクライブライン部のアクティブ領域にダミーパターンを設ける方法がある。
【０００３】
図２は、従来の半導体装置の製造方法を示す断面図である。
図２（ａ）において、ＣＶＤなどにより、シリコン窒化膜（あるいはシリコン酸窒化膜）１７をシリコン基板１１上に堆積し、フォトリソグラフィー技術およびエッチング技術を用いて、シリコン窒化膜１７およびシリコン基板１１を掘り込むことにより、シリコン基板１１のデータ部およびスクライブライン部にトレンチ１２を形成する。
【０００４】
なお、データ部は、シリコン基板１１上のデバイスとして機能させる領域をいい、スクライブライン部は、シリコン基板１１をチップ上にダイシングするための領域をいう。
そして、これらデータ部およびスクライブライン部には、アクティブ領域およびＳＴＩなどの素子分離領域が含まれる。
【０００５】
そして、例えば、ＣＶＤにより、トレンチ１２が埋め込まれるようにして、シリコン窒化膜１７が形成されたシリコン基板１１上に、シリコン酸化膜などの絶縁膜１３を堆積する。
ここで、絶縁膜１３をシリコン基板１１上に堆積すると、シリコン基板１１に形成されたトレンチ１２の位置に対応して、絶縁膜１３には凹部１４が形成される。
【０００６】
次に、図２（ｂ）に示すように、絶縁膜１３上にフォトレジスト１５を塗布し、フォトリソグラフィー技術を用いることにより、トレンチ１２からアクティブ領域にかかる範囲が覆われるように、フォトレジスト１５をパターニングする。次に、図２（ｃ）に示すように、パターニングされたフォトレジスト１５をマスクとして、絶縁膜１３のエッチングＥＴ２を行うことにより、トレンチ１２の周囲にダミーパターン１６を形成する。
【０００７】
次に、図２（ｄ）に示すように、フォトレジスト１５を除去し、ダミーパターン１６が形成された絶縁膜１３をＣＭＰにより研磨することで、絶縁膜１３を平坦化した後、シリコン窒化膜１７を除去する。
【０００８】
【発明が解決しようとする課題】
しかしながら、図２のダミーパターン１６を形成する方法では、トレンチ１２内に埋め込まれる絶縁膜１３の段差が小さくなる。
このため、ボックスマーク領域あるいはアライメントマーク領域に設けられるトレンチに対して、図２の方法を適用すると、画像認識の精度が低下し、ボックスマークあるいはアライメントマークの検出精度が劣化するという問題があった。
【０００９】
そこで、本発明の目的は、製造工程の煩雑化を抑制しつつ、ボックスマークあるいはアライメントマークの検出精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、半導体基板のデータ領域に形成された第１のトレンチと、前記半導体基板のボックスマーク領域に形成された第２のトレンチと、前記第１のトレンチ内に平坦に埋め込まれるとともに、前記第２のトレンチ内に段差ができるように埋め込まれた絶縁膜とを備えることを特徴とする。
【００１１】
これにより、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、ボックスマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
また、請求項２記載の半導体装置によれば、半導体基板のデータ領域に形成された第１のトレンチと、前記半導体基板のアライメントマーク領域に形成された第２のトレンチと、前記第１のトレンチ内に平坦に埋め込まれるとともに、前記第２のトレンチ内に段差ができるように埋め込まれた絶縁膜とを備えることを特徴とする。
【００１２】
これにより、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、アライメントマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、アライメントマークの検出精度を向上させることが可能となる。
また、請求項３記載の半導体装置の製造方法によれば、半導体基板のボックスマーク領域にトレンチを形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記トレンチとアクティブ領域との境界に跨るように、前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１３】
これにより、絶縁膜の平坦化工程との整合性を図りつつ、ボックスマーク領域の絶縁膜に段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
また、請求項４記載の半導体装置の製造方法によれば、半導体基板のアライメントマーク領域にトレンチを形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記トレンチとアクティブ領域との境界に跨るように、前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１４】
これにより、絶縁膜の平坦化工程との整合性を図りつつ、アライメントマーク領域の絶縁膜に段差を形成することができ、製造工程の煩雑化を抑制しつつ、アライメントマークの検出精度を向上させることが可能となる。
また、請求項５記載の半導体装置の製造方法によれば、半導体基板のデータ領域およびボックスマーク領域にトレンチをそれぞれ形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジストを塗布する工程と、前記データ領域のトレンチからアクティブ領域にかかる範囲を覆うとともに、前記ボックススマーク領域のトレンチからアクティブ領域にかかる範囲を露出させるように、前記フォトレジストをパターニングする工程と、前記パターニングされたフォトレジストをマスクとして、前前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１５】
これにより、データ領域とボックスマーク領域とで異なるルールにより形成されたマスクパターンを用いることで、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、ボックスマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
【００１６】
また、請求項６記載の半導体装置の製造方法によれば、半導体基板のデータ領域およびアライメントマーク領域にトレンチをそれぞれ形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジストを塗布する工程と、前記データ領域のトレンチからアクティブ領域にかかる範囲を覆うとともに、前記アライメントマーク領域のトレンチからアクティブ領域にかかる範囲を露出させるように、前記フォトレジストをパターニングする工程と、前記パターニングされたフォトレジストをマスクとして、前前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１７】
これにより、データ領域とアライメントマーク領域とで異なるルールにより形成されたマスクパターンを用いることで、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、アライメントマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、アライメントマークの検出精度を向上させることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１９】
図１において、ＣＶＤなどにより、シリコン窒化膜（あるいはシリコン酸窒化膜）９をシリコン基板１上に堆積し、フォトリソグラフィー技術およびエッチング技術を用いて、シリコン窒化膜９およびシリコン基板１を掘り込むことにより、シリコン基板１のスクライブライン上のボックスマーク領域およびアライメントマーク領域にトレンチ２を形成する。
【００２０】
そして、例えば、ＣＶＤにより、トレンチ２が埋め込まれるようにして、シリコン窒化膜９が形成されたシリコン基板１上に、シリコン酸化膜などの絶縁膜３を堆積する。
ここで、絶縁膜３をシリコン基板１上に堆積すると、シリコン基板１に形成されたトレンチ２の位置に対応して、絶縁膜３には凹部４が形成される。
【００２１】
次に、図１（ｂ）に示すように、絶縁膜３上にフォトレジスト５を塗布し、フォトリソグラフィー技術を用いてフォトレジスト５をパターニングするにより、トレンチ２からアクティブ領域にかかる範囲を露出させるための開口部６をフォトレジスト５に形成する。
次に、図１（ｃ）に示すように、開口部６が形成されたフォトレジスト５をマスクとして、絶縁膜３のエッチングＥＴ１を行うことにより、トレンチ２からアクティブ領域にかかる範囲の外側にダミーパターン７を形成する。
【００２２】
ここで、絶縁膜３のエッチング量は、絶縁膜３の凹部４の底が、トレンチ２の肩の位置よりも低くなるように設定することが好ましく、シリコン基板１の表面が露出するまで絶縁膜３のエッチングを行うようにしてもよい。
次に、図１（ｄ）に示すように、フォトレジスト５を除去し、ダミーパターン７が形成された絶縁膜３をＣＭＰにより研磨することで、絶縁膜３を平坦化した後、シリコン窒化膜９を除去する。
【００２３】
ここで、トレンチ２内では、エッチングＥＴ１により、絶縁膜３の表面がトレンチ２の肩の位置よりも低くなっているので、絶縁膜３を平坦化するためのＣＭＰを行った場合においても、トレンチ２内に段差８を残すことができる。
このため、絶縁膜の平坦化工程との整合性を図りつつ、ボックスマーク領域およびアライメントマーク領域の絶縁膜４に段差８を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークおよびアライメントマークの検出精度を向上させることが可能となる。
【００２４】
なお、上述した実施形態では、スクライブライン上のボックスマーク領域およびアライメントマーク領域にダミーパターン７を形成することにより、ボックスマーク領域およびアライメントマーク領域の絶縁膜４に段差８を形成する方法について説明したが、データ領域とボックスマーク領域またはアライメントマーク領域とで、異なるルールによりダミーパターンを形成するようにしてもよい。
【００２５】
例えば、データ領域のトレンチ上の絶縁膜には、図２のダミーパターン１６を形成し、ボックスマーク領域またはアライメントマーク領域のトレンチ上の絶縁膜には、図１のダミーパターン７を形成してから、絶縁膜のＣＭＰを行うようにしてもよい。
これにより、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、ボックスマーク領域またはアライメントマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークまたはアライメントマークの検出精度を向上させることが可能となる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、データ領域とボックスマーク領域とで、異なるダミーパターンを用いてＣＭＰを行うことにより、データ領域のＳＴＩの平坦性を維持しつつ、ボックスマーク領域のＳＴＩに段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１ シリコン基板、２ トレンチ、３ 絶縁膜、４ 凹部、５ フォトレジスト、６ 開口部、７、８ 段差、９ シリコン窒化膜、ＥＴ１ エッチング
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造におけるボックスマークあるいはアライメントマークの形成方法に適用して好適なものである。
【０００２】
【従来の技術】
従来のＳＴＩ構造を有する半導体装置では、トレンチ内に埋め込まれた絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で精度よく平坦化するため、データ部およびスクライブライン部のアクティブ領域にダミーパターンを設ける方法がある。
【０００３】
図２は、従来の半導体装置の製造方法を示す断面図である。
図２（ａ）において、ＣＶＤなどにより、シリコン窒化膜（あるいはシリコン酸窒化膜）１７をシリコン基板１１上に堆積し、フォトリソグラフィー技術およびエッチング技術を用いて、シリコン窒化膜１７およびシリコン基板１１を掘り込むことにより、シリコン基板１１のデータ部およびスクライブライン部にトレンチ１２を形成する。
【０００４】
なお、データ部は、シリコン基板１１上のデバイスとして機能させる領域をいい、スクライブライン部は、シリコン基板１１をチップ上にダイシングするための領域をいう。
そして、これらデータ部およびスクライブライン部には、アクティブ領域およびＳＴＩなどの素子分離領域が含まれる。
【０００５】
そして、例えば、ＣＶＤにより、トレンチ１２が埋め込まれるようにして、シリコン窒化膜１７が形成されたシリコン基板１１上に、シリコン酸化膜などの絶縁膜１３を堆積する。
ここで、絶縁膜１３をシリコン基板１１上に堆積すると、シリコン基板１１に形成されたトレンチ１２の位置に対応して、絶縁膜１３には凹部１４が形成される。
【０００６】
次に、図２（ｂ）に示すように、絶縁膜１３上にフォトレジスト１５を塗布し、フォトリソグラフィー技術を用いることにより、トレンチ１２からアクティブ領域にかかる範囲が覆われるように、フォトレジスト１５をパターニングする。次に、図２（ｃ）に示すように、パターニングされたフォトレジスト１５をマスクとして、絶縁膜１３のエッチングＥＴ２を行うことにより、トレンチ１２の周囲にダミーパターン１６を形成する。
【０００７】
次に、図２（ｄ）に示すように、フォトレジスト１５を除去し、ダミーパターン１６が形成された絶縁膜１３をＣＭＰにより研磨することで、絶縁膜１３を平坦化した後、シリコン窒化膜１７を除去する。
【０００８】
【発明が解決しようとする課題】
しかしながら、図２のダミーパターン１６を形成する方法では、トレンチ１２内に埋め込まれる絶縁膜１３の段差が小さくなる。
このため、ボックスマーク領域あるいはアライメントマーク領域に設けられるトレンチに対して、図２の方法を適用すると、画像認識の精度が低下し、ボックスマークあるいはアライメントマークの検出精度が劣化するという問題があった。
【０００９】
そこで、本発明の目的は、製造工程の煩雑化を抑制しつつ、ボックスマークあるいはアライメントマークの検出精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、半導体基板のデータ領域に形成された第１のトレンチと、前記半導体基板のボックスマーク領域に形成された第２のトレンチと、前記第１のトレンチ内に平坦に埋め込まれるとともに、前記第２のトレンチ内に段差ができるように埋め込まれた絶縁膜とを備えることを特徴とする。
【００１１】
これにより、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、ボックスマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
また、請求項２記載の半導体装置によれば、半導体基板のデータ領域に形成された第１のトレンチと、前記半導体基板のアライメントマーク領域に形成された第２のトレンチと、前記第１のトレンチ内に平坦に埋め込まれるとともに、前記第２のトレンチ内に段差ができるように埋め込まれた絶縁膜とを備えることを特徴とする。
【００１２】
これにより、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、アライメントマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、アライメントマークの検出精度を向上させることが可能となる。
また、請求項３記載の半導体装置の製造方法によれば、半導体基板のボックスマーク領域にトレンチを形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記トレンチとアクティブ領域との境界に跨るように、前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１３】
これにより、絶縁膜の平坦化工程との整合性を図りつつ、ボックスマーク領域の絶縁膜に段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
また、請求項４記載の半導体装置の製造方法によれば、半導体基板のアライメントマーク領域にトレンチを形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記トレンチとアクティブ領域との境界に跨るように、前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１４】
これにより、絶縁膜の平坦化工程との整合性を図りつつ、アライメントマーク領域の絶縁膜に段差を形成することができ、製造工程の煩雑化を抑制しつつ、アライメントマークの検出精度を向上させることが可能となる。
また、請求項５記載の半導体装置の製造方法によれば、半導体基板のデータ領域およびボックスマーク領域にトレンチをそれぞれ形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジストを塗布する工程と、前記データ領域のトレンチからアクティブ領域にかかる範囲を覆うとともに、前記ボックススマーク領域のトレンチからアクティブ領域にかかる範囲を露出させるように、前記フォトレジストをパターニングする工程と、前記パターニングされたフォトレジストをマスクとして、前前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１５】
これにより、データ領域とボックスマーク領域とで異なるルールにより形成されたマスクパターンを用いることで、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、ボックスマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
【００１６】
また、請求項６記載の半導体装置の製造方法によれば、半導体基板のデータ領域およびアライメントマーク領域にトレンチをそれぞれ形成する工程と、前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジストを塗布する工程と、前記データ領域のトレンチからアクティブ領域にかかる範囲を覆うとともに、前記アライメントマーク領域のトレンチからアクティブ領域にかかる範囲を露出させるように、前記フォトレジストをパターニングする工程と、前記パターニングされたフォトレジストをマスクとして、前前記絶縁膜を選択的にエッチングする工程と、前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする。
【００１７】
これにより、データ領域とアライメントマーク領域とで異なるルールにより形成されたマスクパターンを用いることで、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、アライメントマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、アライメントマークの検出精度を向上させることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１９】
図１において、ＣＶＤなどにより、シリコン窒化膜（あるいはシリコン酸窒化膜）９をシリコン基板１上に堆積し、フォトリソグラフィー技術およびエッチング技術を用いて、シリコン窒化膜９およびシリコン基板１を掘り込むことにより、シリコン基板１のスクライブライン上のボックスマーク領域およびアライメントマーク領域にトレンチ２を形成する。
【００２０】
そして、例えば、ＣＶＤにより、トレンチ２が埋め込まれるようにして、シリコン窒化膜９が形成されたシリコン基板１上に、シリコン酸化膜などの絶縁膜３を堆積する。
ここで、絶縁膜３をシリコン基板１上に堆積すると、シリコン基板１に形成されたトレンチ２の位置に対応して、絶縁膜３には凹部４が形成される。
【００２１】
次に、図１（ｂ）に示すように、絶縁膜３上にフォトレジスト５を塗布し、フォトリソグラフィー技術を用いてフォトレジスト５をパターニングするにより、トレンチ２からアクティブ領域にかかる範囲を露出させるための開口部６をフォトレジスト５に形成する。
次に、図１（ｃ）に示すように、開口部６が形成されたフォトレジスト５をマスクとして、絶縁膜３のエッチングＥＴ１を行うことにより、トレンチ２からアクティブ領域にかかる範囲の外側にダミーパターン７を形成する。
【００２２】
ここで、絶縁膜３のエッチング量は、絶縁膜３の凹部４の底が、トレンチ２の肩の位置よりも低くなるように設定することが好ましく、シリコン基板１の表面が露出するまで絶縁膜３のエッチングを行うようにしてもよい。
次に、図１（ｄ）に示すように、フォトレジスト５を除去し、ダミーパターン７が形成された絶縁膜３をＣＭＰにより研磨することで、絶縁膜３を平坦化した後、シリコン窒化膜９を除去する。
【００２３】
ここで、トレンチ２内では、エッチングＥＴ１により、絶縁膜３の表面がトレンチ２の肩の位置よりも低くなっているので、絶縁膜３を平坦化するためのＣＭＰを行った場合においても、トレンチ２内に段差８を残すことができる。
このため、絶縁膜の平坦化工程との整合性を図りつつ、ボックスマーク領域およびアライメントマーク領域の絶縁膜４に段差８を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークおよびアライメントマークの検出精度を向上させることが可能となる。
【００２４】
なお、上述した実施形態では、スクライブライン上のボックスマーク領域およびアライメントマーク領域にダミーパターン７を形成することにより、ボックスマーク領域およびアライメントマーク領域の絶縁膜４に段差８を形成する方法について説明したが、データ領域とボックスマーク領域またはアライメントマーク領域とで、異なるルールによりダミーパターンを形成するようにしてもよい。
【００２５】
例えば、データ領域のトレンチ上の絶縁膜には、図２のダミーパターン１６を形成し、ボックスマーク領域またはアライメントマーク領域のトレンチ上の絶縁膜には、図１のダミーパターン７を形成してから、絶縁膜のＣＭＰを行うようにしてもよい。
これにより、データ領域のトレンチに埋め込まれる絶縁膜の平坦性を維持しつつ、ボックスマーク領域またはアライメントマーク領域のトレンチに埋め込まれる絶縁膜の段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークまたはアライメントマークの検出精度を向上させることが可能となる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、データ領域とボックスマーク領域とで、異なるダミーパターンを用いてＣＭＰを行うことにより、データ領域のＳＴＩの平坦性を維持しつつ、ボックスマーク領域のＳＴＩに段差を形成することができ、製造工程の煩雑化を抑制しつつ、ボックスマークの検出精度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１ シリコン基板、２ トレンチ、３ 絶縁膜、４ 凹部、５ フォトレジスト、６ 開口部、７、８ 段差、９ シリコン窒化膜、ＥＴ１ エッチング
Claims (6)
- 半導体基板のデータ領域に形成された第１のトレンチと、
前記半導体基板のボックスマーク領域に形成された第２のトレンチと、
前記第１のトレンチ内に平坦に埋め込まれるとともに、前記第２のトレンチ内に段差ができるように埋め込まれた絶縁膜とを備えることを特徴とする半導体装置。 - 半導体基板のデータ領域に形成された第１のトレンチと、
前記半導体基板のアライメントマーク領域に形成された第２のトレンチと、
前記第１のトレンチ内に平坦に埋め込まれるとともに、前記第２のトレンチ内に段差ができるように埋め込まれた絶縁膜とを備えることを特徴とする半導体装置。 - 半導体基板のボックスマーク領域にトレンチを形成する工程と、
前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、
前記トレンチとアクティブ領域との境界に跨るように、前記絶縁膜を選択的にエッチングする工程と、
前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板のアライメントマーク領域にトレンチを形成する工程と、
前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、
前記トレンチとアクティブ領域との境界に跨るように、前記絶縁膜を選択的にエッチングする工程と、
前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板のデータ領域およびボックスマーク領域にトレンチをそれぞれ形成する工程と、
前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にフォトレジストを塗布する工程と、
前記データ領域のトレンチからアクティブ領域にかかる範囲を覆うとともに、前記ボックススマーク領域のトレンチからアクティブ領域にかかる範囲を露出させるように、前記フォトレジストをパターニングする工程と、
前記パターニングされたフォトレジストをマスクとして、前前記絶縁膜を選択的にエッチングする工程と、
前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板のデータ領域およびアライメントマーク領域にトレンチをそれぞれ形成する工程と、
前記トレンチを埋め込むようにして、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にフォトレジストを塗布する工程と、
前記データ領域のトレンチからアクティブ領域にかかる範囲を覆うとともに、前記アライメントマーク領域のトレンチからアクティブ領域にかかる範囲を露出させるように、前記フォトレジストをパターニングする工程と、
前記パターニングされたフォトレジストをマスクとして、前前記絶縁膜を選択的にエッチングする工程と、
前記絶縁膜を研磨することにより、前記絶縁膜を平坦化する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002270157A JP2004111532A (ja) | 2002-09-17 | 2002-09-17 | 半導体装置および半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002270157A JP2004111532A (ja) | 2002-09-17 | 2002-09-17 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111532A true JP2004111532A (ja) | 2004-04-08 |
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|---|---|---|---|
| JP2002270157A Withdrawn JP2004111532A (ja) | 2002-09-17 | 2002-09-17 | 半導体装置および半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2004111532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114167692A (zh) * | 2020-09-10 | 2022-03-11 | 中国科学院微电子研究所 | 光刻对准结构、光刻对准方法、半导体存储器及电子设备 |
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2002
- 2002-09-17 JP JP2002270157A patent/JP2004111532A/ja not_active Withdrawn
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| CN114167692A (zh) * | 2020-09-10 | 2022-03-11 | 中国科学院微电子研究所 | 光刻对准结构、光刻对准方法、半导体存储器及电子设备 |
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