KR20100077998A - 반도체 소자 및 이의 제조방법 - Google Patents
반도체 소자 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20100077998A KR20100077998A KR1020080136099A KR20080136099A KR20100077998A KR 20100077998 A KR20100077998 A KR 20100077998A KR 1020080136099 A KR1020080136099 A KR 1020080136099A KR 20080136099 A KR20080136099 A KR 20080136099A KR 20100077998 A KR20100077998 A KR 20100077998A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- trench
- gate poly
- forming
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 27
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자 및 이의 제조 기술에 관한 것으로, 반도체 기판 상에 게이트 폴리를 형성하는 경우, 형성된 게이트 폴리가 반도체 기판의 표면과 같은 높이를 유지할 수 있도록 형성하여 게이트 폴리에 의해 발생되는 위상차를 발생시키지 않으며, PMD 라이너의 형성 공정을 수행하지 않기 위하여 게이트 산화막을 형성하기 전에 반도체 기판 상에 요구되어지는 게이트 폴리의 두께 만큼 반도체 기판 상에 식각을 수행하여 트렌치를 형성하고, 형성된 트렌치를 이용하여 게이트 폴리를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 게이트 폴리의 두께에 의해 발생되는 토폴로지 때문에 형성하는 PMD 라이너 층을 삭제할 수 있을 뿐만 아니라 이를 통해 콘택 식각 공정을 단순화 시킬 수 있다.
반도체, 게이트 폴리, PMD 라이너
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 반도체 기판 상에 게이트 폴리를 형성하는 경우, 형성된 게이트 폴리가 반도체 기판 상의 표면과 같은 높이를 유지할 수 있도록 형성하여 게이트 폴리에 의해 발생되는 위상차를 발생시키지 않는데 적합한 반도체 소자 및 이의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 폴리를 형성하는 방법에 있어서는, 형성되는 게이트 폴리의 높이로 인해 발생하는 토폴로지 때문에 PMD(Pre Metal Dielectric) 산화막을 증착하며, 이에 PMD 산화막의 증착 후, 화학적기계적 연마(Chemlcal Mechanical Polishing, 이하 CMP라 한다)를 수행하면 게이트 폴리와 반도체 기판의 PMD 두께가 틀리기 때문에 콘택 식각 시 선택비가 높은 층인 PMD 라이너층(예컨대, 실리콘 나이트라이드(Silicon Nitride)를 사용한다)이 필요하다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 게이트 폴리 형성 공정을 도시한 공정 순서도이다.
도 1a를 참조하면, 트렌치 소자 분리막(102)이 형성된 반도체 기판 상에 게이트 산화막(104)을 형성한 후, 형성된 산화막(104) 상에 폴리실리콘(106)을 증착한다.
그리고 포토레지스트 패턴(108)을 형성한 후 패터닝을 수행하여 도 1b에 도시한 바와 같이 게이트 폴리(106)를 형성한다.
이후 도 1c에 도시한 바와 같이 형성된 게이트 폴리(106)의 측벽에 스페이서(110)를 형성하고, 형성된 스페이서(110)를 포함한 반도체 기판 전면에 PMD 라이너 층(112)을 형성하게 된다.
그리고 도 1d에 도시한 바와 같이 형성된 PMD 라이너 층(112) 상에 PMD 산화막(114)을 형성하게 된다. 이때, 형성된 PMD 산화막(114)은 게이트 폴리(106)의 두께로 인해 일정 영역이 돌출될 수 있으므로 CMP 공정을 수행하여 도 1e에 도시한 바와 같이 평탄화를 진행하게 된다.
이후 도 1f에 도시한 바와 같이 평탄화된 PMD 산화막(114) 상에 포토레지스트(116)를 형성한 후, 콘택 패턴을 형성하여 도 1g에 도시한 바와 같이 콘택홀 형성을 위해 식각을 수행하게 된다.
이때, 반도체 기판 위의 PMD 산화막(114) 두께와 게이트 폴리(106) 위의 PMD 산화막(114) 두께가 틀리기 때문에 콘택 식각 수행 시 PMD 라이너 층(112)에서 식각 정지(Etch stop)가 되도록 식각 공정(Etch recipe)이 구성되어있으며, 식각 진행 후 PMD 라이너 층에 도달한 경우, 각각의 영역 별로 추가 식각을 수행하게 된다.
상기한 바와 같이 종래 기술에 의한 반도체 소자의 게이트 폴리를 형성하는 방법에 있어서는, 형성되는 게이트 폴리의 높이 때문에 발생하는 토폴로지 때문에 PMD 산화막을 증착하고, CMP를 수행한 경우, 게이트 폴리와 실리콘의 PMD 두께가 틀리기 때문에 콘택 식각 시 선택비가 높은 층인 PMD 라이너 층을 형성하여 식각을 수행해야만 하는 문제점이 있었다.
이에 본 발명은, 반도체 기판 상에 게이트 폴리를 형성하는 경우, 형성된 게이트 폴리가 반도체 기판의 실리콘 표면과 같은 높이를 유지할 수 있도록 형성하여 게이트 폴리에 의해 발생되는 위상차를 발생시키지 않는 반도체 소자 및 이의 제조방법을 제공한다.
또한 본 발명은, 반도체 기판 상에 게이트 폴리를 형성하는 경우, 형성된 게이트 폴리가 반도체 기판의 실리콘 표면과 같은 높이를 유지할 수 있도록 형성하여 콘택 식각 공정을 감소시킬 수 있는 반도체 소자 및 이의 제조방법을 제공한다.
본 발명의 일 실시예 반도에 소자의 구조는, 반도체 기판 상에 기 정의된 게이트 폴리 두께 만큼 식각되어 트렌치를 형성하는 게이트 폴리 구조 정의 영역과, 상기 반도체 기판 상에 형성되는 게이트 산화막과, 상기 게이트 산화막 상에 형성 되는 나이트라이드막과, 상기 나이트라이드막의 전면 식각을 통하여 상기 트렌치에 형성되는 스페이서와, 상기 트렌치를 포함하는 반도체 기판 전면에 폴리실리콘을 형성한 후, 전면 식각을 통하여 상기 트렌치에 형성된 게이트 폴리를 포함한다.
본 발명의 일 실시예 방법은, 반도체 기판 상에 기 정의된 게이트 폴리 두께 만큼 식각하여 트렌치를 형성하는 단계; 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 나이트라이드막을 형성하는 단계; 상기 나이트라이드막의 전면 식각을 통하여 상기 트렌치에 스페이서를 형성하는 단계; 상기 트렌치를 포함하는 반도체 기판 전면에 폴리실리콘을 형성하는 단계; 상기 형성된 폴리실리콘에 대한 전면 식각을 통하여 상기 트렌치에 게이트 폴리를 형성하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 게이트 폴리의 두께에 의해 발생되는 토폴로지 현상으로 인해 사용하는 PMD 라이너 층을 삭제할 수 있을 뿐만 아니라 이를 통해 콘택 식각 공정을 단순화 시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기 에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 반도체 기판 상에 게이트 폴리를 형성하는 경우, 형성된 게이트 폴리가 반도체 기판의 실리콘 표면과 같은 높이를 유지할 수 있도록 형성하는 것으로서, 게이트 산화막을 형성하기 전에 반도체 기판 상에 요구되어지는 게이트 폴리의 두께 만큼 반도체 기판 상에 식각을 수행하여 트렌치를 형성하고, 형성된 트렌치(Trench)를 이용하여 게이트 폴리를 형성하여 게이트 폴리에 의해 발생되는 위상차를 발생시키지 않으며, PMD 라이너의 형성 공정을 수행하지 않으므로, 공정 절차의 감소를 가능하게 하는 것이다.
이하 도면을 참조하여 상세히 설명하도록 한다.
도 2a 내지 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 폴리 형성 공정을 도시한 공정 순서도이다.
도 2a를 참조하면, 반도체 기판 상에 트렌치 소자 분리막(STI)(202)을 형성하게 되며, 이는 예를 들어, 반도체 기판의 상부에 패드 산화막과 나이트 라이드(Nitride)를 증착하고, 이어 나이트라이드 상부에 포토레지스트를 형성한다.
이후 STI 공정을 위해 식각하여야할 반도체 기판 상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 반도체 기판을 식각하여 트렌치 소자 분리막 공정을 위한 트랜치를 형성시킨다. 그리고 상기 트랜치를 실리콘 산화막 증착 공정을 통해 산화막으로 매립시켜 트렌치 소자 분리막(202)을 형성하게 된다.
이에 기존에는 반도체 기판 상에 트렌치 소자 분리막(202)을 형성한 후, 게이트 산화막을 형성하게 되나, 본 발명의 실시예에서는 게이트 산화막을 형성하기 전에 반도체 기판 상에 요구되어지는 게이트 폴리의 두께 만큼 반도체 기판 상에 식각을 수행하여 트렌치를 형성하게 된다. 이때, 형성되는 트렌치는 게이트 폴리 구조에 대한 정의 영역이 되는 것이다.
이후, 도 2b에 도시한 바와 같이 반도체 기판 상에 게이트 산화막(204)을 형성한 후, 형성된 산화막(204) 상에 나이트라이드막(206)을 형성하게 된다. 이에 형성된 나이트라이드막(206)은 도 2c에 도시한 바와 같이 나이트라이드막(206)에 대한 전면식각(blanket etch)을 통하여 반도체 기판 상에서는 제거되나, 트렌치 상에 완전히 제거되지 않고, 제거되지 않은 부분을 토대로 트렌치 측벽에 스페이서(206)를 형성하게 된다.
이후 도 2e에 도시한 바와 같이 스페이서(206)가 형성된 트렌치를 포함하는 반도체 기판 전면에 폴리실리콘(208)을 증착한다. 이때 증착되는 폴리실리콘(208)은 반도체 기판 전면에 증착되며, 반도체 기판 내의 스페이서(206)가 형성된 트렌치에도 갭필된다.
이후 도 2f에 도시한 바와 같이 증착된 폴리실리콘(208)에 대한 전면 식각을 수행하면, 트렌치에 갭필된 폴리실리콘(208)은 반도체 기판의 표면과 동일한 높이까지 채워진 상태로 식각되며, 이를 통해 트렌치 상에 갭필된 폴리실리콘을 토대로 게이트 폴리(208)를 형성하게 되는 것이다.
이후, 도 2g에 도시한 바와 같이 PMD 산화막(210)을 형성한 후, CMP 공정을 통하여 형성된 PMD 산화막(210)을 평탄화 시키게 된다. 평탄화된 PMD 산화막(210) 상에는 도 2h에 도시한 바와 같이 포토레지스트(212)를 형성한다.
이에 형성된 포토레지스트(212)에 대한 노광 및 현상 공정을 통하여 게이트 폴리(208)를 포함하는 콘택 영역에 대한 패턴을 형성하고, 형성된 패턴을 통하여 도 2i에 도시한 바와 같이 콘택 영역에 대한 식각을 수행하게 된다.
이때, 게이트 폴리(208)와 반도체 기판 간에는 위상차가 없기 때문에 콘택 영역에 대한 식각 공정은 게이트 폴리(208) 영역과 반도체 기판 영역에 대한 별다른 차이 없이 식각 공정을 수행하게 된다.
이상 설명한 바와 같이, 본 발명은 게이트 산화막을 형성하기 전에 반도체 기판 상에 기 정의된 게이트 폴리의 두께 만큼 반도체 기판 상에 식각을 수행하여 트렌치를 형성하고, 형성된 트렌치를 이용하여 게이트 폴리를 형성하여 게이트 폴리에 의해 발생되는 위상차를 발생시키지 않으며, PMD 라이너의 형성 공정을 수행하지 않으므로, 콘택 식각 공정 및 증착 공정을 감소시키게 되며, 콘택 식각 공정을 단순화 시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 게이트 폴리 형성 공정을 도시한 공정 순서도,
도 2a 내지 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 폴리 형성 공정을 도시한 공정 순서도.
< 도면의 주요 부분에 대한 부호 설명 >
202 : 소자 분리막 204 : 게이트 산화막
206 : 측벽 나이트라이드 208 : 게이트 폴리
210 : PMD 산화막 212 : 콘택 패턴
Claims (7)
- 반도체 기판 상에 기 정의된 게이트 폴리 두께 만큼 식각되어 트렌치를 형성하는 게이트 폴리 구조 정의 영역과,상기 반도체 기판 상에 형성되는 게이트 산화막과,상기 게이트 산화막 상에 형성되는 나이트라이드막과,상기 나이트라이드막의 전면 식각을 통하여 상기 트렌치에 형성되는 스페이서와,상기 트렌치를 포함하는 반도체 기판 전면에 폴리실리콘을 형성한 후, 전면 식각을 통하여 상기 트렌치에 형성된 게이트 폴리를 포함하는 반도체 소자.
- 제 1항에 있어서,상기 반도체 소자는,상기 게이트 폴리가 형성된 반도체 기판 상에 형성되는 PMD 산화막과,상기 PMD 산화막 상에 형성되어 콘택 영역에 대한 패턴을 형성하는 포토레지스트를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 반도체 기판은,트렌치 소자 분리막이 형성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 기 정의된 게이트 폴리 두께 만큼 식각하여 트렌치를 형성하는 단계;상기 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 나이트라이드막을 형성하는 단계;상기 나이트라이드막의 전면 식각을 통하여 상기 트렌치에 스페이서를 형성하는 단계;상기 트렌치를 포함하는 반도체 기판 전면에 폴리실리콘을 형성하는 단계;상기 형성된 폴리실리콘에 대한 전면 식각을 통하여 상기 트렌치에 게이트 폴리를 형성하는 단계를 포함하는 반도체 소자 및 이의 제조방법.
- 제 4항에 있어서,상기 방법은,상기 게이트 폴리가 형성된 반도체 기판 상에 PMD 산화막을 형성하는 단계;상기 PMD 산화막 상에 포토레지스트를 형성하여 콘택 영역에 대한 패턴을 형성하는 단계상기 콘택 영역에 대한 식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 및 이의 제조방법.
- 제 5항에 있어서,상기 방법은,상기 PMD 산화막을 형성한 후, 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 및 이의 제조방법.
- 제 5항에 있어서,상기 콘택 영역에 대한 식각을 수행하는 단계는,상기 반도체 기판의 표면 또는 상기 게이트 폴리의 상부가 드러날 때 까지 수행하는 것을 특징으로 하는 반도체 소자 및 이의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080136099A KR20100077998A (ko) | 2008-12-29 | 2008-12-29 | 반도체 소자 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080136099A KR20100077998A (ko) | 2008-12-29 | 2008-12-29 | 반도체 소자 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100077998A true KR20100077998A (ko) | 2010-07-08 |
Family
ID=42639281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080136099A KR20100077998A (ko) | 2008-12-29 | 2008-12-29 | 반도체 소자 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100077998A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962735A (zh) * | 2017-05-18 | 2018-12-07 | 台湾积体电路制造股份有限公司 | 时间依赖性介电击穿的缓解 |
-
2008
- 2008-12-29 KR KR1020080136099A patent/KR20100077998A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962735A (zh) * | 2017-05-18 | 2018-12-07 | 台湾积体电路制造股份有限公司 | 时间依赖性介电击穿的缓解 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101087835B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| KR101004691B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR101881594B1 (ko) | 측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법 | |
| KR20080113857A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR20080022611A (ko) | 미세 패턴의 형성 방법 | |
| KR100810895B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100845103B1 (ko) | 반도체소자의 제조방법 | |
| KR100726148B1 (ko) | 반도체소자의 제조방법 | |
| KR100895943B1 (ko) | 반도체 고전압 소자 제조 방법 | |
| CN109494149B (zh) | 半导体结构的制作方法 | |
| CN109003937B (zh) | 半导体存储器件的制作方法 | |
| US20070161253A1 (en) | Method of fabricating a trench isolation layer in a semiconductor device | |
| KR20100077998A (ko) | 반도체 소자 및 이의 제조방법 | |
| KR100650859B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR100591525B1 (ko) | 트렌치 캐패시터를 갖는 반도체 구조의 에칭 마스크 제조공정 및 이때의 공정을 이용하여 제조되는 에칭 마스크 | |
| JP2006100378A (ja) | 半導体装置及びその製造方法 | |
| KR20110047815A (ko) | 반도체장치 제조 방법 | |
| KR20060076498A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US7371665B2 (en) | Method for fabricating shallow trench isolation layer of semiconductor device | |
| JP2003158179A (ja) | 半導体装置およびその製造方法 | |
| KR100835420B1 (ko) | 반도체장치의 제조방법 | |
| KR100920000B1 (ko) | 반도체 소자의 컨택 형성 방법 | |
| KR100565759B1 (ko) | 반도체 소자의 제조방법 | |
| KR100760908B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100779015B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |