KR101087835B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 특히 네거티브 스페이서 패터닝 공정에서 두 개의 마스크 공정만을 포함하여 패터닝을 완료함으로써 반도체 소자의 제작비용을 절감할 수 있는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
본 발명의 반도체 소자의 미세패턴 형성방법은, 반도체 기판의 셀 영역에 라인 타입의 희생막 패턴을 형성함과 동시에, 주변회로 영역에 패드 패턴을 형성하는 단계; 상기 희생막 패턴 및 패드 패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 측벽에 갭필층을 형성하여, 상기 셀 영역에 상기 희생막 패턴과 갭필층을 포함하는 라인 앤 스페이스 패턴을 형성하는 단계; 및 상기 셀 영역의 라인 앤 스페이스 패턴을 일정 간격으로 분리함과 동시에, 주변회로 영역의 패드 패턴을 식각하여 주변회로 영역에 소정 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 미세 패턴 형성방법{METHOD FOR FABRICATING FINE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것이다. 보다 상세하게는 스페이서 패터닝 공정을 포함하는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
최근 반도체 소자의 미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)은 감소되면서 점점 미세해 지고 있다. 이와 같이 선폭이 미세한 패턴을 형성하기 위해서 리소그래피 공정(Lithography Process)의 발전이 요구된다.
리소그래피 공정이란, 기판 상부에 감광막(photoresist)을 도포하고, 365㎚, 248㎚, 193㎚ 및 153㎚ 등의 파장 길이를 가지는 광원을 이용하여 미세 패턴이 정의된 노광 마스크를 사용하여 감광막에 노광 공정을 수행한 다음, 현 상(development) 공정을 수행하여 미세 패턴을 정의하는 감광막 패턴을 형성하는 공정이다.
이와 같은 리소그래피 공정은 R = k1×λ / NA와 같이 광원의 파장(λ)과 개구수(Numerical Aperture : NA)에 따라 그 해상도(R)가 정해진다. 위 식에서 k1은 공정 상수를 의미하는데, 이는 물리적인 한계를 가지므로 통상적인 방법으로 그 값을 감소시키는 것을 거의 불가능하며, 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 감광막 물질을 새로 개발해야 하므로, 단파장 이하의 선폭을 갖는 미세 패턴을 형성하는 것이 어렵다.
따라서 노광 장치의 공정 능력을 고려한 패턴을 이중으로 중첩시킴으로써 노광 장치나 노광 조건의 변경 없이 미세한 패턴이 형성될 수 있도록 하는 더블 패터닝 공정(Double Patterning Technology; 이하 'DPT'라 한다)이 개발되었다. 나아가 이 더블 패터닝 공정과 유사하나 이중 노광이나 이중 패터닝이 필요 없는 스페이서 패터닝 공정(Spacer Patterning Technology; 이하 ‘SPT'라 한다)이 개발되어 연구되고 있는 실정이다.
도 1은 종래의 더블 패터닝 공정을 도시한 개략도로서, 좌측에는 포지티브(positive) 더블 패터닝 공정이, 우측에는 네거티브(negative) 더블 패터닝 공정이 도시되어 있다.
먼저 도 1의 좌측에 도시된 도면을 참조하면, 반도체 기판(110) 상에 비정질 탄소층(120), 제 2 하드마스크층(130) 및 제 1 하드마스크층(140)을 순차적으로 형성한다. 그리고 그 상부에 라인 앤 스페이스 타입(line and space type)의 제 1 감 광막 패턴(152)을 형성하는데, 제 1 감광막 패턴(152)에서 라인(line)과 스페이스(space; 공간)의 선폭비는 1:3인 것이 바람직하다.
이후 제 1 감광막 패턴(152)을 마스크로 제 1 하드마스크층(140)을 식각하여 라인 앤 스페이스 타입의 제 1 하드마스크 패턴(142)을 형성한다. 그리고 제 1 하드마스크 패턴(142) 사이에 포토 리소그래피 공정으로 라인 앤 스페이스 타입의 제 2 감광막 패턴(156)을 형성하고, 제 1 하드마스크 패턴(142)과 제 2 감광막 패턴(156)을 마스크로 제 2 하드마스크층(130)을 식각하여 제 2 하드마스크 패턴(132)을 형성한다.
이 때 제 2 하드마스크 패턴(132)은 라인과 스페이스의 선폭이 1:1인 라인 앤 스페이스 패턴으로 형성되며, 최초 제 1 감광막 패턴(152)에 비하여 1/2의 선폭을 갖는 제 2 하드마스크 패턴(132)을 동일한 노광 장치 및 조건에서 얻을 수 있게 된다.
도 1의 우측에 도시된 네거티브 더블 패터닝도 이와 마찬가지의 효과를 얻을 수 있다. 단 제 1 감광막 패턴(154) 및 제 2 감광막 패턴(158)에서 라인과 스페이스의 선폭이 3:1이 된다는 점에서만 차이가 있고 나머지 공정은 포지티브 더블 패터닝과 동일하므로 자세한 설명은 생략한다.
도 2는 종래의 스페이서 패터닝 공정을 도시한 개략도로서, 좌측에는 포지티브(positive) 스페이서 패터닝 공정이, 우측에는 네거티브(negative) 스페이서 패터닝 공정이 도시되어 있다.
먼저 도 2의 좌측에 도시된 도면을 참조하면, 반도체 기판(110) 상에 비정질 탄소층(120), 제 2 하드마스크층(130) 및 제 1 하드마스크층(140)을 순차적으로 형성한다. 그리고 그 상부에 라인 앤 스페이스 타입(line and space type)의 제 1 감광막 패턴(152)을 형성하는데, 제 1 감광막 패턴(152)에서 라인(line)과 스페이스(space; 공간)의 선폭비는 1:3인 것이 바람직하다.
이후 제 1 감광막 패턴(152)을 마스크로 제 1 하드마스크층(140)을 식각하여 라인 앤 스페이스 타입의 제 1 하드마스크 패턴(142)을 형성한다. 그리고 제 1 하드마스크 패턴(142)의 측벽에 제 1 하드마스크 패턴(142)과 선폭이 동일한 스페이서(162; spacer)를 형성하고, 제 1 하드마스크 패턴(142)은 제거한다. 이후 잔존한 스페이서(162)를 마스크로 제 2 하드마스크층(130)을 식각하여 제 2 하드마스크 패턴(132)을 형성하게 된다.
이 때 제 2 하드마스크 패턴(132)은 라인과 스페이스의 선폭이 1:1인 라인 앤 스페이스 패턴으로 형성되며, 최초 제 1 감광막 패턴(152)에 비하여 1/2의 선폭을 갖는 제 2 하드마스크 패턴(132)을 동일한 노광 장치 및 조건에서 얻을 수 있게 된다.
도 2의 우측에 도시된 네거티브 스페이서 패터닝 공정도 이와 마찬가지의 효과를 얻을 수 있다. 다만 스페이서(144)를 형성한 후 층간절연막(170)을 증착하고, 이후 스페이서(144)를 제거하는 공정이 포함된다. 이후 제 1 하드마스크 패턴(144)과 층간절연막(170)을 마스크로 제 2 하드마스크층(130)을 식각하는 점이 포지티브 스페이서 패터닝과 상이하다. 즉, 포지티브 스페이서 패터닝은 스페이서의 형상대로 최종 패턴이 형성되는 반면, 네거티브 스페이서 패터닝은 스페이서가 없는 공간 형상대로 최종 패턴이 형성된다는 차이점이 있다.
이러한 스페이서 패터닝 공정은 더블 패터닝 공정에 비하여 마스크 공정이 1회만 진행되므로 제조 단가도 낮출 수 있고, 더블 패터닝 공정에서 두 마스크를 정렬시키는 과정에서 발생하는 미스 얼라인(mis-align) 문제가 발생하지 않는다는 장점이 있어서 더블 패터닝 공정보다 연구가 활발한 상황이다. 그러나 스페이서 패터닝 공정을 이용한 반도체 소자의 미세패턴 형성방법에서도 마스크 수를 더욱 감소시키기 위한 연구는 계속되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 네거티브 스페이서 패터닝 공정에서 두 개의 마스크 공정만을 포함하여 패터닝을 완료함으로써 반도체 소자의 제작비용을 절감할 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 반도체 기판의 셀 영역에 라인 타입의 희생막 패턴을 형성함과 동시에, 주변회로 영역에 패드 패턴을 형성하는 단계; 상기 희생막 패턴 및 패드 패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서 측벽에 갭필층을 형성하여, 상기 셀 영역에 상기 희생막 패턴과 갭필층을 포함하는 라인 앤 스페이스 패턴을 형성하는 단계; 및 상기 셀 영역의 라인 앤 스페이스 패턴을 일정 간격으로 분리함과 동시에, 주변회로 영역의 패드 패턴을 식각하여 주변회로 영역에 소정 패턴을 형성하는 단계를 포함하여, 두 개의 마스크 공정만을 포함하여 패터닝을 완료함으로써 반도체 소자의 제작비용을 절감할 수 있는 것을 특징으로 한다.
나아가 상기 스페이서 측벽에 갭필층을 형성한 후, 상기 스페이서를 제거하는 단계를 더 포함하여 1/2 선폭을 갖는 희생막 패턴을 형성하는 것을 특징으로 한다.
또한 상기 셀 영역의 라인 앤 스페이스 패턴을 일정 간격으로 분리하고, 상 기 주변회로 영역의 패드 패턴을 식각한 후, 상기 스페이서를 제거하는 단계를 더 포함하여, 갭필층 형성 후 스페이서를 제거하는 단계를 생략할 수 있는 것이 바람직하며, 이 때 상기 스페이서 측벽에 갭필층을 형성한 후, 상기 스페이서의 상부만을 제거하는 단계를 더 포함하는 것이 바람직하다.
아울러 상기 스페이서 측벽에 갭필층을 형성하는 단계는, 상기 스페이서가 형성된 반도체 기판의 상부에 갭필층을 증착하는 단계; 및 상기 갭필층을 일부 제거하여 상기 스페이서 측벽에만 갭필층을 잔류시키는 단계를 포함하는 것을 특징으로 한다.
나아가 상기 갭필층을 제거하는 공정은 건식 식각 또는 습식 식각 중 어느 하나를 포함하는 것이 바람직하고, 상기 라인 앤 스페이스 패턴을 일정 간격으로 분리하는 단계는 상기 희생막 패턴의 측벽 및 상기 패드 패턴의 측벽에 잔류하는 갭필층을 제거하는 단계를 더 포함하여, 폴리실리콘 레지듀를 제거하는 것이 바람직하다.
또한 상기 희생막 패턴 및 패드 패턴을 형성하는 단계 전에, 상기 반도체 기판에 산화막을 증착하는 단계를 더 포함하는 것이 바람직하다.
아울러 상기 희생막 패턴 및 패드 패턴을 형성하는 단계는, 상기 희생막 패턴 및 패드 패턴 하부의 산화막을 소정 깊이 식각하는 단계를 포함하여, 폴리실리콘과 산화막의 식각선택비를 맞추는 것을 특징으로 한다.
그리고 상기 스페이서 측벽에 갭필층을 형성하는 단계는, 상기 스페이서의 상부에 갭필층 물질을 증착하는 단계; 및 상기 갭필층 물질을 에치백으로 제거하되 상기 스페이서 측벽의 갭필층은 잔류시키는 단계를 포함하여, 1/2 선폭의 폴리실리콘 패턴을 형성하는 것을 특징으로 하며, 나아가 상기 희생막 패턴은 폴리실리콘을 포함하는 것이 바람직하다.
나아가 상기 분리된 희생막 패턴 및 상기 식각된 패드 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계를 더 포함하고, 상기 산화막 상부에 비정질 탄소층 및 실리콘 산화질화막을 증착하는 단계를 더 포함하여 하드마스크로 사용하는 것을 특징으로 한다.
또한 상기 산화막을 형성하는 단계 전, 상기 반도체 기판의 상부에 패드 산화막, 패드 질화막을 증착하는 단계를 더 포함하는 것이 바람직하다.
아울러 상기 주변회로 영역은, 센스 앰프 또는 센스 앰프 구동부가 형성되는 코어 영역을 포함하는 것이 바람직하다.
그리고 상기 라인 앤 스페이스 타입의 희생막 패턴을 형성하는 단계는, 라인과 스페이스의 선폭비가 1:3이 되도록 형성하여, 이후 SPT 공정에 의해 선폭을 감소시키는 것을 특징으로 한다.
나아가 희생막 패턴을 일정 간격으로 분리하는 단계 전에, 상기 희생막 패턴 및 패드 패턴을 포함하는 반도체 기판의 상부에 층간절연막을 형성하는 단계를 더 포함하여, 반도체 기판의 표면을 평탄화하는 것이 바람직하고, 상기 층간절연막 상부에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 셀 영역의 희생막 패턴 중 최외곽의 희생막 패턴과 상기 주변회로 영역의 패드 패턴 사이에 형성되는 공간(스페이스)의 선폭은, 상기 희생막 패턴 선 폭의 약 3배가 되어, 폴리실리콘 레지듀 발생을 방지하는 것이 바람직하다.
본 발명의 반도체 소자의 미세패턴 형성방법은 네거티브 스페이서 패터닝 공정에서 두 개의 마스크 공정만을 포함하여 패터닝을 완료함으로써 반도체 소자의 제작비용을 절감할 수 있는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 형성방법의 일실시예에 대해 상세히 설명하기로 한다. 이하에서는, 반도체 소자의 미세패턴 형성방법 중 반도체 기판에 활성영역(Active region)을 정의하는 소자분리막(Isolation region)을 STI(Shallow Trench Isolation) 공정으로 형성하기 위해 트렌치를 형성하는 공정을 실시예로 설명한다. 그러나 본 발명은 이와 같이 활성영역을 정의하는 실시예에 한정되지 않고, 라인 앤 스페이서 패턴과 이를 커팅(cutting)하여 분리하는 공정을 포함하는 어떠한 발명에도 적용될 수 있다.
(1) 실시예 1 - 포지티브 스페이서 패터닝 공정
먼저 도 3a 내지 3f는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 포지티브(positive)스페이서 패터닝 공정에 따른 실시예를 개략적으로 도시한 평면도이다.
먼저 도 3a를 참조하면 반도체 기판(10)에 셀 마스크(52)를 형성한다. 셀 마스크(52)는 반도체 기판(10)의 셀 영역(Cell region)에 라인 앤 스페이스 타입으로 형성된다. 셀 마스크(52)는 감광막(photoresist) 재질의 패턴일 수도 있고, 질화막 이나 비정질 탄소 등과 같은 재질의 하드마스크 패턴일 수도 있다. 이 때 반도체 기판(10)의 표면에는 각종 하드마스크층 및 희생막층이 형성되지만(도 5a 참조), 도 3a에서는 편의상 도시를 생략하였다.
이후 도 3b에 도시된 바와 같이 셀 마스크(52)를 마스크로 하부층(미도시)을 식각하여 셀 마스크(52)와 동일한 형상의 희생막 패턴(미도시)을 형성하고 셀 마스크(52)는 제거한다. 그리고 희생막 패턴을 포함한 반도체 기판(10)의 전면에 스페이서 물질인 산화막(미도시)을 증착한다. 이후 산화막을 에치백(etch back)으로 제거하면서 희생막 패턴의 측벽에만 스페이서 산화막(30)을 잔류시키고, 희생막 패턴은 식각하여 제거한다.
다음으로 도 3c를 참조하면, 라인 타입의 스페이서 산화막(30)을 분리시키기 위한 커팅 마스크(54)를 상부에 형성한다. 커팅 마스크(54)는 콘택 홀(contact hole) 마스크로 형성되는 것이 바람직하며, 셀 마스크(52)와 마찬가지로 감광막 패턴 또는 하드마스크 패턴으로 형성될 수 있다.
이후 도 3d에 도시된 바와 같이, 커팅 마스크(54)를 마스크로 스페이서 산화막(30)을 식각하여, 라인 타입으로 연결되어 있던 스페이서 산화막(30)을 커팅(cutting)하여 분리시키고, 커팅 마스크(54)는 제거한다.
다음으로 도 3e에 도시된 바와 같이 주변회로 영역(Peripheral region)에 주변회로 패턴을 형성하기 위한 주변회로 마스크(56)를 형성한다. 주변회로 마스크(56)도 셀 마스크(52) 및 커팅 마스크(54)와 마찬가지로 감광막 패턴 또는 하드마스크 패턴으로 형성될 수 있다.
마지막으로 도 3f를 참조하면, 스페이서 산화막(30) 및 주변회로 마스크(56)를 마스크로 반도체 기판(10)을 식각하여 트렌치(58)를 형성한다. 이 때 반도체 기판(10)의 상부에 각종 하드마스크층(미도시)이 형성된 경우, 이 하드마스크층들도 함께 식각되면서 반도체 기판(10)에 트렌치(58)가 형성된다.
지금까지 설명한 제 1 실시예에 따르는 포지티브 스페이서 패터닝 공정은 각종 물질을 증착하고 식각하는 공정에 대한 설명은 생략되어 있지만 실제로는 공정 수가 많다. 그리고 반도체 공정 중 가장 높은 원가를 차지하는 포토 마스크 공정이 3회(도 3a의 셀 마스크 형성, 도 3c의 커팅 마스크 형성, 도 3e의 주변회로 마스크 형성) 이루어지기 때문에, 반도체 소자 제조원가를 감소시키는 데에는 한계가 있다.
그리고 포지티브 패터닝 공정에서는 선폭이 좁은 스페이서 산화막(30)이 이후 패턴이 되기 때문에, 주변회로 영역의 비교적 넓은 패턴을 스페이서를 이용하여 형성하는 것 자체가 곤란하다. 따라서 포지티브 패터닝 공정을 이용하여 셀 영역의 커팅된 라인 앤 스페이스 패턴 및 주변회로 패턴을 형성하기 위해서는 세 개의 마스크를 이용한 포토 마스크 공정이 필수적이다.
(2) 실시예 2 - 네거티브 스페이서 패터닝 공정 1
다음으로 도 4a 내지 4j는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 네거티브(negative) 스페이서 패터닝 공정에 따른 실시예를 도시한 단면도(a) 및 평면도(b)이다. 이하에서 설명할 실시예 2에 따르면 네거티브 스페이서 패터닝 공정을 적용하면서, 오직 두 단계의 포토 마스크 공정만을 포함하여 제조원 가를 절감시킬 수 있는 발명을 제공할 수 있다.
먼저 도 4a를 참조하면, 반도체 기판(10)의 상부에 패드 산화막(12) 및 패드 질화막(14)을 순차적으로 적층한다. 그리고 패드 질화막(14)의 상부에 산화막(16), 폴리실리콘층(20), 비정질탄소층(22) 및 실리콘 산화질화막(24)을 순차적으로 적층한다. 여기서 산화막(16) 및 폴리실리콘층(20)은 패터닝된 후 그 측벽에 스페이서가 형성되는 구성으로, 이 중 산화막(16)은 PETEOS(plasma enhanced Tetraethylorthosilicate) 재질인 것이 바람직하다. 그리고 비정질탄소층(22) 및 실리콘 산화질화막(24)은 하드마스크로 작용하는 물질이다.
그리고 실리콘 산화질화막(24)의 상부에 감광막 패턴(26)을 형성하는데, 셀 영역(Cell region)에는 라인 앤 스페이스 타입(line and space type)의 감광막 패턴을, 주변회로 영역(Peripheral region)에는 패드 타입(pad type)의 패턴을 형성한다. 이 셀 영역의 감광막 패턴은 라인(line)과 스페이스(space; 공간)의 선폭비가 1:3이 되도록 형성되는 것이 바람직하다. 참고로 본 명세서에서 설명하는 ‘주변회로 영역’이란 센스 앰프나 서브 워드라인 드라이버(SWD)가 형성되는 코어 영역(Core region)까지 포함하는 용어로 정의된다.
이후 도 4b에 도시된 바와 같이, 감광막 패턴(26)을 마스크로 실리콘 산화질화막(24), 비정질탄소층(22) 및 폴리실리콘층(20)을 차례로 식각한 후, 감광막 패턴(26), 실리콘 산화질화막(24) 및 비정질탄소층(22)은 제거하여 폴리실리콘 패턴(21)을 형성한다. 이 폴리실리콘 패턴(21)은 스페이서 패터닝 공정에서 희생막(sacrificial film) 역할을 하게 되므로 ‘희생막 패턴’이라고도 지칭하며, 셀 영역의 희생막 패턴(21)은 라인과 스페이스의 선폭비가 1:3인 것이 바람직하다. 또한 위 폴리실리콘층(20)의 식각시 그 하부에 위치하는 산화막(16)의 일부도 소정 깊이만큼 함께 식각되는 것이 바람직하며, 이는 추후 설명할 바와 같이 폴리실리콘과 산화막의 식각선택비를 맞추기 위한 것이다.
다음으로 도 4c를 참조하면, 희생막 패턴(21) 및 일부 식각된 산화막(16)을 포함한 반도체 기판의 전면에 스페이서 산화막(30)을 소정 두께 증착하여 형성한다. 이 때 스페이서 산화막(30)의 두께는 셀 영역 희생막 패턴(21)의 선폭과 동일한 것이 바람직하며, 이 경우 스페이서 산화막(30)이 증착된 희생막 패턴(21)들의 사이에는 희생막 패턴(21)의 선폭과 동일한 선폭의 공간이 형성된다. 스페이서 산화막(30)을 증착하는 공정은 ALD(Atomic Layer Deposition)를 이용하는 것이 산화막의 스텝 커버리지(Step Coverage) 측면에서 유리하다.
이후 도 4d에 도시된 바와 같이 스페이서 산화막(30)이 증착된 반도체 기판의 전면에 갭필(gap-fill) 폴리실리콘층(32)을 증착하며, 이 갭필 폴리실리콘층(32)은 희생막 패턴(21)과 동일한 폴리실리콘 물질이다. 그리고 도 4e에 도시된 바와 같이 에치백(etch back) 공정으로 갭필 폴리실리콘층(32)을 제거하여, 스페이서 산화막(30)의 측벽에만 갭필 폴리실리콘층(32; 이하 ‘갭필층’이라 한다)을 잔류시킨다. 이 때 셀 영역에서 스페이서 산화막(30)이 증착된 희생막 패턴(21) 사이에 잔류되는 갭필층(32)은, 희생막 패턴(21)과 동일한 선폭을 가진 동일한 물질이 되어 추후 마스크로 작용하게 된다이후 희생막 패턴(21)으로 함께 지칭한다. 그러나 최외곽에 위치한 희생막 패턴(21)의 측벽에 잔류되는 갭필 폴리실리콘(33) 및 주변회로 영역의 패드 패턴(21) 측벽에 잔류되는 갭필 폴리실리콘층(33)은 에치백 레지듀(residue)로서 추후 제거될 필요가 있다. 또한 위 갭필 폴리실리콘층(32)을 제거하는 단계는 에치백 외에 CMP(Chemical Mechanical Polishing) 또는 습식 스트립(Wet Strip) 등 여러 가지 방법이 적용될 수 있다.
다음으로 도 4f를 참조하면, 스페이서 산화막(30)을 제거한다. 이 공정은 산화막(30)과 폴리실리콘(21, 32, 33) 물질 간의 식각선택비 차이를 이용한 건식 식각을 이용하는 것이 바람직하다. 스페이서 산화막(30)이 제거된 후, 모든 폴리실리콘 재질의 희생막 패턴21; 갭필층(32)을 포함의 하부에는 산화막(16)의 일부 또는 스페이서 산화막(30)이 위치하게 된다. 이는 도 4b에 대한 설명에서 산화막(16)을 소정 두께 더 식각하였기 때문이며, 이 결과 모든 희생막 패턴(21) 하부에 산화막(16 또는 30)이 위치하게 되므로 식각 타겟(etch target)을 일정하게 유지할 수 있다.
이후 도 4g에 도시된 바와 같이, 희생막 패턴(21)을 포함한 반도체 기판의 전면에 층간절연막(40) 및 반사방지막(42)을 차례로 증착하고, 그 상부에 감광막 패턴(44)을 형성한다. 이 층간절연막(40)은 반도체 기판의 표면을 평탄화하기 위한 구성으로 SOC(Spin On Carbon) 층으로 형성되는 것이 바람직하며, 반사방지막(42)은 노광 공정에서 빛의 반사를 방지하는 구성으로 실리콘을 포함하는 방사방지막이 적용될 수 있다. 한편 감광막 패턴(44)은 셀 영역에서는 라인 앤 스페이스 타입의 희생막 패턴(21)을 커팅하여 분리시키는 역할을 하며 도 4g의 (b)에 도시된 바와 같이 콘택홀 패턴(contact hole pattern)인 것이 바람직하고, 주변회로 영역에서는 패드 타입 패턴(21)을 식각하여 주변회로 영역에 형성될 센스 앰프 등과 같은 소자를 패터닝하는 역할을 한다. 또한 감광막 패턴(44)은 셀 영역과 주변회로 영역 사이에 형성된 폴리실리콘 레지듀(33)를 식각하여 제거하는 역할도 한다.
다음으로 도 4h를 참조하면, 감광막 패턴(44)을 마스크로 반사방지막(42), 층간절연막(40), 희생막 패턴(21) 및 레지듀(33)를 순차적으로 식각한다. 이 결과 셀 영역에 위치한 라인 앤 스페이스 타입의 희생막 패턴(21)은 커팅되어 여러 개의 패턴으로 분리되고, 주벼회로 영역에 위치한 희생막 패턴(21)은 소정 형상으로 패터닝된다. 그리고 이 때 폴리실리콘 레지듀(33) 또한 함께 식각되면서 제거된다.
마지막으로 도 4i에 도시된 바와 같이 희생막 패턴(21)을 마스크로 산화막(16)을 식각하여 산화막 패턴(17)을 형성하고 희생막 패턴(21)은 제거한다. 그리고 도 4j에 도시된 바와 같이 산화막 패턴(17)을 마스크로 패드 질화막(14), 패드 산화막(12) 및 반도체 기판(10)을 차례로 식각하여 반도체 기판(10)에 트렌치를 형성한다. 이후, 도시하지 않았으나 반도체 기판(10)에 형성된 트렌치에 산화막을 매립하여 활성영역(Active region)들을 서로 분리시키는 소자분리막(Isolation film)을 형성할 수 있다.
지금까지 설명한 실시예 2의 경우, 반도체 기판의 셀 영역 및 주변회로 영역에 트렌치를 네거티브 스페이서 패터닝 공정으로 형성하는데 포토 마스크 공정이 두 단계밖에 필요하지 않게 된다. 구체적으로, 도 4a에 도시된 감광막 패턴(26)을 형성하는 공정과, 도 4g에 도시된 감광막 패턴(44)을 형성하는 두 공정에서만 포토 마스크 공정이 필요하게 된다.
이는 도 4a에 도시된 감광막 패턴(26) 형성시 주변회로 영역은 큰 면적을 가지는 패드 패턴을 함께 형성함으로써, 이후 주변회로 영역에 폴리실리콘 레지듀(33; 도 4e 참조)가 조금밖에 남지 않아 그 제거가 용이하기 때문이다. 그리고 희생막 패턴(21) 형성시 산화막(16)을 소정 깊이 함께 식각하기 때문에(도 4b 참조), 희생막 패턴(21)의 커팅시 식각 타겟이 ‘폴리실리콘(21) + 산화막(16, 30)’으로 동일하여 한 번의 식각공정으로 커팅이 가능하기 때문이다. 본 발명의 제 2 실시예에 따른 반도체 소자의 미세패턴 형성방법은 이 결과 반도체 소자의 제조원가를 감소시킬 수 있다.
(3) 실시예 3 - 네거티브 스페이서 패터닝 공정 2 ( 산화막 스페이서의 상부 제거)
도 5a 내지 5d는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 네거티브 스페이서 패터닝 공정에 따른 제 3 실시예를 도시한 단면도 및 평면도이다. 이하에서 설명할 실시예 3에 따르면 네거티브 스페이서 패터닝 공정을 적용하면서, 오직 두 단계의 포토 마스크 공정만을 포함하여 제조원가를 절감시킬 수 있는 발명을 제공할 수 있다.
먼저 도 5a는 도 4d와 동일한 도면으로, 이전 공정은 도 4a 내지 도 4d에서의 설명과 동일한 공정을 수행한다. 이후 도 5b에 도시된 바와 같이 갭필 폴리실리콘층(32)을 에치백과 같은 방법으로 제거한 후, 스페이서 산화막(30) 중 상부만을 식각하여 제거한다.
그리고 잔류한 스페이서 산화막(30)을 제거하지 않고, 도 5c에 도시된 바와 같이 층간절연막(40)과 반사방지막(42) 및 감광막 패턴(44)을 형성한다. 도 5c의 감광막 패턴(44)은 도 4g의 감광막 패턴(44)과 동일한 형상으로 형성되어, 이후 셀 영역에서는 라인 앤 스페이스 타입의 희생막 패턴(21)을 커팅하여 분리시키고, 주변회로 영역에서는 패드 타입 패턴(21)을 식각하여 주변회로 영역에 형성될 센스 앰프 등과 같은 소자를 패터닝하는 역할을 한다.
이후 층간절연막(40)을 O2 플라즈마 스트립과 같은 방법으로 식각하여 제거하고, 패터닝된 희생막 패턴(21) 및 갭필 폴리실리콘층(32)을 마스크로 산화막(16) 및 스페이서 산화막(30)을 함께 식각하여 도 5d에 도시된 바와 같은 산화막 패턴(17)을 형성한다. 도 5d는 도 4i와 동일하며, 이후 공정은 실시예 2와 동일하여 설명을 생략한다.
지금까지 설명한 실시예 3은, 실시예 2의 도 4e, 4f에 도시된 산화막 스페이서(30)의 제거공정이 생략되고, 이후 산화막(16)을 식각하는 공정에서 산화막 스페이서(30)가 함께 제거된다. 따라서 실시예 2에 비하여 공정을 단순화시키고, 제조원가를 더욱 절감시키는 효과를 제공할 수 있다.
(4) 실시예 4 - 네거티브 스페이서 패터닝 공정 (셀 영역과 주변회로 영역의 간격 조정)
도 6a 내지 6e는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 네거티브 스페이서 패터닝 공정에 따른 제 4 실시예를 도시한 단면도 및 평면도이다. 이하에서 설명할 실시예 4에 따르면, 네거티브 스페이서 패터닝 공정을 적용하면서 셀 영역과 주변회로 영역 패턴 간의 간격을 조정함으로써 폴리실리콘 레지듀(33; 도 4e 참조)가 발생하지 않도록 할 수 있다.
먼저 도 6a를 참조하면 도 4a와 나머지 구성들이 모두 동일하나 셀 영역과 주변회로 영역의 감광막 패턴(26)의 간격이 조정되었다. 구체적으로 셀 영역의 최외곽에 위치한 라인 타입의 감광막 패턴(26a)과 주변회로 영역의 패드 타입 감광막 패턴(26b) 사이에 형성되는 공간(스페이스)의 선폭은, 라인 타입 감광막 패턴(26a) 선폭의 약 3배가 된다. 즉 실시예 2 및 3에 비하여 셀 영역과 주변회로 영역의 감광막 패턴(26) 간 간격이 감소되었다.
이후 도 4b 내지 4d에 도시된 바와 같이 희생막 패턴(21)을 형성하고 산화막 스페이서(30) 및 갭필 폴리실리콘(32)을 증착하는 공정을 거치면, 도 6b에 도시된 구조의 반도체 소자가 형성된다. 즉 셀 영역의 최외곽 라인 타입 희생막(21)과 주변회로 영역의 패드 패턴(21) 사이의 공간이 좁기 때문에 넓은 영역의 갭필 폴리실리콘(32)이 형성되지 않는다.
이후 갭필 폴리실리콘(32) 및 스페이서 산화막(30)의 상부를 제거하는 공정을 실시하더라도, 도 6c에 도시된 바와 같이 셀 영역과 주변회로 영역 사이에 폴리실리콘 레지듀가 잔류하지 않게 된다. 따라서 이후 도 6d에 도시된 바와 같이 층간절연막(40), 반사방지막(42) 및 감광막 패턴(44)을 형성하는 공정을 거친 후, 감광막 패턴(44)을 마스크로 희생막 패턴(21)을 식각함으로서 커팅하여 분리시킬 때,폴리실리콘 레지듀를 제거할 필요가 없게 된다. 따라서 실시예 2 및 3에 비해서도 공정을 더욱 단순화하는 효과를 제공한다.
한편 본 실시예 4에서는 갭필 폴리실리콘(32)을 제거하는 공정 이후 실시예 3의 스페이서 산화막(30) 상부를 식각하는 실시예(도 5b 참조)를 설명하였으나, 실시예 2와 같이 스페이서 산화막(30) 상부를 식각하지 않고 스페이서 산화막(30) 전체를 제거하는 실시예(도 4f 참조)가 적용될 수 있음은 물론이다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1은 종래의 더블 패터닝 공정을 도시한 개략도;
도 2는 종래의 스페이서 패터닝 공정을 도시한 개략도;
도 3a 내지 3f는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 포지티브(positive)스페이서 패터닝 공정에 따른 제 1 실시예를 도시한 평면도;
도 4a 내지 4j는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 네거티브(negative) 스페이서 패터닝 공정에 따른 제 2 실시예를 도시한 단면도 및 평면도;
도 5a 내지 5c는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 네거티브 스페이서 패터닝 공정에 따른 제 3 실시예를 도시한 단면도 및 평면도; 그리고,
도 6a 내지 6e는 본 발명에 따르는 반도체 소자의 미세패턴 형성방법 중 네거티브 스페이서 패터닝 공정에 따른 제 4 실시예를 도시한 단면도 및 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 산화막
17 : 산화막 패턴 20 : 폴리실리콘층
21 : 희생막 패턴 22 : 비정질 탄소층
24 : 실리콘 산화질화막 26 : 감광막 패턴
30 : 스페이서 산화막 32 : 갭필(gap-fill) 폴리실리콘
33 : 레지듀(residue) 40 : 층간절연막
42 : 반사방지막 44 : 감광막 패턴
52 : 셀 마스크 54 : 커팅 마스크
56 : 주변회로 마스크 58 : 트렌치

Claims (19)

  1. 반도체 기판의 셀 영역에 라인 타입의 희생막 패턴을 형성함과 동시에, 주변회로 영역에 패드 패턴을 형성하는 단계;
    상기 희생막 패턴 및 패드 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 측벽에 갭필층을 형성하여, 상기 셀 영역에 상기 희생막 패턴과 갭필층을 포함하는 라인 앤 스페이스 패턴을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 셀 영역의 라인 앤 스페이스 패턴을 일정 간격으로 분리함과 동시에, 주변회로 영역의 패드 패턴을 식각하여 주변회로 영역에 소정 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 셀 영역의 라인 앤 스페이스 패턴을 일정 간격으로 분리하고, 상기 주변회로 영역의 패드 패턴을 식각한 후,
    상기 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  4. 청구항 3에 있어서,
    상기 스페이서 측벽에 갭필층을 형성한 후,
    상기 스페이서의 상부만을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  5. 청구항 1에 있어서,
    상기 스페이서 측벽에 갭필층을 형성하는 단계는,
    상기 스페이서가 형성된 반도체 기판의 상부에 갭필층을 증착하는 단계; 및
    상기 갭필층을 일부 제거하여 상기 스페이서 측벽에만 갭필층을 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  6. 청구항 5에 있어서,
    상기 갭필층을 제거하는 공정은,
    건식 식각 또는 습식 식각 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  7. 청구항 1에 있어서,
    상기 라인 앤 스페이스 패턴을 일정 간격으로 분리하는 단계는,
    상기 희생막 패턴의 측벽 및 상기 패드 패턴의 측벽에 잔류하는 갭필층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  8. 청구항 1에 있어서,
    상기 희생막 패턴 및 패드 패턴을 형성하는 단계 전에,
    상기 반도체 기판에 산화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  9. 청구항 8에 있어서,
    상기 희생막 패턴 및 패드 패턴을 형성하는 단계는,
    상기 희생막 패턴 및 패드 패턴 하부의 산화막을 소정 깊이 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  10. 청구항 1에 있어서,
    상기 스페이서 측벽에 갭필층을 형성하는 단계는,
    상기 스페이서의 상부에 갭필층 물질을 증착하는 단계; 및
    상기 갭필층 물질을 에치백으로 제거하되 상기 스페이서 측벽의 갭필층은 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  11. 청구항 1에 있어서,
    상기 희생막 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  12. 청구항 1에 있어서,
    상기 분리된 희생막 패턴 및 상기 식각된 패드 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  13. 청구항 8에 있어서,
    상기 산화막 상부에 비정질 탄소층 및 실리콘 산화질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  14. 청구항 8에 있어서,
    상기 산화막을 형성하는 단계 전,
    상기 반도체 기판의 상부에 패드 산화막, 패드 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  15. 청구항 1에 있어서,
    상기 주변회로 영역은,
    센스 앰프 또는 센스 앰프 구동부가 형성되는 코어 영역을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  16. 청구항 1에 있어서,
    상기 라인 앤 스페이스 타입의 희생막 패턴을 형성하는 단계는,
    라인과 스페이스의 선폭비가 1:3이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  17. 청구항 1에 있어서,
    희생막 패턴을 일정 간격으로 분리하는 단계 전에,
    상기 희생막 패턴 및 패드 패턴을 포함하는 반도체 기판의 상부에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  18. 청구항 17에 있어서,
    상기 층간절연막 상부에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  19. 청구항 16에 있어서,
    상기 셀 영역의 희생막 패턴 중 최외곽의 희생막 패턴과 상기 주변회로 영역의 패드 패턴 사이에 형성되는 공간(스페이스)의 선폭은,
    상기 희생막 패턴 선폭의 3배인 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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