KR20140008863A - 더블 ｓｐｔ를 이용한 반도체 소자의 미세패턴 형성방법 - Google Patents

더블 ｓｐｔ를 이용한 반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

본 발명은 더블 SPT를 이용한 반도체 소자의 미세패턴 형성방법에 관한 것으로, 특히 네거티브 SPT를 포함하는 더블 SPT를 적용함으로써 선폭이 균일하고 미세한 선폭의 라인/스페이스 패턴을 구현할 수 있는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
본 발명의 더블 SPT를 이용한 반도체 소자의 미세패턴 형성방법은, 제 1 SPT 공정; 및 제 2 SPT 공정을 포함하고, 상기 제 2 SPT 공정은 네거티브 SPT 공정을 포함하는 것을 특징으로 한다.

Description

더블 ＳＰＴ를 이용한 반도체 소자의 미세패턴 형성방법{METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR DEVICE USING DOUBLE SPACER PATTERNING TECHNOLOGY}
본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 보다 상세하게는 더블 SPT(Spacer Patterning Technology)를 이용한 반도체 소자의 미세패턴 형성방법에 관한 것이다.
반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 현재 NA 1.35 이하의 ArF 이머전(Immersion) 노광 장비의 한계로 인해 통상적인 1회의 노광으로는 하프 피치(Half Pitch) 기준 38 nm 이하의 라인/스페이스(Line/Space) 패턴을 형성할 수 없다. EUV(Extreme Ultra Violet) 13.4 nm 파장의 노광원을 사용해야만 하프 피치 기준 30 nm 급 내지 그 이하의 소자 개발이 가능하다. 그러나 EUV 공정은 노광 소스파워, 기구, 레티클(Reticle) 및 레지스트(Resist)의 성숙부족 등으로 실제 공정에 도입하는데 어려움이 있는 실정이다.
따라서 셀 영역의 라인/스페이스가 주를 이루는 20~30 nm 급 낸드 플래시 메모리의 소자분리막(ISO), 컨트롤 게이트(CGT), 금속층(MT1 Layer) 형성 및 30 nm 급 DRAM 소자분리막(ISO, 6F2 구조) 형성시에는 SPT(Spacer Patterning Technology) 기술을 적용하고 있고, 여러 패턴이 혼재된 복잡한 DRAM 비트라인 코어(BL Core) 형성은 DPT(Double Patterning Technology) 기술을 적용하는 것을 고려하고 있다.
또한, 기존의 리세스 게이트(Recess Gate)나 핀 게이트(Fin-FET) 구조의 게이트 전극은 실리콘 산화질화막/폴리실리콘/텅스텐(SiON/Poly-Si/W)이 적층된 구조로 활성영역(Active) 상부에 형성되고, 게이트 절연막(Gate Dielectric)과 직접 접촉하는 게이트 전극 물질로는 폴리실리콘(Work Function이 ~ 4.1 eV)이 적용된다. 반면에 매립 게이트에서는 다이렉트 메탈 게이트(Direct Metal Gate) 방식이 적용되어 실리콘 산화질화막/티타늄 질화막/텅스텐(SiON/TiN/W Stack)이 적층되면서 매립되어 있으며 게이트 전극 물질로서 티타늄 질화막(TiN, Work Function ~4.5 eV)이 적용된다.
매립 게이트 구조에서는 게이트 전극이 실리콘 표면 아래에 매립되어 있기 때문에, 워드라인(게이트)과 관련되는 SAC(Self Align Fail) 페일 확률이 낮으며 워드라인과 비트라인 사이의 거리가 멀어 기생 캐패시턴스(Cb)를 감소시킬 수 있다. 따라서, 매트 사이즈(Mat Size)를 증가시킬 수 있어 넷 다이(et Die)가 증가되는 장점을 가지고 있다.
따라서, 매립 게이트 구조를 가지면서 소자의 집적도를 높이기 위해 매립 게이트의 피치를 보다 작게 할 수 있는 방법들이 요구되고 있다.
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 네거티브 SPT를 포함하는 더블 SPT를 적용함으로써 선폭이 균일하고 미세한 선폭의 라인/스페이스 패턴을 구현할 수 있는 더블 SPT를 이용한 반도체 소자의 미세패턴 형성방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해, 본 발명은 제 1 피식각층 상부에 제 2 피식각층을 형성하는 단계, 상기 제 2 피식각층 상부에 파티션 패턴을 형성하는 단계, 상기 파티션 패턴의 측벽에 제 1 스페이서를 형성하는 단계, 상기 파티션을 제거하고, 상기 제 1 스페이서를 식각 마스크로 상기 제 2 피식각층을 식각하여 제 1 패턴을 형성하는 단계, 상기 제 1 패턴의 측벽에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서 사이가 매립되도록 갭필층을 형성하는 단계, 상기 제 2 스페이서를 제거하는 단계 및 상기 제 1 패턴 및 상기 캡필층을 식각 마스크로 상기 제 1 피식각층을 식각하여 제 2 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 파티션 패턴을 형성하는 단계는 상기 제 2 피식각층 상부에 하드마스크층을 형성하는 단계, 상기 하드마스크층 상부에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하는 단계를 포함한다.
바람직하게는, 상기 하드마스크층을 형성하는 단계는 상기 제 2 피식각층 상부에 비정질탄소층과 실리콘 산화질화막을 순차적으로 형성한다.
바람직하게는, 상기 감광막 패턴을 형성하는 단계는 라인의 선폭과 스페이스의 선폭이 3 : 5의 비율이 되도록 형성한다. 이때, 상기 스페이스의 선폭은 상기 제 2 패턴의 선폭의 4배가 되도록 한다.
바람직하게는, 상기 제 2 피식각층 및 상기 갭필층은 동일한 물질로 형성되는 것을 특징으로 한다. 이때, 상기 제 2 피식각층 및 상기 갭필층은 폴리실리콘으로 형성될 수 있다.
바람직하게는, 상기 제 1 패턴을 형성하는 단계는 상기 제 2 피식각층 식각하면서 상기 제 1 피식각층을 상기 제 2 스페이서의 두께만큼 함께 식각한다.
바람직하게는, 상기 제 2 스페이서를 형성하는 단계는 상기 제 2 피식각층 및 상기 제 1 피식각층 상부에 스페이서 산화막을 형성하는 단계를 포함한다.
바람직하게는, 상기 갭필층을 형성하는 단계는 상기 스페이서 산화막 사이가 매립되도록 폴리실리콘층을 형성하는 단계 및 상기 제 1 패턴이 노출되도록 상기 폴리실리콘층 및 상기 스페이서 산화막을 제거하여 평탄화하는 단계를 포함한다.
바람직하게는, 제 2 패턴을 형성하는 단계는 상기 제 1 패턴에서 "U"자 형태로 연결된 부분을 커팅하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자의 미세패턴 형성방법은 제 1 피식각층 상부에 제 2 피식각층을 형성하는 단계, 상기 제 2 피식각층 상부에 파티션 패턴을 형성하는 단계, 상기 파티션 패턴의 측벽에 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서 사이가 매립되도록 제 1 갭필층을 형성하는 단계, 상기 제 1 스페이서를 제거하고, 상기 파티션 패턴과 상기 제 1 갭필층을 식각 마스크로 상기 제 2 피식각층을 식각하여 제 1 패턴을 형성하는 단계, 상기 제 1 패턴의 측벽에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서 사이가 매립되도록 제 2 갭필층을 형성하는 단계 및 상기 제 2 스페이서를 제거하고, 상기 제 1 패턴 및 상기 제 2 갭필층을 식각 마스크로 상기 제 1 피식각층을 식각하여 제 2 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 파티션 패턴을 형성하는 단계는 상기 제 2 피식각층 상부에 하드마스크층을 형성하는 단계, 상기 하드마스크층 상부에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하는 단계를 포함한다.
바람직하게는, 상기 감광막 패턴을 형성하는 단계는 라인의 선폭과 스페이스의 선폭이 1 : 7의 비율이 되도록 형성한다. 이때, 상기 스페이스의 선폭은 상기 제 2 패턴의 선폭의 4배가 되도록 하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
바람직하게는, 상기 제 1 스페이서 사이의 폭은 상기 파티션 패턴의 폭과 같은 크기로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
바람직하게는, 상기 파티션 패턴과 상기 제 1 갭필층은 동일한 물질로 형성될 수 있으며, 상기 제 1 피식각층과 상기 제 2 갭필층도 동일한 물질로 형성될 수 있다. 또한, 상기 파티션 패턴, 상기 제 1 갭필층, 상기 제 1 피식각층 및 상기 제 2 갭필층이 동일한 물질로 형성될 수 있다. 이때, 상기 파티션 패턴, 상기 제 1 갭필층, 상기 제 1 피식각층 및 상기 제 2 갭필층은 폴리실리콘을 포함할 수 있다.
바람직하게는, 제 2 패턴을 형성하는 단계는 상기 제 1 패턴에서 "U"자 형태로 연결된 부분을 커팅하는 단계를 더 포함할 수 있다.
본 발명의 더블 SPT를 이용한 반도체 소자의 미세패턴 형성방법은, 네거티브 SPT를 포함하는 더블 SPT를 적용함으로써 선폭이 균일하고 미세한 선폭의 라인/스페이스 패턴을 구현할 수 있는 효과를 제공한다.
도 1은 소자분리구조의 실시예를 도시한 도면.
도 2는 도 1의 (b)에 도시된 소자분리구조에서 매립형 게이트를 도시한 도면.
도 3은 포지티브 SPT 및 네거티브 SPT를 개략적으로 도시한 도면.
도 4a 내지 4l은 본 발명의 제 1 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 도면.
도 5a 내지 5o는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 도면.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 더블 SPT를 이용한 반도체 소자의 미세패턴 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
DRAM 6F2 레이아웃에서 10~20 nm 급의 매립 게이트 피치 20~37 nm의 패터닝을 위하여 현재로서 예상 가능한 방법은 1) ArF 광원을 이용한 더블 SPT 방법과 2) EUV 적용한 싱글 SPT 방법을 들 수 있다. 본 발명의 더블 SPT 공정은 EUV 장비 없이 현 장비로 피치 20~37nm의 미세 패턴을 구현하기 위한 것이다.
전통적으로 소자분리막(ISO)은 섬 타입(Island Type)으로서 40 nm 급까지는 싱글 패터닝(Single Patterning), 30 nm급 6F2 셀의 소자분리막은 포지티브(Positive) SPT 공정을 적용하여 라인(Line)을 형성한 후에 별도의 콘택홀(Contact Hole)을 패터닝하여 라인을 분리시키는 공정을 적용하였다.
그러나 20 nm급 6F2 셀 공정을 적용할 경우 활성영역(Active) 면적 확보가 가장 중요한 이슈 중의 하나가 되었다. 기존의 섬 타입 적용시 활성영역의 쓰러짐(ISO leaning), 활성영역 면적 부족, 패터닝 마진부족 등으로 최대한 라인/스페이스로 하여 패터닝되도록 단순화할 수 있는 방향으로 설계하여 활성영역 확보 및 공정 단순화 측면에서 라인 타입으로 형성하여 개발하려고 한다.
도 1은 소자분리구조의 실시예를 도시한 도면으로, 섬 타입(a) 및 라인 타입(b) 구조를 도시한다. 라인 타입(b)을 적용하려면 섬 타입(a)에 비하여 활성영역(ISO)의 기울어진 각도가 약간 변경되었고, 활성영역 면적 확보를 위해 상대적으로 활성영역 피치는 증가하였지만, 매립 게이트(BG)의 피치가 감소되어 패터닝은 더 어려워짐을 알 수 있다.
기존의 섬 타입(a)의 소자분리가 아니라 라인 타입(b)의 소자분리로 형성함에 따라, 이후 매립 게이트(BG)를 패터닝시 격리 게이트(Isolation Gate)를 형성하고 격리 게이트에 전압을 인가하여 활성영역을 분리한다. 즉, 연속되는 두 개의 매립 게이트는 실제 게이트(Real Gate)로 사용하게 되고, 연속되는 두 개의 실제 게이트(Real Gate)에 이웃하는 게이트(Isolation Gate)는 활성영역을 분리하는 용도로 사용된다.
도 2는 도 1의 (b)에서와 같은 라인 타입의 소자분리를 적용할 경우 매립 게이트의 레이아웃을 도시한다. 도 2를 참조하면, 매립 게이트 피치가 싱글 패터닝으로는 구현될 수 없어 SPT를 적용할 수밖에 없는데, 싱글 노광공정 대비 SPT를 적용함에 따라 패터닝 레이아웃 관점에서 여러 제약이 뒤따른다.
그 중 가장 대표적인 것이 격리 게이트(Isolation BG)들을 모두 서로 연결해야 한다는 것이다. 모든 격리 게이트(Isolation BG)에 비트라인과 연결되는 콘택을 형성할 수 없으므로, 격리 게이트(Isolation BG)를 서로 연결하고 중간에 콘택을 형성하여야 한다. 따라서 세 개의 라인 단위로 반복되게 격리 게이트(Isolation BG)가 연결된다.
그러나 실제 게이트(Real BG)의 라인 끝단에 패드(Pad)를 형성하는 것이 상대적으로 어려워 패드 없는 구조(Padless Scheme)로 발전해 감에 따라, 별도의 콘택 마스크(Contact mask)를 적용하여 비트라인에 연결한 후 활성영역 분리(Active isolation)를 하게 된다.
또한, 매립 게이트 공정은 게이트 전극이 실리콘(기판) 표면 아래에 매립되어 있어서 패터닝 시 라인 CD 균일도(Line CD Uniformity)보다 상대적으로 스페이스 CD 균일도(Space CD Uniformity)가 중요하다. 스페이스 CD 균일도 관점에서는 포지티브(positive) SPT 방식보다 네거티브(negative) SPT 방식이 유리하다(도 3 참조).
여기서 도 3을 참조하여 포지티브 SPT(좌측)와 네거티브 SPT(우측)를 설명하면 다음과 같다. 두 SPT 공정 모두 기판(SUB) 상부에 몇 개의 하드마스크층(HM1, HM2, HM3)를 형성한 뒤 감광막 패턴(PR)을 형성한다(도 3의 (a)). 이 감광막 패턴(PR)에서 라인/스페이스의 선폭은 1:3인 것이 바람직하다. 이후 감광막 패턴(PR) 좌우에 스페이서(Spacer)를 형성하고, 이 스페이서를 마스크로 하드마스크층(HM1, HM2, HM3)을 식각하는 것이 포티지브 SPT이다. 즉 포지티브 SPT에서는 스페이서(Spacer) 모양이 최종 패턴의 모양이 된다.
이에 반해, 감광막 패턴(PR) 좌우에 스페이서(Spacer)를 형성한 뒤, 스페이서(Spacer) 사이를 채우는 갭필(gap-fill) 물질을 채우고 스페이서(Spacer)를 제거한 뒤 잔류한 패턴으로 하드마스크층(HM1, HM2, HM3)을 식각하는 것이 네거티브 SPT이다. 즉 네거티브 SPT에서는 스페이서(Spacer) 모양이 아닌 스페이서 사이의 공간(space) 모양이 최종 패턴의 모양이 된다.
본 발명의 더블 SPT 방법은 1차 SPT / 2차 SPT 방법을 포함하며, 설계에 따라 ① Positive / Positive, ② Positive / Negative, ③ Negative / Positive, ④ Negative / Negative의 4가지 방법을 생각할 수 있다. 스페이스 CD 균일도 관점에서 포지티브 SPT 방식보다 네거티브 SPT 방식이 유리하므로, 최종 2차 SPT의 방법이 Negative Scheme 인 ② Positive / Negative 및 ④ Negative / Negative Scheme 이 타당하다고 결론된다.
따라서 본 발명에서는 DRAM 6F2 레이아웃 10 ~ 20nm 급의 매립 게이트 20~37nm 의 패터닝을 위하여 ② Positive / Negative 및 ④ Negative / Negative Scheme 의 Double SPT 를 구현하는 방법을 제안하고자 한다.
이하에서는 도 4a 내지 4l(제 1 실시예) 및 도 5a 내지 5o(제 2 실시예)를 참조하여, 본 발명에 따르는 반도체 소자의 미세패턴 형성방법을 설명한다. 도 4a 내지 4l에서 (a)는 단면도이고 (b)는 평면도이며, (a)는 (b)의 A-A' 선을 따른 단면도에 해당되고, 도 5a 내지 5o 또한 마찬가지이다. 평면도인 (b)는 셀 영역과 주변회로 영역을 포함하며, 라인 앤 스페이스 패턴이 형성되는 우측 부분이 셀 영역이고 라인 앤 스페이스 패턴이 형성되지 않는 좌측 부분이 주변회로 영역이다.
먼저 도 4a를 참조하면, 피식각층(10) 상부에 패드 산화막(15), 패드 질화막(20), 제 1 비정질탄소층(25; amorphous carbon), 제 1 실리콘 산화질화막(30; SiON), 폴리실리콘층(35), 제 2 비정질탄소층(40), 제 2 실리콘 산화질화막(45)을 순차적으로 형성한다. 여기서 제 2 비정질탄소층(40)은 추후 SPT 공정에서 파티션 패턴(partition pattern) 역할을 할 구성이므로 충분한 높이를 가지는 것이 바람직하다. 두 비정질탄소층(25, 40)의 상부에는 각각 실리콘 산화질화막(30, 45)이 형성되는데, 실리콘 산화질화막(30, 45)은 약 400 ℃의 고온에서 증착되므로, 비정질탄소층(25, 40)은 고온 SOC(High Temperature Spin On Carbon)인 것이 바람직하다. 피식각층(10)은 실리콘 기판인 것이 일반적이나 이제 한정되지 않는다.
그리고 제 2 실리콘 산화질화막(45) 상부에 감광막 패턴(50)을 3 : 5 (라인 : 스페이스)의 선폭으로 형성한다. 이 감광막 패턴(50)의 스페이스 선폭은 최종 디바이스 선폭의 4배 선폭을 갖도록 형성한다. 예컨대 하프 피치(half pitch) 16 nm의 소자(32 nm 소자)를 형성할 경우, 식각 바이어스(etch bias)를 고려하지 않을 때 라인 영역 선폭(즉 감광막 선폭)은 48 nm, 스페이스 영역 선폭(감광막 사이의 공간 선폭)은 80 nm로 형성한다. 여기서 도면에 도시되지 않았으나 감광막(50) 하부에는 반사방지막(미도시; Anti Reflection Coating)이 추가로 형성될 수 있다.
도 4b를 참조하면 감광막 패턴(50)을 마스크로 제 2 실리콘 산화질화막(45)을 식각하여 제 2 실리콘 산화질화막 패턴(46)을 형성한다. 그리고 잔류한 감광막(50)과 제 2 실리콘 산화질화막 패턴(46)을 마스크로 제 2 비정질탄소층(40)을 식각하여 제 2 비정질탄소층 패턴(41)을 형성하고, 감광막 패턴(50)은 제거한다.
도 4c에 도시된 바와 같이, 폴리실리콘층(35), 제 2 비정질탄소층 패턴(41) 및 제 2 실리콘 산화질화막 패턴(46) 상부에 스페이서 산화막(47)을 소정 두께로 형성한다. 스페이서 산화막(47)은 SPT 공정의 스페이서(48; spacer; 도 4d 참조)가 될 물질로서 스텝 커버리지(step coverage)가 우수하여야 하며, ALD(Atomic Layer Deposition) 방법으로 형성하는 것이 바람직하다.
도 4d를 참조하면, 스페이서 산화막(47)에 대한 에치백(etch back) 공정을 수행하여 제 2 비정질탄소층 패턴(41) 및 제 2 실리콘 산화질화막 패턴(46)의 측벽에만 스페이서 산화막(37)을 잔류시킴으로써 스페이서(48)를 형성한다.
도 4e에 도시된 바와 같이 스페이서(48)를 식각 마스크로 폴리실리콘층(35) 전체와 제 1 실리콘 산화질화막(30)의 일부를 식각하여 폴리실리콘 패턴(36)과 제 1 실리콘 산화질화막 패턴(31)을 형성한다. 여기까지가 본 발명의 제 1 실시예인 '포지티브 SPT + 네거티브 SPT' 중 ① 포지티브 SPT 공정에 해당한다. 이때 제 1 실리콘 산화질화막(30)의 일부를 식각하는 것은 후속될 ② 네거티브 SPT에서 필요한 공정으로, 갭필층과 하부 산화막 스페이서의 두께를 맞추기 위한 것이다. 제 1 실리콘 산화질화막(30)은 후속 공정에서 형성될 스페이서 산화막의 두께만큼 식각되는 것이 바람직하다.
도 4f를 참조하면, 잔류한 스페이서(48)를 산화막 습식 스트립(Oxide wet strip)과 같은 공정으로 제거하며 이 때 HF 계열의 습식 화학물을 사용할 수 있다. 그리고 제 1 실리콘 산화질화막 패턴(31) 및 폴리실리콘 패턴(36) 상부에 스페이서 산화막(37)을 소정 두께로 형성한다. 이 스페이서 산화막(37) 역시 (네거티브) SPT 공정에서 사용될 물질로서 스텝 커버리지(step coverage)가 우수하여야 하며, ALD(Atomic Layer Deposition) 고정으로 형성하는 것이 바람직하다.
도 4g에 도시된 바와 같이, 스페이서 산화막(37)이 형성된 전면에 갭필층(38; gap-fill layer)을 형성하여 전면을 평탄화한다. 이 갭필층(38)은 폴리실리콘을 포함하는 것이 바람직하다.
도 4h를 참조하면 갭필층(38)에 대한 에치백 공정을 실시하여 폴리실리콘 패턴(36) 상부를 덮고 있는 스페이서 산화막(37)의 사이와 측벽에만 갭필 패턴(38a)을 잔류시킨다. 이 갭필층(38)에 대한 에치백 공정은 건식 에치백, CMP(Chemical Mechanical Polishing) 혹은 습식 스트립(Wet strip) 공정을 포함할 수 있다. 이후 폴리실리콘 패턴(36) 상부의 스페이서 산화막(37)도 제거하여 폴리실리콘층(36)의 상부를 노출시킨다.
도 4i에 도시된 바와 같이(도 4i의 (b) 평면도 참조), 패드 마스크(39)를 셀 영역의 끝단과 주변회로 영역 상부에 형성한다. 이 패드 마스크(39)는 후속 공정에서 주변회로 영역이 식각되지 않도록 보호하는 역할을 수행할 수 있다.
도 4j를 참조하면 폴리실리콘 패턴(36)과 산화막(37) 간의 식각선택비를 이용하여 스페이서 산화막(37)을 에치백과 같은 비등방성 식각공정으로 제거한다. 이 결과 폴리실리콘 패턴(36)과 갭필 패턴(38a; 역시 폴리실리콘임)이 일정한 미세 간격으로 형성된 라인 앤 스페이서 패턴을 형성하게 된다. 이전 공정에서 제 1 실리콘 산화질화막(30)을 일정 깊이 식각해 두었기 때문에, 제 1 실리콘 산화질화막 패턴(31)과 폴리실리콘 패턴(36)의 높이는 잔류한 스페이서 산화막(37a) 및 갭필 패턴(38a)의 높이와 동일하게 된다. 이어서 패드 마스크(39)를 제거한 후 클리닝 공정을 수행한다.
도 4k에 도시된 바와 같이, 주변회로 영역 및 셀 영역의 끝단을 오픈시키는 패드 마스크(미도시) 즉 패드 마스크(39)가 형성되었던 영역을 오픈시키는 마스크를 형성하고 이를 이용하여 갭필 패턴(38a), 산화막(37), 제 1 실리콘 산화질화막 패턴(31)을 식각하여 SPT 공정에 의해 형성되는 'U'자 형상의 패턴을 커팅한다.
다음에, 폴리실리콘 패턴(36) 및 갭필 패턴(38a)을 식각 마스크로 하부층들을 차례로 식각한다. 즉 제 1 실리콘 산화질화막 패턴(31), 제 1 비정질탄소층(25), 패드 질화막(15), 패드 산화막(15) 및 피식각층(10)을 차례로 식각한다. 이때 제 1 비정질탄소층(25)이 최종 하드마스크로 사용되는데, 이는 활성영역의 실리콘(Si)과 소자분리막의 산화막(Oxide) 물질을 동시에 식각할 수 있는 물질이며, 또한 매립 게이트의 하드마스크 질화막(미도시)은 보호할 수 있는 물질이기 때문이다.
도 4l을 참조하면, 하드마스크로 사용된 제 1 비정질탄소층(25)을 제거한다.
이상 설명한 제 1 실시예에 따르는 반도체 소자의 미세패턴 형성방법은, 포지티브 SPT와 네거티브 SPT를 포함하는 더블 SPT를 적용함으로써 선폭이 균일하고 미세한 선폭의 라인/스페이스 패턴을 구현할 수 있는 효과를 제공한다.
한편, 도 5a 내지 5o는 본 발명의 제 2 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 도면이고, 도 5a 내지 5l에서 (a)는 단면도이고 (b)는 평면도이며, (a)는 (b)의 A-A' 선을 따른 단면도에 해당된다. 평면도인 (b)는 셀 영역과 주변회로 영역을 포함하며, 라인 앤 스페이스 패턴이 형성되는 우측 부분이 셀 영역이고 라인 앤 스페이스 패턴이 형성되지 않는 좌측 부분이 주변회로 영역이다.
먼저 도 5a를 참조하면, 피식각층(110) 상부에 패드 산화막(115), 패드 질화막(120), 제 1 비정질탄소층(125), 제 1 실리콘 산화질화막(130), 제 1 폴리실리콘층(135), PE-TEOS층(140; Plama Enhanced-tetraethly orthosilicate), 제 2 폴리실리콘층(145), 제 2 비정질탄소층(150), 제 2 실리콘 산화질화막(155)을 순차적으로 형성한다. 두 비정질탄소층(125, 150)의 상부에는 각각 실리콘 산화질화막(130, 155)이 형성되는데, 실리콘 산화질화막(135, 150)은 약 400 ℃의 고온에서 증착되므로, 비정질탄소층(125, 150)은 고온 SOC(High Temperature Spin On Carbon)인 것이 바람직하다. 피식각층(110)은 실리콘 기판인 것이 일반적이나 이제 한정되지 않는다.
그리고 제 2 실리콘 산화질화막(155) 상부에 감광막 패턴(160)을 1 : 7 (라인 : 스페이스)의 선폭으로 형성한다. 이 감광막 패턴(160)의 스페이스 선폭은 최종 디바이스 선폭의 4배 선폭을 갖도록 형성한다. 예컨대 하프 피치(half pitch) 16 nm의 소자(32 nm 소자)를 형성할 경우, 식각 바이어스(etch bias)를 고려하지 않을 때 라인 영역 선폭(즉 감광막 선폭)은 16 nm, 스페이스 영역 선폭(감광막 사이의 공간 선폭)은 112 nm로 형성한다. 여기서 도면에 도시되지 않았으나 감광막(160) 하부에는 반사방지막(미도시; Anti Reflection Coating)이 추가로 형성될 수 있다.
도 5b에 도시된 바와 같이, 감광막 패턴(160)을 마스크로 제 2 실리콘 산화질화막(155)을 식각하여 제 2 실리콘 산화질화막 패턴(156)을 형성한다. 그리고 잔류한 감광막(160)과 제 2 실리콘 산화질화막 패턴(156)을 마스크로 제 2 비정질탄소층(150)을 식각하여 제 2 비정질탄소층 패턴(151)을 형성하고, 감광막 패턴(160)은 제거한다.
도 5c를 참조하면, 제 2 실리콘 산화질화막 패턴(156) 및 제 2 비정질탄소층 패턴(151)을 마스크로 제 2 폴리실리콘층(145)을 식각하여 제 2 폴리실리콘 패턴(146)을 형성하고, 추가적으로 하부의 PE-TEOS층(140)도 소정 두께 식각하여 PE-TEOS 패턴(141)을 형성한다. 이는 네거티브 SPT 공정에서 파티션(partition) 패턴들의 높이와 식각선택비를 유지하기 위한 것으로, 추후 형성될 스페이서 산화막(147; 도 5d 참조)과 식각선택비가 유사한 PE-TEOS층(140)을 제 2 폴리실리콘 패턴(146) 하부에 형성하는 공정이다.
도 5d에 도시된 바와 같이, 제 2 폴리실리콘 패턴(146) 및 PE-TEOS층(140, 141) 상부에 스페이서 산화막(147)을 소정 두께로 형성한다. 이 때 제 2 폴리실리콘 패턴(146) 상부에 증착된 스페이서 산화막(147) 사이에 형성되는 공간이 제 2 폴리실리콘 패턴(146)의 선폭(상술한 조건의 경우 16nm)이 되도록 하는 것이 바람직하다.
도 5e를 참조하면, 스페이서 산화막(147) 사이에 형성된 공간에 갭필층(148)을 형성한다. 이 갭필층(148)은 제 2 폴리실리콘 패턴(146)과 동일하게 폴리실리콘을 포함하는 것이 바람직하다. 이때 주변회로 영역{(b)의 좌측}에는 제 2 폴리실리콘 패턴(146)이 없으므로 갭필층(148)이 전체 면을 덮도록 형성된다.
도 5f에 도시된 바와 같이, 제 2 폴리실리콘 패턴(146) 상부 표면을 타겟으로 한 에치백 혹은 CMP(Chemical Mechanical Polishing)를 실시하여 스페이서 산화막(147)을 제거함으로써, 제 2 폴리실리콘 패턴(146) 상부를 노출시키고 동시에 갭필층 패턴(148a)도 형성한다. 이때 갭필층 패턴(148a) 하부에는 스페이서 산화막(147)이 남게 되며, 이는 제 2 폴리실리콘 패턴(146) 하부에 PE-TEOS 패턴(141)이 남아있는 것과 동일한 적층 구조가 된다.
도 5g에 도시된 바와 같이, 제 2 폴리실리콘 패턴(146)과 갭필층 패턴(138a) 사이의 스페이서 산화막(147)을 제거함으로써 최초 감광막 패턴(160)이 사이에 하나씩의 패턴이 더 생긴 형상의 라인 앤 스페이스 패턴을 형성한다. 이 때 스페이서 산화막(147)과 식각선택비가 유사한 PE-TEOS 패턴(141)도 함께 제거되고, 제 2 폴리실리콘 패턴(146)과 갭필층 패턴(138a) 하부에 위치한 PE-TEOS 패턴(141)만 잔류하게 된다.
여기까지가 본 발명의 제 2 실시예인 '네거티브 SPT + 네거티브 SPT' 중 ① 첫 번째 네거티브 SPT 공정이며, 이후에는 두 번째 네거티브 SPT 공정에 대하여 설명한다.
도 5h를 참조하면, 도 5g에서 형성된 PE-TEOS 패턴(141)을 마스크로 하부의 제 1 폴리실리콘층(135)을 식각하여 제 1 폴리실리콘 패턴(136)을 형성하고, 추가로 제 1 실리콘 산화질화막(130)도 소정 두께 식각하여 제 1 실리콘 산화질화막 패턴(131)도 형성한다. 제 1 폴리실리콘층(135)을 식각하는 과정에서, PE-TEOS 패턴 상부의 폴리실리콘 재질의 패턴(146, 148a) 또한 자연스럽게 제거된다. 제 1 실리콘 산화질화막(131)을 소정 두께 식각하는 것은 상술한 첫 번째 SPT 공정의 PE-TEOS층(140) 일부 식각과 동일한 목적으로, 네거티브 SPT 공정에서 파티션(partition) 패턴들의 높이와 식각선택비를 유지하기 위한 것이며, 추후 형성될 스페이서 산화막(137; 도 5i 참조)과 식각선택비가 유사한 실리콘 산화질화막을 제 2 폴리실리콘 패턴(146)과 갭필층 패턴(148a) 하부에 형성하는 공정이다. 이 제 1 실리콘 산화질화막(131) 식각 후 잔존한 산화막을 제거하기 위하여 HF 계열 물질을 이용한 습식 스트립(wet strip) 공정을 실시할 수 있다.
도 5i에 도시된 바와 같이, 제 1 폴리실리콘 패턴(136) 및 제 1 실리콘 산화질화막 패턴(131) 상부에 스페이서 산화막(137)을 소정 두께로 형성한다. 이 때 제 1 폴리실리콘 패턴(136) 상부에 증착된 스페이서 산화막(137) 사이에 형성되는 공간이 제 1 폴리실리콘 패턴(136)의 선폭(상술한 조건의 경우 16nm)이 되도록 하는 것이 바람직하다.
도 5j를 참조하면, 스페이서 산화막(137) 사이에 갭필층(138)을 형성한다. 이 갭필층(138) 역시 제 1 폴리실리콘 패턴(136)가 동일한 폴리실리콘을 포함하는 것이 바람직하다.
도 5k에 도시된 바와 같이, 제 1 폴리실리콘 패턴(136) 상부 표면을 타겟으로 한 에치백 혹은 CMP(Chemical Mechanical Polishing)를 실시하여 스페이서 산화막(137)을 제거함으로써, 제 1 폴리실리콘 패턴(136) 상부를 노출시키고 동시에 갭필층 패턴(138a)도 형성한다. 이 때 갭필층 패턴(138a) 하부에는 스페이서 산화막(137)이 남게 되며, 이는 제 1 폴리실리콘 패턴(136) 하부에 제 1 실리콘 산화질화막 패턴(131)이 남아 있는 것과 동일한 적층 구조가 된다.
도 5l을 참조하면, 도시된 바와 같이(도 4i의 (b) 평면도 참조), 패드 마스크(139)를 셀 영역의 끝단과 주변회로 영역 상부에 형성한다. 이 패드 마스크(139)는 후속 공정에서 주변회로 영역이 식각되지 않도록 보호하는 역할을 수행할 수 있다.
도 5m에 도시된 바와 같이, 제 1 폴리실리콘 패턴(136)과 갭필층 패턴(138a) 사이에 잔존한 스페이서 산화막(137)을 제거한다. 이후 패드 마스크(139)를 스트립(strip)과 같은 공정으로 제거하고, 클리닝 공정도 실시한다.
도 5n을 참조하면, 주변회로 영역 및 셀 영역의 끝단을 오픈시키는 패드 마스크(미도시) 즉 패드 마스크(139)가 형성되었던 영역을 오픈시키는 마스크를 형성하고 이를 이용하여 갭필 패턴(38a), 산화막(37), 제 1 실리콘 산화질화막 패턴(31)을 식각하여 SPT 공정에 의해 형성되는 'U'자 형상의 패턴을 커팅한다.
다음에, 제 1 폴리실리콘 패턴(136)과 갭필층 패턴(138a)을 마스크로 하부층인 제 1 실리콘 산화질화막 패턴(131), 제 1 비정질탄소층(125), 패드 질화막(120), 패드 산화막(115) 및 피식각층(110)을 차례로 식각한다. 여기서 제 1 비정질탄소층(125)이 최종 하드마스크로 사용되는데, 이는 활성영역의 실리콘과 소자분리막의 산화막을 동시에 식각할 수 있는 물질로서 매립형 게이트의 하드마스크 질화막을 보호할 수 있는 물질이기 때문이다.
이상 설명한 제 2 실시예에 따르는 반도체 소자의 미세패턴 형성방법은, 두 번의 네거티브 SPT를 포함하는 더블 SPT를 적용함으로써 선폭이 균일하고 미세한 선폭의 라인/스페이스 패턴을 구현할 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10, 110 : 피식각층 15, 115 : 패드 산화막
20, 120 : 패드 질화막 25, 125 : 제 1 비정질탄소층
30, 130 : 제 1 실리콘 산화질화막
31, 131 : 제 1 실리콘 산화질화막 패턴
35, 135 : 폴리실리콘층 36, 136 : 폴리실리콘 패턴
37, 137, 147 : 스페이서 산화막 38, 138, 148 : 갭필층
38a, 138a, 148a : 갭필층 패턴 40, 150 : 제 2 비정질탄소층
41, 151 : 제 2 비정질탄소층 패턴
45, 155 : 제 2 실리콘 산화질화막
46, 156 : 제 2 실리콘 산화질화막 패턴
50, 160 : 감광막 패턴
139 : 패드 마스크 140 : PE-TEOS 층
141 : PE-TEOS 패턴 145 : 제 2 폴리실리콘층
146 : 제 2 폴리실리콘 패턴

Claims (21)

  1. 제 1 피식각층 상부에 제 2 피식각층을 형성하는 단계;
    상기 제 2 피식각층 상부에 파티션 패턴을 형성하는 단계;
    상기 파티션 패턴의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 파티션을 제거하고, 상기 제 1 스페이서를 식각 마스크로 상기 제 2 피식각층을 식각하여 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴의 측벽에 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서 사이가 매립되도록 갭필층을 형성하는 단계;
    상기 제 2 스페이서를 제거하는 단계; 및
    상기 제 1 패턴 및 상기 캡필층을 식각 마스크로 상기 제 1 피식각층을 식각하여 제 2 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. 청구항 1에 있어서,
    상기 파티션 패턴을 형성하는 단계는
    상기 제 2 피식각층 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  3. 청구항 2에 있어서,
    상기 하드마스크층을 형성하는 단계는
    상기 제 2 피식각층 상부에 비정질탄소층과 실리콘 산화질화막을 순차적으로 형성하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  4. 청구항 2에 있어서,
    상기 감광막 패턴을 형성하는 단계는
    라인의 선폭과 스페이스의 선폭이 3 : 5의 비율이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  5. 청구항 4에 있어서,
    상기 스페이스의 선폭은 상기 제 2 패턴의 선폭의 4배가 되도록 하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  6. 청구항 1에 있어서,
    상기 제 2 피식각층 및 상기 갭필층은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  7. 청구항 6에 있어서,
    상기 제 2 피식각층 및 상기 갭필층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  8. 청구항 1에 있어서,
    상기 제 1 패턴을 형성하는 단계는
    상기 제 2 피식각층 식각하면서 상기 제 1 피식각층을 상기 제 2 스페이서의 두께만큼 함께 식각하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  9. 청구항 1에 있어서,
    상기 제 2 스페이서를 형성하는 단계는
    상기 제 2 피식각층 및 상기 제 1 피식각층 상부에 스페이서 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  10. 청구항 9에 있어서,
    상기 갭필층을 형성하는 단계는
    상기 스페이서 산화막 사이가 매립되도록 폴리실리콘층을 형성하는 단계; 및
    상기 제 1 패턴이 노출되도록 상기 폴리실리콘층 및 상기 스페이서 산화막을 제거하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  11. 청구항 1에 있어서,
    제 2 패턴을 형성하는 단계는
    상기 제 1 패턴에서 "U"자 형태로 연결된 부분을 커팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  12. 제 1 피식각층 상부에 제 2 피식각층을 형성하는 단계;
    상기 제 2 피식각층 상부에 파티션 패턴을 형성하는 단계;
    상기 파티션 패턴의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 사이가 매립되도록 제 1 갭필층을 형성하는 단계;
    상기 제 1 스페이서를 제거하고, 상기 파티션 패턴과 상기 제 1 갭필층을 식각 마스크로 상기 제 2 피식각층을 식각하여 제 1 패턴을 형성하는 단계;
    상기 제 1 패턴의 측벽에 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서 사이가 매립되도록 제 2 갭필층을 형성하는 단계; 및
    상기 제 2 스페이서를 제거하고, 상기 제 1 패턴 및 상기 제 2 갭필층을 식각 마스크로 상기 제 1 피식각층을 식각하여 제 2 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법.
  13. 청구항 12에 있어서,
    상기 파티션 패턴을 형성하는 단계는
    상기 제 2 피식각층 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  14. 청구항 13에 있어서,
    상기 감광막 패턴을 형성하는 단계는
    라인의 선폭과 스페이스의 선폭이 1 : 7의 비율이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  15. 청구항 14에 있어서,
    상기 스페이스의 선폭은 상기 제 2 패턴의 선폭의 4배가 되도록 하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  16. 청구항 12에 있어서,
    상기 제 1 스페이서 사이의 폭은 상기 파티션 패턴의 폭과 같은 크기로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  17. 청구항 12에 있어서,
    상기 파티션 패턴과 상기 제 1 갭필층은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  18. 청구항 12에 있어서,
    상기 제 1 피식각층과 상기 제 2 갭필층은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  19. 청구항 12에 있어서,
    상기 파티션 패턴, 상기 제 1 갭필층, 상기 제 1 피식각층 및 상기 제 2 갭필층은 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  20. 청구항 19에 있어서,
    상기 파티션 패턴, 상기 제 1 갭필층, 상기 제 1 피식각층 및 상기 제 2 갭필층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  21. 청구항 12에 있어서,
    상기 제 2 패턴을 형성하는 단계는
    상기 제 1 패턴에서 "U"자 형태로 연결된 부분을 커팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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