CN104167348B - 形成间隔物图案掩模的方法 - Google Patents
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Abstract
本发明公开了形成间隔物图案掩模的方法,包括:提供衬底并依次沉积界面层、芯膜和第一硬掩模;对芯膜和第一硬掩模进行图案化以形成中间图案;沉积间隔物图案掩模,以覆盖中间图案中的芯膜和第一硬掩模;以中间图案中的第一硬掩模为停止层对间隔物图案掩模进行平坦化;对平坦化后的间隔物图案掩模进行回刻蚀;沉积第二硬掩模;对第二硬掩模进行干法刻蚀,以露出回刻蚀后的间隔物图案掩模;对露出的间隔物图案掩模进行干法刻蚀,以形成间隔物图案;依次去除剩下的第一硬掩模和第二硬掩模和芯膜,得到最终的间隔物图案掩模。
Description
技术领域
本发明涉及半导体器件的制造方法,特别涉及形成间隔物图案掩模的方法。
背景技术
随着半导体工艺往更小节点技术发展,光刻技术已称为制约发展的瓶颈。双图案化技术将可能是IC结构继续减小尺寸大规模生产的最终解决方案。
当前,主要有三种典型的双图案化技术:光刻-刻蚀-光刻-刻蚀(LELE)如图1中(a)所示;光刻-冻结-光刻-刻蚀(LFLE),如图1中(b)所示;和间隔物自对准双图案法(SADP),如图1中(c)所示。
LELE是在一个光刻步骤之后接着一个蚀刻步骤,然后再接着一个光刻步骤和一个蚀刻步骤。以上的两个光刻步骤都是关键光刻步骤,也就是会产生迭对,换句话说,一个光刻步骤所曝光的图案与另一个光刻步骤图案的相对位置非常重要。
LFLE是将某个光阻图案冻结,并减少一个蚀刻步骤;但仍然会有两个需要对好图案位置的关键光刻步骤。
SADP只有一个关键光刻步骤,避免了两次光刻方法的套刻挑战。并且,SADP所形成的掩膜图案包括多次刻蚀步骤,降低了每次单独刻蚀中关键尺寸(CD)均匀性要求。
然而,当前采用的SADP工艺中,间隔物沉积和刻蚀工艺会导致较差的线宽粗糙度(LWR)现象,例如图2所示的线宽和间隔不均匀,这将对器件的性能带来不利的影响。
发明内容
本发明的一个目的在于提供一种优化的形成间隔物图案掩模的方法,以解决现有技术的问题,消除LWR现象,从而提高器件的性能。
根据本发明的第一方面,提供了一种形成间隔物图案掩模的方法,包括:提供衬底并在衬底上依次沉积界面层、芯膜和第一硬掩模;对芯膜和第一硬掩模进行图案化以形成中间图案,在该中间图案中芯膜和第一硬掩模的条宽根据最终的间隔物图案掩模之间的间隔来确定;沉积间隔物图案掩模,以覆盖中间图案中的芯膜和第一硬掩模;以中间图案中的第一硬掩模为停止层对间隔物图案掩模进行平坦化;对平坦化后的间隔物图案掩模进行回刻蚀,回刻蚀的量根据最终的间隔物图案掩模的宽度来确定;沉积第二硬掩模;对第二硬掩模进行干法刻蚀,以露出回刻蚀后的间隔物图案掩模,剩下的第二硬掩模之间的间隔根据最终的间隔物图案掩模之间的间隔来确定;对露出的间隔物图案掩模进行干法刻蚀,以形成间隔物图案;去除剩下的第一硬掩模和第二硬掩模;以及去除中间图案中的芯膜,从而得到最终的间隔物图案掩模。
优选地,通过CVD或者炉管工艺沉积包括氧化硅的界面层,界面层的厚度为
优选地,芯膜包括硅膜或无定形碳,通过CVD沉积包括无定形碳的芯膜。
优选地,通过炉管工艺沉积第一硬掩模,通过ALD或CVD沉积第二硬掩模,沉积的第二硬掩模和第一硬掩模的材料和厚度均相同,所述材料包括氮化硅。
优选地,中间图案中的芯膜和第一硬掩模的节距为最终的间隔物图案掩模的节距的两倍或者中间图案中的芯膜和第一硬掩模的间隔等于最终的间隔物图案掩模的间隔。
优选地,通过ALD或CVD沉积包括氧化硅的间隔物图案掩模,沉积的间隔物图案掩模的厚度大于中间图案中的芯膜与第一硬掩模的厚度之和。
优选地,采用CMP进行平坦化。
优选地,使用湿法剥离技术对间隔物图案掩模进行回刻蚀,使得回刻蚀后的间隔物图案掩模低于中间图案中的第一硬掩模的底部或与中间图案中的第一硬掩模的底部齐平。
优选地,对第二硬掩模进行干法刻蚀,使得剩下的第二硬掩模之间的间隔等于最终的间隔物图案掩模之间的间隔。
优选地,利用湿法刻蚀去除剩下的第一硬掩模和第二硬掩模。
优选地,利用干法剥离去除包括无定形碳的芯膜,而利用湿法化学剥离工艺去除包括硅膜的芯膜,干法剥离包括采用N2/H2/SO2/CO/CO2/O2且无F的气氛进行灰化处理。
优选地,在回刻蚀期间,中间图案中的芯膜和第一硬掩模不被刻蚀。
优选地,在对第二硬掩模进行干法刻蚀期间,回刻蚀后的间隔物图案掩模和中间图案中的第一硬掩膜不被刻蚀。
优选地,沉积的第二硬掩模覆盖回刻蚀后的间隔物图案掩模与中间图案中的芯膜和第一硬掩模。
通过以下参照附图对本发明的示例性实施例的详细描述,本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例,并且连同说明书一起用于解释本发明的原理。
参照附图,根据下面的详细描述,可以更加清楚地理解本发明,其中:
图1是示意性地示出现有技术中的三种典型的双图案化技术的示图。
图2是示意性地示出采用现有技术中的SADP工艺形成的间隔物图案掩模的示图。
图3是示意性地示出根据本发明的实施例的形成间隔物图案掩模的方法的流程图。
图4A至图4J是示意性地示出根据图3的方法在各个阶段得到的图案的截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到:除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时,应当明白,为了便于描述,附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的,决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论,但在适当情况下,所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中,任何具体值应被解释为仅仅是示例性的,而不是作为限制。因此,示例性实施例的其它示例可以具有不同的值。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步讨论。
图3是示意性地示出根据本发明的实施例的形成间隔物图案掩模的方法的流程图。
图4A至图4J是示意性地示出根据图3的方法在各个阶段得到的图案的截面图。
下面参考图3所示出的流程图描述图4A至图4J所示的根据本发明的方法在各个阶段得到的图案的截面图。
首先,在步骤S1,提供衬底10并在衬底10上依次沉积界面层11、芯膜12和第一硬掩模13,如图4A所示。
衬底10可以是例如硅的半导体衬底等。
界面层11可以包括氧化硅,厚度可以为可以通过化学气相沉积(CVD)或者炉管工艺沉积界面层。
芯膜12可以包括硅膜或无定形碳,厚度可以为可以通过CVD沉积包括无定形碳的芯膜。
第一硬掩模13可以包括氮化硅,厚度可以为可以通过炉管工艺沉积第一硬掩模。
接下来,在步骤S2,对芯膜12和第一硬掩模13进行光刻以形成中间图案PM。在中间图案PM中,芯膜12和第一硬掩模13的条宽可以根据最终的间隔物图案掩模之间的间隔来确定。例如图4B所示,可以通过控制光刻的条件使得中间图案PM中的芯膜12和第一硬掩模13的节距等于最终的间隔物图案掩模的节距(FP)的两倍,即中间图案的节距为2×FP。也可以使得中间图案PM中的芯膜12和第一硬掩模13的间隔等于最终的间隔物图案掩模的间隔。
接着,在步骤S3,沉积间隔物图案掩模14,以覆盖中间图案PM中的芯膜12和第一硬掩模13。例如图4C所示,可以使得间隔物图案掩模14的厚度大于芯膜12与硬掩模13的厚度之和,例如可以为
可以通过原子层沉积(ALD)或CVD沉积间隔物图案掩模,间隔物图案掩模可以包括氧化硅。
接下来,在步骤S4,以中间图案PM中的第一硬掩模13为停止层对间隔物图案掩模14进行平坦化,例如图4D所示,得到了平坦的间隔物图案掩模14。
这里,可以利用例如化学机械抛光工艺(CMP)对间隔物图案掩模进行平坦化。
然后,在步骤S5,对平坦化后的间隔物图案掩模14进行回刻蚀。回刻蚀的量可以根据最终的间隔物图案掩模的宽度来确定。例如,可以使得回刻蚀后的间隔物图案掩模14低于中间图案PM中的第一硬掩模13的底部或与第一硬掩模13的底部齐平,例如图4E所示。在回刻蚀期间,中间图案PM中的芯膜12和第一硬掩模13基本不被刻蚀。
可以采用湿法刻蚀工艺进行回刻蚀。因为湿法刻蚀有很高的刻蚀选择比,所以在回刻蚀工艺中选择合适的条件可以使得第一硬掩模和芯膜的高度基本不发生变化。
接下来,在步骤S6,沉积第二硬掩模15。例如图4F所示,沉积的第二硬掩模15可以覆盖回刻蚀后的间隔物图案掩模14与中间图案PM中的芯膜12和第一硬掩模13。
可以通过ALD或CVD沉积第二硬掩模。第二硬掩模15和第一硬掩模13的材料可以是相同的。沉积的第一硬掩模和第二硬掩模的厚度也可以是相同的。
然后,在步骤S7,对第二硬掩模15进行干法刻蚀,以露出回刻蚀后的间隔物图案掩模14。剩下的第二硬掩模15之间的间隔可以根据最终的间隔物图案掩模之间的间隔来确定。例如,可以使得剩下的第二硬掩模15之间的间隔(SD)等于最终的间隔物图案掩模之间的间隔(SD),例如图4G所示。
在对第二硬掩模进行干法刻蚀期间,通过监控从正在被刻蚀的表面返回的信号可以控制刻蚀的终点。例如在发现已经刻蚀到间隔物掩模图案时可以终止刻蚀,从而使得回刻蚀后的间隔物图案掩模14中间图案PM中的第一硬掩模13和基本不被刻蚀。但是,在此过程中,中间图案PM中的第一硬掩模13也可能有部分被刻蚀掉。
在对第二硬掩模15进行干法刻蚀之后,在步骤S8,进一步对露出的间隔物图案掩模14进行干法刻蚀,形成例如图4H所示的间隔物图案。
本领域的技术人员可以根据要刻蚀的材料选择合适的干法刻蚀工艺。。
接下来,在步骤S9,去除第一硬掩模13和第二硬掩模15,如图4I所示。
可以利用湿法刻蚀去除剩下的第一硬掩模和第二硬掩模,而不损伤间隔物图案掩模。并且,本领域的技术人员可以根据要刻蚀的材料选择合适的湿法刻蚀工艺。
最后,在步骤S10,去除中间图案PM中的芯膜12,从而得到最终的间隔物图案掩模14,如图4I所示。
例如,在芯膜12包括无定形碳时,可以利用干法剥离去除芯膜。干法剥离可以包括采用N2/H2/SO2/CO/CO2/O2且无F的气氛进行灰化处理。
替代地,在芯膜12为硅膜时,可以利用湿法化学剥离工艺去除包括芯膜。湿法剥离技术可以使用稀释的HF。
本领域的技术人员可以根据实际需要采用合适的方法来去除芯膜,只要不对下面的界面层造成损伤即可。
至此,已经详细描述了根据本发明的形成间隔物图案掩模的方法。在本申请文件中,“第一……”和“第二……”可以可互换地设置。为了避免遮蔽本发明的构思,没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述,完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明,但是本领域的技术人员应该理解,以上示例仅是为了进行说明,而不是为了限制本发明的范围。本领域的技术人员应该理解,可在不脱离本发明的范围和精神的情况下,对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (13)
1.一种形成间隔物图案掩模的方法,包括下列步骤:
提供衬底并在衬底上依次沉积界面层、芯膜和第一硬掩模;
对芯膜和第一硬掩模进行图案化以形成中间图案,在该中间图案中芯膜和第一硬掩模的条宽根据最终的间隔物图案掩模之间的间隔来确定;
沉积间隔物图案掩模,以覆盖中间图案中的芯膜和第一硬掩模;
以中间图案中的第一硬掩模为停止层对间隔物图案掩模进行平坦化;
对平坦化后的间隔物图案掩模进行回刻蚀,使得回刻蚀后的间隔物图案掩模低于中间图案中的第一硬掩模的底部或与中间图案中的第一硬掩模的底部齐平,回刻蚀的量根据最终的间隔物图案掩模的宽度来确定,在回刻蚀期间,中间图案中的芯膜和第一硬掩模不被刻蚀;
沉积第二硬掩模;
对第二硬掩模进行干法刻蚀,以露出回刻蚀后的间隔物图案掩模,剩下的第二硬掩模之间的间隔根据最终的间隔物图案掩模之间的间隔来确定;
对露出的间隔物图案掩模进行干法刻蚀,以形成间隔物图案;
去除剩下的第一硬掩模和第二硬掩模;以及
去除中间图案中的芯膜,从而得到最终的间隔物图案掩模。
2.如权利要求1所述的方法,其中,通过CVD或者炉管工艺沉积包括氧化硅的界面层,界面层的厚度为
3.如权利要求1所述的方法,其中,芯膜包括硅膜或无定形碳,通过CVD沉积包括无定形碳的芯膜。
4.如权利要求1所述的方法,其中,通过炉管工艺沉积第一硬掩模,通过ALD或CVD沉积第二硬掩模,沉积的第二硬掩模和第一硬掩模的材料和厚度均相同,所述材料包括氮化硅。
5.如权利要求1所述的方法,其中,中间图案中的芯膜和第一硬掩模的节距为最终的间隔物图案掩模的节距的两倍或者中间图案中的芯膜和第一硬掩模的间隔等于最终的间隔物图案掩模的间隔。
6.如权利要求1所述的方法,其中,通过ALD或CVD沉积包括氧化硅的间隔物图案掩模,沉积的间隔物图案掩模的厚度大于中间图案中的芯膜与第一硬掩模的厚度之和。
7.如权利要求1所述的方法,其中,采用CMP进行平坦化。
8.如权利要求1所述的方法,其中,使用湿法剥离技术对间隔物图案掩模进行回刻蚀。
9.如权利要求1所述的方法,其中,对第二硬掩模进行干法刻蚀,使得剩下的第二硬掩模之间的间隔等于最终的间隔物图案掩模之间的间隔。
10.如权利要求1所述的方法,其中,利用湿法刻蚀去除剩下的第一硬掩模和第二硬掩模。
11.如权利要求1所述的方法,其中,利用干法剥离去除包括无定形碳的芯膜,而利用湿法化学剥离工艺去除包括硅膜的芯膜,干法剥离包括采用N2/H2/SO2/CO/CO2/O2且无F的气氛进行灰化处理。
12.如权利要求1所述的方法,其中,在对第二硬掩模进行干法刻蚀期间,回刻蚀后的间隔物图案掩模和中间图案中的第一硬掩膜不被刻蚀。
13.如权利要求1所述的方法,其中,沉积的第二硬掩模覆盖回刻蚀后的间隔物图案掩模与中间图案中的芯膜和第一硬掩模。
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Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9142231B2 (en) * | 2013-03-11 | 2015-09-22 | Seagate Technology Llc | Method of making a transducer head |
US9418868B1 (en) * | 2015-03-13 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device with reduced trench distortions |
TWI627704B (zh) * | 2015-09-03 | 2018-06-21 | 東京威力科創股份有限公司 | 間隔件輪廓之修整方法 |
US10453685B2 (en) | 2017-03-31 | 2019-10-22 | Asm Ip Holding B.V. | Forming semiconductor device by providing an amorphous silicon core with a hard mask layer |
US10629436B2 (en) | 2018-04-12 | 2020-04-21 | International Business Machines Corporation | Spacer image transfer with double mandrel |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5998287A (en) * | 1994-06-13 | 1999-12-07 | United Microelectronics Corp. | Process for producing very narrow buried bit lines for non-volatile memory devices |
CN101241842A (zh) * | 2007-02-06 | 2008-08-13 | 三星电子株式会社 | 利用双图案化形成半导体器件的精细图案的方法 |
CN101388325A (zh) * | 2007-09-12 | 2009-03-18 | 海力士半导体有限公司 | 形成半导体器件中微图案的方法 |
CN101572226A (zh) * | 2008-05-02 | 2009-11-04 | 三星电子株式会社 | 形成半导体器件的精细图案的方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6042998A (en) | 1993-09-30 | 2000-03-28 | The University Of New Mexico | Method and apparatus for extending spatial frequencies in photolithography images |
JP2009239030A (ja) * | 2008-03-27 | 2009-10-15 | Toshiba Corp | 半導体装置の製造方法 |
KR20140008863A (ko) * | 2012-07-12 | 2014-01-22 | 에스케이하이닉스 주식회사 | 더블 spt를 이용한 반도체 소자의 미세패턴 형성방법 |
US9093526B2 (en) * | 2012-12-13 | 2015-07-28 | Globalfoundries Inc. | Methods of forming a sidewall spacer having a generally triangular shape and a semiconductor device having such a spacer |
-
2013
- 2013-05-17 CN CN201310183224.6A patent/CN104167348B/zh active Active
-
2014
- 2014-05-15 US US14/278,538 patent/US9023224B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5998287A (en) * | 1994-06-13 | 1999-12-07 | United Microelectronics Corp. | Process for producing very narrow buried bit lines for non-volatile memory devices |
CN101241842A (zh) * | 2007-02-06 | 2008-08-13 | 三星电子株式会社 | 利用双图案化形成半导体器件的精细图案的方法 |
CN101388325A (zh) * | 2007-09-12 | 2009-03-18 | 海力士半导体有限公司 | 形成半导体器件中微图案的方法 |
CN101572226A (zh) * | 2008-05-02 | 2009-11-04 | 三星电子株式会社 | 形成半导体器件的精细图案的方法 |
Also Published As
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---|---|
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US9023224B2 (en) | 2015-05-05 |
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