TWI505324B - 形成高密度圖案的方法 - Google Patents

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Description

形成高密度圖案的方法
本發明之實施例係關於半導體處理，且更特定言之係關於遮罩技術。
存在對更快且更小之積體電路之一持續需求。可藉由縮小大小及縮小形成一積體電路之個別元件或電子裝置之間的分離距離來製造更快且更小之積體電路。此增加電路元件在一基板上之密度的製程通常被稱作"按比例縮放"。由於對更快且更小之積體電路之需求，因此存在對按比例縮放以形成具有高密度隔離特徵之方法的一持續需要。
本文中所描述之實施例提供形成具有一高密度之隔離特徵圖案的方法。在一個或多個實施例中，提供一種用於形成一具有一特徵圖案之積體電路的方法，該特徵圖案具有比該積體電路中一起始特徵密度大兩倍或更多倍之最終特徵密度。該方法可包含形成一具有一密度X之隔離柱圖案。該方法可進一步包含在該等柱周圍形成間隔物，例如藉由將間隔材料毯覆沈積在該等柱上及周圍且然後各向同性地蝕刻該等間隔材料以形成一具有至少一大約X密度之孔圖案。可選擇性移除該等柱以形成具有至少一大約2X密度之孔圖案。在某些實施例中，為提供具有一至少2X密度之柱圖案，可在遮罩中之孔圖案中形成栓塞(例如藉由基板上之外延沈積)。在其他實施例中，可將遮罩中之孔圖案蝕刻至基板內以在該基板上提供一孔圖案。
現在將參照圖式，其中各圖中相同之編號表示相同之部分。
圖1A圖解說明根據本發明某些實施例之製程步驟之一大體序列。在圖1A之步驟1中，例如藉由蝕刻至形成於該基板上的一層或層堆疊中或藉由在一基板上將材料形成為一界定複數個柱之圖案而在一基板上形成複數個柱。例如，可藉由光微影、藉由選擇性地將光阻劑曝露於光然後顯影該光阻劑以留下一由該光阻劑形成之柱圖案來形成該等柱。如本文中所使用，"形成"一結構包含實施若干步驟以製作該結構或提供已預先製作之該結構。在步驟3中，在柱上或周圍形成間隔材料以填充該等柱之間的空間同時在該等柱之間留下一開口圖案。在步驟5中，蝕刻該間隔材料以形成一完全對一下伏材料打開之孔圖案，該等孔具有一至少與柱圖案之密度一樣大的密度。在步驟7中，將該等柱移除以形成進一步的孔，因此提供一密度至少為先前形成於基板上之柱圖案兩倍大的孔圖案。
圖1B-12B示意性地圖解說明根據本發明某些實施例之製程步驟之一詳細序列。在步驟10中，提供一基板100且在其上方形成一第一硬遮罩層110。(圖2圖解說明在已實施步驟12之後一部分形成之積體電路200。)基板100可包含用於半導體處理的各種適合工件中之一者或多者。例如，該基板可包含一矽晶圓。在一個或多個實施例中，第一硬遮罩層110包含無定形碳(例如，透明碳)，已發現其對於所圖解說明之成像或遮罩堆疊之其它材料具有極佳的蝕刻選擇性。形成無定形碳之方法揭示於A. Helmbold,D. Meissner之"薄固體薄膜(Thin Solid Films)"283(1996)196-203及於2006年9月21日出版的標題為"PITCH REDUCED PATTERNS RELATIVE TO PHOTOLITHOGRAPHY FEATURES"之美國專利申請公開案第2006/0211260號中，其全部揭示內容係以參考形式併入本文中。在經圖解說明之實施例中，亦在第一硬遮罩層110上方形成一第二硬遮罩層112以在稍後步驟中之蝕刻期間保護第一硬遮罩層110及/或增強藉由光微影形成之圖案的準確度。在一個或多個實施例中，第二硬遮罩層112包含一防反射塗層(ARC)，例如DARC或BARC/DARC，其可藉由防止不期望之光反射來促進光微影。
在步驟12中，在第二硬遮罩層112上形成一可選擇性界定層120。可根據用於在半導體製作中提供遮罩之熟知製程使用一光阻劑形成可選擇性界定層120。舉例而言，該光阻劑可係與以下系統相容之任一光阻劑：157nm、193nm、248nm或365nm波長系統；193nm波長浸沒系統；極遠紫外系統(包含13.7nm波長系統)或電子束微影系統。另外，無遮罩微影或無遮罩光微影可用以界定可選擇性界定層120。較佳光阻劑材料之實例包含氟化氬(ArF)敏感光阻劑(即適合與一ArF光源一起使用之光阻劑)，及氟化氪(KrF)敏感光阻劑(即適合與一KrF光源一起使用之光阻劑)。ArF光阻劑較佳與利用相對短波長光(例如193nm)之光微影系統一起使用。KrF光阻劑較佳與較長波長光微影系統(例如248nm系統)一起使用。在其他實施例中，可由一抗蝕劑形成可選擇性界定層120及任何後續抗蝕劑層，該抗蝕劑可藉由奈米壓印微影來圖案化，例如藉由使用一模具或機械力圖案化該抗蝕劑。圖2A及2B圖解說明在步驟12已實施之後一部分形成之積體電路200。如圖2A及2B中所顯示，可選擇性界定層120可包含一遮罩圖案，該圖案包含具有一大致圓形剖面之複數個柱121。可選擇性界定層120中柱121之寬度係A ，可使用一光微影技術圖案化柱121。在一或多個實施例中，A 可大致上相等於可使用微影技術形成之最小特徵大小。在其他實施例中，為增強藉由光微影形成之圖案的準確度，可將柱121形成為其寬度A大於藉由光微影形成及隨後經修整之最小可形成特徵大小。將瞭解，光微影技術通常可更容易且更準確地形成其大小超出該技術之大小極限的特徵。
如圖2A中所顯示，最近的相鄰柱121之中心之間(例如柱121a與柱121b之間)的距離係B 。在所圖解說明之實施例中，B 大致等於寬度A 之兩倍，此有利於如本文中所描述形成以行及列佈置之孔圖案。在其中寬度A 大於1/2距離B 之實施例中，為達成如下文中所描述之尺寸C 、D 及E ，在修整步驟14期間修整可選擇性界定層120之柱121。儘管圖2A及2B中所顯示之遮罩圖案包含中心位於一正方形之角點之柱121，但如下文中將更全面描述，其他圖案亦係可能。
圖3A及3B圖解說明在已實施圖1B之步驟14之後部分形成之積體電路200。在步驟14中，修整可選擇性界定層120，例如藉由使可選擇性界定層120經受O2 /Cl2 或O2 /HBr電漿。圖3B顯示在修整步驟14之後可選擇性界定層120之柱121具有一小於寬度A 之寬度C 。因此，修整步驟14可有利地提供一較可藉由使用用於圖案化可選擇性界定層120之微影技術所形成之最小特徵大小為小之特徵大小。在一或多個實施例中，寬度C 大致等於
圖3B亦顯示在修整步驟14之後可選擇性界定層120之兩個遠距離柱121之間(例如柱121a與柱121c之間)的距離係E 。在一或多個實施例中，距離E 大致等於
圖3A亦顯示在修整步驟14之後可選擇性界定層120之毗鄰柱121之間(例如柱121a與柱121b之間)的距離係D 。在一或多個實施例中，距離D 大致等於
Y 在本文中用作一具有一距離尺寸的乘數，以闡明在一或多個實施例之圖案中各種尺寸之間的關係。儘管C 大致等於
但在圖3A及3B中，Y 可係大於0之任一實數(包含可使用已知微影技術形成之最小特徵大小)，且在步驟12之後未必與柱121之寬度A 有關。
具有一此等尺寸之圖案之可選擇性界定層120可在稍後步驟中產生一間隔物界定孔之圖案，該圖案有利地與可選擇性界定層120中柱121之圖案對準。特定而言，圖3A中所顯示之可選擇性界定層120之圖案可被描述為以行及列形成的一組柱121，其中最左邊之柱121a係定位在一第一行及一第二列中，最上邊之柱121b係定位在第二行及第一列中，最下邊之柱121d係定位在第二行及一第三列中且最右邊之柱121c定位在第三行及第二列中。當使用上述尺寸形成遮罩圖案時，在稍後步驟中形成的孔可有利地定位在相同行及列之空缺位置中，使得孔圖案與柱圖案對準。下文更全面描述之圖8A顯示孔140之一圖案，其中一孔140a定位在第一行及第一列中，另一孔140d定位在第一行及第三列中，另一孔140c定位在第二行及第二列中，另一孔140b定位在第三行及第一列中，且另一孔140e定位在第三行及第三列中。
在圖1B之步驟16中，將可選擇性界定層120之柱121之圖案轉移至第二硬遮罩層112，例如藉由各向異性地蝕刻第二硬遮罩層112穿過可選擇性界定層120。
圖4A及4B圖解說明在已實施圖1B之步驟20之後部分形成之積體電路200。在步驟20中，藉由各向異性地蝕刻第一硬遮罩層110穿過可選擇性界定層120及第二硬遮罩層112而在第一硬遮罩層110中形成柱122。如圖4A及4B中所顯示，在步驟20中形成之柱122可具有與可選擇性界定層120中之圖案大致相同的圖案。在蝕刻步驟20期間或之後，可移除可選擇性界定層120。在包含第二硬遮罩層112之實施例中，可在步驟22中移除第二硬遮罩層112，例如藉由實施一濕剝除蝕刻。在其他實施例中，藉由用於在第一硬遮罩層110中界定柱122之相同蝕刻移除可選擇性界定層120。圖5A及5B圖解說明在移除可選擇性界定層120之後部分形成之積體電路200。
在圖1B之步驟30中，在柱122上沈積間隔材料130(圖6A，6B)。圖6A及6B圖解說明同時實施圖1B之步驟30時部分形成之積體電路200。該間隔材料可包含一絕緣材料，例如一氧化物(例如氧化矽)，特定而言一可相當於柱122之材料及其他曝露表面選擇性蝕刻之材料。其他間隔材料之實例包含氮化矽、Al2 O3 、TiN，等等。在一或多個實施例中，沈積步驟30包含均勻地將間隔材料130沈積在柱122及基板100上，例如藉由化學汽相沈積而毯覆沈積間隔材料130。
圖6A及6B顯示，當將間隔材料130沈積在柱122上時，當間隔材料130形成一具有一厚度F之層時，間隔材料130填充毗鄰柱122之間的一空間。在一或多個實施例中，厚度F係大致等於
較佳地，繼續沈積間隔材料130使其超出填充毗鄰柱122之間的空間，使得包圍最近毗鄰柱122之間隔材料130收斂且形成具有大致圓形剖面之空隙。有利地，由於角具有一相對較高之表面區域用於與前體互動，已發現由該收斂形成之角處之沈積率大於柱122之間的其他部分處，從而致使柱122之間打開空間之角變成圓形。
圖7A及7B圖解說明在已實施沈積步驟30之後部分形成之積體電路200。如圖7A及7B中所顯示，已沈積充足的間隔材料130以形成具有一大致圓形剖面之孔140。如上所述，孔140出現在一與柱122之圖案對準的圖案中，且該等孔之密度大於部分形成之積體電路之所圖解說明部分中的柱122之密度。
為達成孔140之一圓形橫斷面，可能有必要沈積如此多的間隔材料130以使得孔140之寬度小於柱之寬度C 。在圖1B之步驟32中，可修整間隔材料130，例如藉由各向同性蝕刻以均勻地擴展孔140之寬度。圖8A及8B圖解說明部分在已實施圖1B之步驟32之後形成之積體電路200。如圖8B中所顯示，在用以擴展孔140之任一蝕刻之後，間隔材料130之層具有一厚度G 且孔140已被擴展而形成具有一寬度H 之孔141。在一或多個實施例中，寬度H 及厚度G 皆大致等於柱122之寬度C ，從而有利地提供大致相同大小之孔141及柱122之一圖案。為達成所期望形狀及大小之孔141，可根據需要重複圖1B之步驟30及32。
在圖1B之步驟34中，各向異性地蝕刻間隔材料130(圖9A，9B)以曝露柱122及基板100之上表面。圖9A及9B圖解說明在已實施圖1B之步驟34之後部分形成之積體電路200。孔141之寬度H 及孔141與柱122之間間隔材料130之厚度G 大致與步驟34之前保持相同。在某些實施例中，可顛倒步驟32與34之次序，以使得在藉由例如一各向同性蝕刻修整間隔材料130之前先對其進行各向異性蝕刻。在此等實施例中，可形成具有不同寬度之孔。
在圖1B之步驟40中，例如藉由相對於間隔材料130選擇性地蝕刻第一硬遮罩層110來蝕刻柱122(圖9A，9B)，以移除柱122。圖10A及10B圖解說明在已實施圖1B之步驟40之後部分形成之積體電路200。在此階段，已達成孔141之一圖案，其具有一大於或等於約兩倍於在可選擇性界定層120中形成之特徵之密度。另外，孔141具有一較首先藉由光微影在可選擇性界定層120中形成之柱121之特徵大小為小之特徵大小，且孔141出現在一與可選擇性界定層120中之柱121之圖案對準的圖案中。
在圖1B之步驟50中，於孔141中形成栓塞150(圖11A，11B)。圖11A及11B圖解說明在已實施圖1B之步驟50之後部分形成之積體電路200。可用與基板100相同之材料形成栓塞150。將間隔材料130選擇為可相對於形成栓塞150之材料選擇性地蝕刻。在一或多個實施例中，栓塞150由多晶矽形成且間隔材料130由氧化矽形成。可根據包含但不限於化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)或旋塗在內之熟知沈積製程實施沈積步驟50。在某些實施例中，可藉由外延生長形成栓塞150(圖11A及11B)。
在步驟60中，例如藉由選擇性地蝕刻間隔材料130來移除間隔材料130(圖11A，11B)。在步驟50中在使用旋塗、CVD或PECVD沈積栓塞150之製程中，可能有必要例如藉由一化學機械拋光製程首先使表面平面化，或實施一栓塞材料回蝕製程以便曝露間隔材料130。
圖12A及12B圖解說明在已實施步驟60之後部分形成之積體電路200。已在基板100上形成栓塞150之一圖案，其密度大於或等於約兩倍於在可選擇性界定層120上形成之柱之密度。另外，栓塞150具有一較首先在可選擇性界定層120上形成之柱121為小之特徵大小，且栓塞150出現在一與可選擇性界定層120中之柱121之圖案對準之圖案中。
雖然上述方法可提供密度大於或等於約兩倍於在可選擇性界定層120上形成之特徵之密度的一栓塞圖案，亦可重複該方法以製成一特徵密度大於或等於約四倍於原始圖案之密度的圖案。然後可重複該方法以達成一特徵密度大於或等於約八倍於原始圖案之密度的圖案如此等等，直至達到所期望之密度。例如，應瞭解，使用層130(圖10A及10B)作為一遮罩而在基板100中經圖案化之栓塞150或柱可在該方法之後續重複中用作柱122。例如，在形成此等柱之後可重複步驟30-60。因此，可形成具有一密度2n 之隔離特徵，其中n係重複圖1A及1B之方法之次數。
本文中所描述之實施例之諸多變化皆可能。例如，雖然在上述方法中孔141與柱122具有相同大小，但在某些應用中可能期望形成大於或小於柱之孔。因此，可調整間隔材料之厚度以達成所期望之結果。
另外，雖然上述方法提供具有一大體圓形剖面之柱及孔，但其他形狀亦係可能。例如，柱及孔可具有一大體正方形、長方形或橢圓形之剖面。
進一步，雖然上述方法在一與柱122之圖案對準之圖案中提供孔140，但亦可藉由以除上述柱圖案外的一圖案(例如一其中柱之中心出現在一正方形之角處的圖案)開始將孔放置在相對於柱之其他位置中。可使用的另一圖案之一個實例係一三個柱之圖案，其可用於在三個柱之間形成一孔。
另外，上述實施例可用於選擇性地產生在積體電路之某些區域中具有較高密度而在其他區域中不具有較高密度之圖案。在其中將形成一新穎、較高密度圖案之區域中，可將特徵間隔開一可由間隔材料之厚度填充的足夠小之距離。在其中不期望有一較高密度圖案之區域中，可將特徵間隔開一大至無法由間隔材料填充的距離及/或可選擇性地使用一保護性遮罩來防止將一由間隔材料形成之圖案轉移至基板110，或防止在由間隔材料130形成之相同開口處形成沈積。以此方式，可在積體電路之某些區域(而非其他區域中)選擇性地提供一高密度圖案。
此外，應瞭解可有利地應用一包含光阻劑、一ARC及無定形碳之成像堆疊之使用來促進間隔材料之沈積。通常用於間隔材料之化學汽相沈積的溫度可能不合意地使光阻劑變形，因此，使用無定形碳形成其上沈積間隔材料的柱。在其中使用低溫沈積製程(例如，原子層沈積)沈積間隔材料的其他實施例中，可省略ARC及無定形碳層，且可將該間隔材料沈積在由光阻劑形成之柱上。
根據上述實施例，提供一種方法。此一方法可包含，例如提供一基板及在該基板上形成一第一組柱。該方法可進一步包含在該第一組柱上沈積間隔材料以形成一第一孔圖案，其中該等孔中之至少一者位於該第一組之柱之間，且其中在沈積之後，間隔材料填充該第一組之一第一柱與該第一組之一最近毗鄰柱之間的空間。
在其他實施例中，提供一種方法。該方法可包含提供一基板及在該基板上形成複數個柱，該等柱具有一密度X。
該方法可進一步包含將材料毯覆沈積在柱上以在該等柱之一位準上形成一孔圖案，該等孔具有一至少X之密度。
在其他實施例中，提供一種方法。該方法可包含提供一基板及在該基板上形成一組柱，其中該等柱具有一大約為下式之寬度
且其中一第一柱與一第二柱分開一大約為下式之距離
且其中該第一柱與一第三柱分開一大約為下式之距離
該方法可進一步包含在該組柱上沈積材料。該方法可進一步包含蝕刻該材料以形成一孔圖案，其中該圖案包括第一柱與第三柱之間的一孔。
在其他實施例中，提供一種方法。該方法可包含在一基板上提供一組柱，該等柱佈置成兩列或更多列及兩行或更多行。該方法可進一步包含在該組柱上毯覆沈積間隔材料以形成一鄰近於該等柱之孔圖案。該方法可進一步包含各向同性地蝕刻間隔材料以擴大該等孔之寬度。該方法可進一步包含各向異性地蝕刻間隔材料以曝露該等柱。
熟習此項技術者應瞭解，可對上述方法及結構作出各種其他省略、添加及修改而不背離本發明之範圍。希望所有此類改變均在如所附權利要求書所界定之本發明之範圍內。
100．．．基板
110．．．第一硬遮罩層
112．．．第二硬遮罩層
120．．．可選擇性界定層
121．．．柱
121a．．．柱
121b．．．柱
121c．．．柱
121d．．．柱
122．．．柱
130．．．間隔材料
140．．．孔
141．．．孔
141a．．．孔
141b．．．孔
141c．．．孔
141d．．．孔
141e．．．孔
150．．．栓塞
200．．．部分形成之積體電路
附圖係示意性，未必按比例繪製，且意欲圖解說明而非限制本發明之實施例。
圖1A係一圖解說明根據本發明之一或多個實施例之製程之流程圖。
圖1B係另一圖解說明一根據本發明之一或多個實施例之製程之流程圖。
圖2圖解說明一根據本發明之一或多個實施例之部分形成之積體電路的剖面圖。
圖2A圖解說明一根據本發明之一或多個實施例之部分形成之積體電路的俯視圖。
圖2B圖解說明沿圖2A中所示剖切線2B的圖2A之部分經形成之積體電路的剖面圖。
圖3A圖解說明在根據本發明之一或多個實施例已修整柱圖案之後的圖2A的部分形成之積體電路的俯視圖。
圖3B圖解說明沿圖3A中所示剖切線3B的圖3A之部分形成之積體電路的剖面圖。
圖4A圖解說明在根據本發明之一或多個實施例將柱圖案轉移至下伏遮罩層之後的圖3A之部分形成之積體電路的俯視圖。
圖4B圖解說明沿圖4A中所示剖切線4B的圖4A之部分形成之積體電路的剖面圖。
圖5A圖解說明在根據本發明之一或多個實施例已移除遮罩層中之一者之後的圖4A之部分形成之積體電路的俯視圖。
圖5B圖解說明沿圖5A中所示剖切線5B的圖5A之部分形成之積體電路的剖面圖。
圖6A圖解說明根據本發明之一或多個實施例在柱上沈積一間隔材料期間圖5A的部分形成之積體電路的俯視圖。
圖6B圖解說明沿圖6A中所示剖切線6B的圖6A之部分形成之積體電路的剖面圖。
圖7A圖解說明在根據本發明之一或多個實施例沈積間隔材料之後的圖6A之部分形成之積體電路的俯視圖。
圖7B圖解說明沿圖7A中所示剖切線7B的圖7A之部分形成之積體電路的剖面圖。
圖8A圖解說明在根據本發明之一或多個實施例蝕刻該間隔材料之後的圖7A之部分形成之積體電路的俯視圖。
圖8B圖解說明沿圖8A中所示剖切線8B的圖8A之部分形成之積體電路的剖面圖。
圖9A圖解說明在根據本發明之一或多個實施例進一步蝕刻該間隔材料之後的圖8A之部分形成之積體電路的俯視圖。
圖9B圖解說明沿圖9A中所示剖切線9B的圖9A之部分形成之積體電路的剖面圖。
圖10A圖解說明在根據本發明之一或多個實施例蝕刻該等柱之後的圖9A之部分形成之積體電路的俯視圖。
圖10B圖解說明沿圖10A中所示剖切線10B的圖10A之部分形成之積體電路的剖面圖。
圖11A圖解說明在根據本發明之一或多個實施例形成栓塞之後的圖10A之部分形成之積體電路的俯視圖。
圖11B圖解說明沿圖11A中所示剖切線11B的圖11A之部分形成之積體電路的剖面圖。
圖12A圖解說明在根據本發明之一或多個實施例移除該間隔材料之後的圖11A之部分形成之積體電路的俯視圖。
圖12B圖解說明沿圖12A中所示剖切線12B的圖12A之部分形成之積體電路的剖面圖。
130．．．間隔材料
141．．．孔
200．．．部分形成之積體電路

Claims (38)

  1. 一種形成高密度圖案之方法，其包括：提供一基板；在該基板上形成一第一組隔離之特徵，其中形成該第一組特徵包含：提供一可選擇性界定層，該可選擇性界定層包括一特徵圖案；修整該特徵圖案，其中經修整之該等特徵係該該等隔離之特徵；及將間隔材料沈積在該第一組特徵上以形成一第一孔圖案，該等孔之至少一者於所有側上橫向結合，其中該等孔中之至少一者位於該第一組之特徵之間，且其中，在沈積之後，間隔材料填充在該第一組之一第一特徵與該第一組之一最近毗鄰特徵之間的一空間。
  2. 如請求項1之方法，其中該第一組特徵包括至少一行及至少一列，該至少一行橫向於該至少一列定向，該至少一行及該至少一列中之每一者包括複數個特徵。
  3. 如請求項2之方法，其中該第一孔圖案包括至少三行及至少三列。
  4. 如請求項1之方法，其中該第一組特徵包括具有一大體圓形剖面之若干特徵。
  5. 如請求項1之方法，其中該第一孔圖案包括具有一大體圓形剖面之若干孔。
  6. 如請求項1之方法，其中該間隔材料係一絕緣材料。
  7. 如請求項1之方法，其中該間隔材料係一半導電材料或一導電材料。
  8. 如請求項1之方法，其中形成一第一組特徵包括：於提供該可選擇性界定層之前在該基板上方形成一第一硬遮罩層；及蝕刻該第一硬遮罩層穿過該可選擇性界定層以將該經修整特徵之圖案轉移至該第一硬遮罩層。
  9. 如請求項1之方法，其中修整該可選擇性界定層之該等特徵包括濕蝕刻該可選擇性界定層。
  10. 如請求項8之方法，其進一步包括：在形成該可選擇性界定層之前在該第一硬遮罩層上方形成一第二硬遮罩層，其中在該第二硬遮罩層上方形成該可選擇性界定層；及在蝕刻該第一硬遮罩層之前，蝕刻該第二硬遮罩層穿過該可選擇性界定層。
  11. 如請求項1之方法，其進一步包括，在沈積該間隔材料之後，各向同性地蝕刻該間隔材料以增加該等孔之一寬度。
  12. 如請求項11之方法，其中，在各向同性地蝕刻之後，該等孔之該寬度係在該等特徵之一寬度之大約50%與大約150%之間。
  13. 如請求項1之方法，其進一步包括，在沈積該間隔材料之後，各向異性地蝕刻該間隔材料以曝露該第一組之該等特徵。
  14. 如請求項13之方法，其進一步包括，在曝露該第一組之該等特徵之後，選擇性地蝕刻該第一組特徵以形成一第二孔圖案，該第二孔圖案包括該第一孔圖案之孔及藉由選擇性地蝕刻該第一組特徵產生之孔。
  15. 如請求項14之方法，其進一步包括藉由將特徵沈積在該第二孔圖案中來形成一第二組特徵。
  16. 如請求項1之方法，其中該第一組隔離之特徵包括若干柱。
  17. 一種形成高密度圖案之方法，其包括：提供一基板；在該基板上形成複數個特徵，該等特徵具有一密度X，其中形成該複數個特徵包含：提供一可選擇性界定層，該可選擇性界定層包括一柱之圖案；修整該柱之圖案；轉移該柱之圖案至該基板上之一硬遮罩層，從而在該硬遮罩層中形成該複數個特徵；及將材料毯覆沈積在該等特徵上以在該等特徵之一位準上形成一孔圖案，該等孔之至少一者於所有側上橫向結合，該等孔具有一至少為X之密度。
  18. 如請求項17之方法，其中形成該複數個特徵包括形成具有一大體圓形剖面之若干特徵。
  19. 如請求項17之方法，其中該複數個特徵包括透明碳。
  20. 如請求項17之方法，其中形成該複數個特徵包括使用一 遮罩蝕刻該等特徵。
  21. 如請求項20之方法，其中該遮罩係由一光阻劑形成。
  22. 如請求項17之方法，其中該圖案中之該等孔具有一大體圓形剖面。
  23. 如請求項17之方法，其進一步包括將該複數個特徵移除以形成密度至少為2X的一孔圖案。
  24. 如請求項23之方法，其進一步包括在密度至少為2X的該孔圖案中形成栓塞。
  25. 如請求項24之方法，其中形成栓塞包括將栓塞在該等孔內部外延沈積在該基板上。
  26. 一種形成高密度圖案之方法，其包括：提供一基板；在該基板上形成一組特徵，其中該等特徵具有一大約 為的寬度，且其中一第一特徵與一第二特徵分開 一大約為的距離，且其中該第一特徵與一第三 特徵分開一大約為的距離；在該組特徵上沈積材料以形成一孔圖案，其中該圖案包括該第一特徵與該第三特徵之間的一孔，其中Y係一大於0之實數；及在該孔內沈積材料。
  27. 如請求項26之方法，其中形成一組特徵包括形成具有一大體圓形剖面之若干特徵。
  28. 如請求項26之方法，其中沈積包括填充該第一特徵與該 第二特徵之間的一空間。
  29. 如請求項26之方法，其中該圖案包括具有一大體圓形剖面之若干孔。
  30. 如請求項29之方法，其中該等孔具有一大約為的 直徑。
  31. 如請求項26之方法，其中該組特徵包括若干柱。
  32. 一種形成高密度圖案之方法，其包括：在一基板上提供一組特徵，該等特徵佈置成兩列或更多列及兩行或更多行；在該組特徵上毯覆沈積間隔材料以形成鄰近於該等特徵的一孔圖案；各向同性地蝕刻該間隔材料以擴大該等孔之寬度，該等孔之至少一者於所有側上橫向結合；及各向異性地蝕刻該間隔材料以曝露該等特徵。
  33. 如請求項32之方法，其中該組特徵具有一密度X且沈積間隔材料形成由該間隔材料界定的一孔圖案，其中該等孔具有一至少為X之密度。
  34. 如請求項33之方法，其進一步包括選擇性移除該等特徵以形成具有一密度至少為2X的一孔圖案。
  35. 如請求項32之方法，其中該等特徵具有一大體圓形剖面。
  36. 如請求項32之方法，其中，在各向同性地蝕刻之後，該等孔具有一大體圓形剖面。
  37. 如請求項32之方法，其中在各向異性地蝕刻該間隔材料之前，實施各向同性地蝕刻該間隔材料。
  38. 如請求項32之方法，其中該組特徵包括若干柱。
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7759201B2 (en) * 2007-12-17 2010-07-20 Sandisk 3D Llc Method for fabricating pitch-doubling pillar structures
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US7887999B2 (en) * 2007-12-27 2011-02-15 Sandisk 3D Llc Method of making a pillar pattern using triple or quadruple exposure
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
US7786015B2 (en) * 2008-04-28 2010-08-31 Sandisk 3D Llc Method for fabricating self-aligned complementary pillar structures and wiring
US7781269B2 (en) * 2008-06-30 2010-08-24 Sandisk 3D Llc Triangle two dimensional complementary patterning of pillars
US7732235B2 (en) 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8659165B2 (en) 2008-08-12 2014-02-25 Texas Instruments Incorporated Contact and VIA interconnects using metal around dielectric pillars
US8076056B2 (en) * 2008-10-06 2011-12-13 Sandisk 3D Llc Method of making sub-resolution pillar structures using undercutting technique
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
KR20100083581A (ko) * 2009-01-14 2010-07-22 삼성전자주식회사 반도체 소자의 형성방법
JP5330004B2 (ja) * 2009-02-03 2013-10-30 株式会社東芝 半導体装置の製造方法
JP5698922B2 (ja) * 2009-06-26 2015-04-08 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 電子デバイスを形成する方法
US7923305B1 (en) 2010-01-12 2011-04-12 Sandisk 3D Llc Patterning method for high density pillar structures
US8026178B2 (en) 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
KR101231294B1 (ko) * 2011-05-31 2013-02-07 삼성에스디에스 주식회사 데이터의 병렬 수신을 위한 스트림 제어 방법 및 장치
US8822137B2 (en) * 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
KR102015568B1 (ko) 2012-08-27 2019-08-28 삼성전자주식회사 반도체 소자의 제조 방법
KR102037874B1 (ko) 2013-02-07 2019-10-29 삼성전자주식회사 반도체 소자의 홀 패턴들을 형성하는 방법
US8802551B1 (en) 2013-02-21 2014-08-12 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using voids in a sacrificial layer
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9184059B2 (en) * 2014-03-21 2015-11-10 Inotera Memories, Inc. Method for increasing pattern density
KR20160085043A (ko) * 2015-01-07 2016-07-15 에스케이하이닉스 주식회사 패턴 형성 방법
TWI640042B (zh) 2015-03-09 2018-11-01 聯華電子股份有限公司 半導體裝置之圖案化結構的製作方法
KR102325201B1 (ko) 2015-04-22 2021-11-11 삼성전자주식회사 반도체 소자의 제조 방법
KR102274738B1 (ko) 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105800549B (zh) * 2016-01-16 2018-08-21 苏州工业园区纳米产业技术研究院有限公司 金属纳米点阵列和用于形成纳米点装置的方法
US11067895B2 (en) 2017-01-13 2021-07-20 International Business Machines Corporation Method and structures for personalizing lithography
US10283362B2 (en) * 2017-08-17 2019-05-07 Nanya Technology Corporation Method of forming fine line patterns of semiconductor devices
US10204783B1 (en) * 2017-09-03 2019-02-12 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US10115594B1 (en) * 2017-09-05 2018-10-30 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US11114299B2 (en) * 2019-07-05 2021-09-07 Applied Materials, Inc. Techniques for reducing tip to tip shorting and critical dimension variation during nanoscale patterning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US20030230234A1 (en) * 2002-06-14 2003-12-18 Dong-Seok Nam Method of forming fine patterns of semiconductor device
TW200703512A (en) * 2005-05-23 2007-01-16 Micron Technology Inc Methods for forming arrays of small, closely spaced features
US20070158719A1 (en) * 2006-01-11 2007-07-12 Promos Technologies Inc. Dynamic random access memory structure and method for preparing the same

Family Cites Families (190)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748237Y2 (zh) 1978-12-28 1982-10-22
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
EP0238690B1 (en) * 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JP2805702B2 (ja) * 1987-07-24 1998-09-30 ソニー株式会社 半導体メモリ装置
JPS6435916U (zh) 1987-08-28 1989-03-03
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
DE4034612A1 (de) 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5933742A (en) * 1996-09-06 1999-08-03 Powerchip Semiconductor Corp. Multi-crown capacitor for high density DRAMS
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100231134B1 (ko) * 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6020255A (en) 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
US6204115B1 (en) * 1999-06-03 2001-03-20 Stanford University Manufacture of high-density pillar memory cell arrangement
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
WO2004003977A2 (en) 2002-06-27 2004-01-08 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US20040018738A1 (en) 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6764949B2 (en) 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US8486287B2 (en) 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7220982B2 (en) * 2004-07-27 2007-05-22 Micron Technology, Inc. Amorphous carbon-based non-volatile memory
US7074666B2 (en) 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7175944B2 (en) 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
TW200705541A (en) 2005-07-25 2007-02-01 Li Bing Huan Manufacturing method of nano-sticker
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US20030230234A1 (en) * 2002-06-14 2003-12-18 Dong-Seok Nam Method of forming fine patterns of semiconductor device
TW200703512A (en) * 2005-05-23 2007-01-16 Micron Technology Inc Methods for forming arrays of small, closely spaced features
US20070158719A1 (en) * 2006-01-11 2007-07-12 Promos Technologies Inc. Dynamic random access memory structure and method for preparing the same
TW200727456A (en) * 2006-01-11 2007-07-16 Promos Technologies Inc Dynamic random access memory structure and method for preparing the same

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