KR102037874B1 - 반도체 소자의 홀 패턴들을 형성하는 방법 - Google Patents

반도체 소자의 홀 패턴들을 형성하는 방법 Download PDF

Info

Publication number
KR102037874B1
KR102037874B1 KR1020130014079A KR20130014079A KR102037874B1 KR 102037874 B1 KR102037874 B1 KR 102037874B1 KR 1020130014079 A KR1020130014079 A KR 1020130014079A KR 20130014079 A KR20130014079 A KR 20130014079A KR 102037874 B1 KR102037874 B1 KR 102037874B1
Authority
KR
South Korea
Prior art keywords
mask pattern
patterning
pattern
mask layer
buffer
Prior art date
Application number
KR1020130014079A
Other languages
English (en)
Other versions
KR20140100827A (ko
Inventor
서정우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130014079A priority Critical patent/KR102037874B1/ko
Priority to US14/043,361 priority patent/US9159560B2/en
Publication of KR20140100827A publication Critical patent/KR20140100827A/ko
Application granted granted Critical
Publication of KR102037874B1 publication Critical patent/KR102037874B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

다수의 홀 패턴들을 다양한 물질들의 식각 선택비를 이용하여 작은 피치를 갖도록 형성하는 이중 패터닝 방법이 설명된다.

Description

반도체 소자의 홀 패턴들을 형성하는 방법{Method of Forming Hole patterns of Semiconductor Devices}
본 발명은 반도체 소자의 홀 패턴들을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서, 포토리소그래피 공정의 최저 해상 능력(minimum resolution)보다 작은 피치 또는 작은 직경을 갖는 홀 패턴들을 형성하기 위하여 다양한 더블 패터닝 기술(double patterning technology)이 제안되었다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 홀 패턴들을 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 포토리소그래피 공정의 최저 해상 능력보다 작은 피치 또는 직경을 갖는 홀 패턴들을 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 홀 패턴의 형성 방법은, 타겟층 상에 상부 버퍼 마스크 층, 하부 패터닝 마스크 층, 중간 패터닝 마스크 층, 및 상부 패터닝 마스크 층을 순차적으로 적층하여 형성하고, 상기 상부 패터닝 마스크 층, 상기 중간 패터닝 마스크 층, 및 상기 하부 패터닝 마스크 층을 선택적으로 제거하여 상기 상부 버퍼 마스크 층의 상면을 선택적으로 노출하는 예비 홀을 정의하는 상부 패터닝 마스크 패턴, 중간 패터닝 마스크 패턴, 및 하부 패터닝 마스크 패턴을 형성하고, 상기 예비 홀의 내벽 상에 상기 상부 버퍼 마스크 층의 상기 상면의 일부를 노출하는 이너 스페이서를 형성하고, 상기 상부 패터닝 마스크 패턴 및 상기 이너 스페이서를 식각 마스크로 상기 노출된 상부 버퍼 마스크 층의 상기 상면의 상기 일부를 제거하여 상부 버퍼 마스크 패턴을 형성하고, 상기 예비 홀을 채우는 코어 절연 패턴을 형성하고, 상기 상부 패터닝 마스크 패턴을 제거하여 상기 이너 스페이서의 외측면의 일부 및 상기 중간 패터닝 마스크 패턴을 노출시키고, 상기 노출된 이너 스페이서의 상기 외측면의 상기 일부 상에 아우터 스페이서를 형성하되, 상기 아우터 스페이서는 상기 중간 패터닝 마스크 패턴의 일부를 노출시키고, 상기 노출된 중간 패터닝 마스크 패턴의 상기 일부를 제거하여 상기 하부 패터닝 마스크 패턴의 제1 일부를 선택적으로 노출시키고, 상기 노출된 하부 패터닝 마스크 패턴의 상기 일부를 제거하여 상기 상부 버퍼 마스크 패턴의 제1 일부를 선택적으로 노출시키는 빈 공간을 형성하고, 상기 빈 공간 내에 패터닝 배리어 패턴을 형성하고, 상기 아우터 스페이서 및 상기 중간 패터닝 마스크 패턴를 제거하여 상기 하부 패터닝 마스크 패턴의 제2 일부를 노출시키고, 상기 노출된 하부 패터닝 마스크 패턴을 제거하여 상기 상부 버퍼 마스크 패턴의 제2 일부를 노출시키고, 상기 노출된 상부 버퍼 마스크 패턴의 상기 제2 일부를 제거하고, 및 상기 코어 절연 패턴, 상기 이너 스페이서, 및 상기 패터닝 배리어 패턴을 제거하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 홀 패턴의 형성 방법은 타겟층 상에 버퍼 마스크 층을 형성하고, 상기 버퍼 마스크 층의 상면을 노출하는 예비 홀을 정의하는 패터닝 마스크 패턴을 형성하고, 상기 예비 홀의 내벽 상에 상기 버퍼 마스크 층의 상기 상면의 제1 일부를 노출하는 이너 스페이서를 형성하고, 상기 패터닝 마스크 패턴 및 상기 이너 스페이서를 식각 마스크로 이용하여 상기 예비 홀 내에 노출된 상기 버퍼 마스크 층의 상면의 상기 일부를 제거하여 제1 홀을 갖는 버퍼 마스크 패턴을 형성하고, 상기 예비 홀 및 상기 제1 홀을 채우는 코어 절연 패턴을 형성하고, 상기 패터닝 마스크 패턴의 상부를 부분적으로 제거하여 상기 이너 스페이서의 외측면의 일부를 노출시키고, 상기 이너 스페이서의 상기 노출된 외측면 상에 상기 패터닝 마스크 패턴의 제1 일부를 노출하도록 아우터 스페이서를 형성하고, 상기 아우터 스페이서를 식각 마스크로 이용하여 상기 패터닝 마스크 패턴을 부분적으로 제거하여 상기 버퍼 마스크 패턴의 제1 일부를 노출시키는 빈 공간을 형성하고, 상기 빈 공간 내에 패터닝 배리어 패턴을 형성하고, 상기 아우터 스페이서를 제거하여 상기 패터닝 마스크 패턴의 제2 일부를 노출시키고, 상기 이너 스페이서 및 상기 코어 절연 패턴을 식각 마스크로 이용하여 상기 패터닝 마스크 패턴의 상기 제2 일부를 제거하여 상기 버퍼 마스크 패턴의 제2 일부를 노출시키고, 및 상기 버퍼 마스크 패턴의 상기 제2 일부를 제거하여 제2 홀을 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 홀 패턴들을 형성하는 방법은, 포토리소그래피 공정을 통해 형성할 수 있는 최저 피치 또는 최저 직경의 홀 패턴 레이아웃을 기반으로, 두 배 이상의 홀 패턴 밀도(hole pattern density)를 갖는 반도체 소자의 홀 패턴들을 형성하는 방법을 제공할 수 있다. 따라서, 고가의 포토리소그래피 설비를 이용하지 않고 높은 집적도를 갖는 반도체 소자를 제공할 수 있다.
도 1a 내지 7b는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하는 레이아웃들 및 종단면도들이다. 도 1a 내지 7a, 및 7b는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하는 레이아웃들이고, 다른 도면들은 A-A' 방향의 종단면도들이다.
도 8a 내지 15는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하는 레이아웃들 및 종단면도들이다. 도 8a 내지 14a 및 15는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법들을 설명하는 레이아웃들이고, 다른 도면들은 B-B' 방향의 종단면도들이다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 16b는 본 발명의 기술적 사상의 다양한 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 메모리 카드을 개념적으로 도시한 도면이다.
도 16c는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 16e는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 타겟층(5a) 상에 하부 버퍼 마스크 층(10a), 중간 버퍼 마스크 층(15a), 상부 버퍼 마스크 층(20a), 하부 패터닝 마스크 층(25a), 중간 패터닝 마스크 층(30a), 상부 패터닝 마스크 층(35a), 하부 하드 마스크 층(40a) 및 상부 하드 마스크 층(45a)을 순차적으로 적층하여 형성하고, 상부 하드 마스크 층(45a) 상에 포토레지스트 패턴(P)을 형성하는 것을 포함할 수 있다. 예를 들어, 타겟층(5a)은 실리콘 질화물을 포함할 수 있다.
하부 버퍼 마스크 층(10a)은 타겟층(5a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 버퍼 마스크 층(10a)은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다.
중간 버퍼 마스크 층(15a)은 하부 버퍼 마스크 층(10a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 중간 버퍼 마스크 층(15a)은 실리콘 산화물을 포함할 수 있다.
상부 버퍼 마스크 층(20a)은 중간 버퍼 마스크 층(15a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 버퍼 마스크 층(20a)은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다.
하부 패터닝 마스크 층(25a)은 상부 버퍼 마스크 층(20a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 패터닝 마스크 층(25a)은 실리콘 산화물을 포함할 수 있다.
중간 패터닝 마스크 층(30a)은 하부 패터닝 마스크 층(25a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 중간 패터닝 마스크 층(30a)은 실리콘 질화물을 포함할 수 있다.
상부 패터닝 마스크 층(35a)은 중간 패터닝 마스크 층(30a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 패터닝 마스크 층(35a)은 실리콘 산화물을 포함할 수 있다.
하부 하드 마스크 층(40a)은 상부 패터닝 마스크 층(35a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 하드 마스크 층(40a)은 SOH (spin on hardmask) 같은 카본을 함유하는 폴리머를 포함할 수 있다.
상부 하드 마스크 층(45a)은 하부 하드 마스크 층(40a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 하드 마스크 층(45a)은 실리콘 산질화물(SiON)을 포함할 수 있다.
포토레지스트 패턴(P)은 상부 하드 마스크 층(45a)을 선택적으로 노출시킬 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 포토레지스트 패턴(P)을 식각 마스크로 이용하여 상부 하드 마스크 층(45a)을 선택적으로 제거하여, 하부 하드 마스크 층(40a)을 선택적으로 노출하는 상부 하드 마스크 패턴(45)을 형성하는 것을 포함할 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 포토레지스트 패턴(P) 및/또는 상부 하드 마스크 패턴(45)을 식각 마스크로 이용하여 하부 하드 마스크 층(40a)을 선택적으로 제거하여, 상부 패터닝 마스크 층(35a)을 선택적으로 노출하는 하부 하드 마스크 패턴(40)을 형성하는 것을 포함할 수 있다. 포토레지스트 패턴(P)과 하부 하드 마스크 층(40a)이 모두 카본 폴리머를 포함하는 경우, 포토레지스트 패턴(P)은 하부 하드 마스크 층(40a)을 식각하기 위한 식각 마스크의 기능을 수행하지 못할 수 있다. 예를 들어, 포토레지스트 패턴(P)과 하부 하드 마스크 층(40a)이 동시에 제거될 수 있다. 이 공정에서, 포토레지스트 패턴(P)은 완전히 제거될 수 있다.
도 1e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 하드 마스크 패턴(45)을 식각 마스크로 이용하여 상부 패터닝 마스크 층(35a)을 선택적으로 제거하여 중간 패터닝 마스크 층(30a)을 선택적으로 노출하는 상부 패터닝 마스크 패턴(35)을 형성하는 것을 포함할 수 있다.
도 1f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 하드 마스크 패턴(45) 및/또는 하부 하드 마스크 패턴(40)을 식각 마스크로 이용하여 중간 패터닝 마스크 층(30a)을 선택적으로 제거하여 하부 패터닝 마스크 층(25a)을 선택적으로 노출하는 중간 패터닝 마스크 패턴(30)을 형성하는 것을 포함할 수 있다. 상부 하드 마스크 패턴(45)과 중간 패터닝 마스크 층(30a)이 동일한 물질을 포함하는 경우, 상부 하드 마스크 패턴(45)은 식각 마스크의 역할을 수행하지 못하고 제거될 수 있다. 이 공정에서, 상부 하드 마스크 패턴(45)이 완전히 제거될 수 있고, 하부 하드 마스크 패턴(40)은 얇아질 수 있다.
도 1g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 하부 하드 마스크 패턴(40)을 식각 마스크로 이용하여 하부 패터닝 마스크 층(25a)을 선택적으로 제거하여 상부 버퍼 마스크 층(20a)을 선택적으로 노출하는 하부 패터닝 마스크 패턴(25)을 형성하는 것을 포함할 수 있다. 이 공정에서 하부 하드 마스크 패턴(40)은 더 얇아질 수 있다.
도 1h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 하부 하드 마스크 패턴(40)을 제거하는 것을 포함할 수 있다. 예를 들어, 하부 하드 마스크 패턴(40)이 카본 폴리머를 포함하는 경우, 산소 가스를 이용한 애싱 공정을 수행하여 하부 하드 마스크 패턴(40)이 제거될 수 있다. 상부 패터닝 마스크 패턴(35), 중간 패터닝 마스크 패턴(30), 및 하부 패터닝 마스크 패턴(25)은 예비 홀(Hp)을 정의할 수 있다.
도 2a 및 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 예비 홀(Hp) 내에 이너 스페이서(50)를 형성하는 것을 포함할 수 있다. 이너 스페이서(50)를 형성하는 것은 전면적으로 이너 스페이서 물질층을 형성하고, 예비 홀(Hp) 내에 상부 버퍼 마스크 층(20a)이 노출되도록 에치-백 공정을 수행하는 것을 포함할 수 있다. 예비 홀(Hp) 내에 상부 버퍼 마스크 층(20a)의 상면의 일부가 선택적으로 노출될 수 있다. 이너 스페이서(50)는 예비 홀(Hp)의 내벽 상에 디스크 모양으로 형성될 수 있다. 이너 스페이서(50)는 실리콘 질화물을 포함할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 패터닝 마스크 패턴(35) 및 이너 스페이서(50)를 식각 마스크로 이용하여 상부 버퍼 마스크 층(20a)을 선택적으로 제거하여 중간 버퍼 마스크 층(15a)을 선택적으로 노출시키는 예비 상부 버퍼 마스크 패턴(20p)을 형성하는 것을 포함할 수 있다. 예를 들어, 예비 상부 버퍼 마스크 패턴(20p)은 중간 버퍼 마스크 층(15a)을 노출시키는 제1 예비 홀(Hp1)을 가질 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 제1 예비 홀(Hp1) 내에 코어 절연 패턴(55)을 형성하는 것을 포함할 수 있다. 코어 절연 패턴(55)을 형성하는 것은 제1 예비 홀(Hp1)을 채우도록 전면적으로 코어 절연물을 형성하고 에치-백 같은 평탄화 공정을 수행하여 상부 패터닝 마스크 패턴(35) 및 이너 스페이서(50)의 상면들이 노출되도록 코어 절연물을 전체적으로 식각하는 것을 포함할 수 있다. 코어 절연 패턴(55)은 실리콘 질화물을 포함할 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 상부 패터닝 마스크 패턴(35)을 제거하여 중간 패터닝 마스크 패턴(30)의 상면 및 이너 스페이서(50)의 외측면들의 상부들을 노출시키는 것을 포함할 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 전면적으로 아우터 스페이서 물질층(60a)을 형성하는 것을 포함할 수 있다. 아우터 스페이서 물질층(60a)은 상대적으로 좁은 영역에는 충분히 채워질 수 있고, 상대적으로 넓은 영역에는 컨포멀한 형태로 형성될 수 있다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 코어 절연 패턴(55)의 상면, 이너 스페이서(50)의 상면, 및 중간 패터닝 마스크 층(30a)의 상면을 노출시키는 아우터 스페이서(60)가 형성되도록 아우터 스페이서 물질층(60a)을 에치-백하고, 및 연속적으로 하부 패터닝 마스크 패턴(25)의 상면이 선택적으로 노출되도록 아우터 스페이서(60)에 의해 노출되는 중간 패터닝 마스크 패턴(30)을 선택적으로 제거하는 것을 포함할 수 있다. 따라서, 중간 패터닝 마스크 패턴(30)은 아우터 스페이서(60)의 하부에 선택적으로 남도록 형성될 수 있다. 하부 패터닝 마스크 층(25a)의 상면이 선택적으로 노출될 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 선택적으로 노출된 하부 패터닝 마스크 패턴(25)을 제거하여 빈 공간(S)을 형성하는 것을 포함할 수 있다. 이 공정은 중간 패터닝 마스크 패턴(30)의 하부에 위치한 하부 패터닝 마스크 패턴(25)의 일부들도 제거되도록 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 중간 패터닝 마스크 패턴(30)의 하부에 위치한 하부 패터닝 마스크 패턴(25)이 제거됨으로써, 상부 버퍼 마스크 패턴(20p)의 노출된 상면이 확장될 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 빈 공간(S)을 채우도록 전면적으로 패터닝 배리어 물질층(65a)을 형성하는 것을 포함할 수 있다. 패터닝 배리어 물질층(65a)은 실리콘 질화물을 포함할 수 있다.
도 4a 및 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 하부 패터닝 마스크 패턴(25)이 노출되도록 전면적으로 에치-백 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 이 공정은 아우터 스페이서(60) 및 중간 패터닝 마스크 패턴(30)이 제거되도록 이너 스페이서(50), 코어 절연 패턴(55), 및 패터닝 배리어 물질층(65a)을 에치-백 하는 것을 포함할 수 있다. 이 공정에서, 패터닝 배리어 패턴(65)이 형성될 수 있다. 이 공정은 실리콘 질화물을 제거하는 에치-백 공정을 수행하는 것을 포함할 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 하부 패터닝 마스크 패턴(25)을 제거하여 상부 버퍼 마스크 층(20a)을 선택적으로 노출시키는 것을 포함할 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 예비 상부 버퍼 마스크 패턴(20p)을 선택적으로 더 제거하여 중간 버퍼 마스크 층(15a)을 노출시키는 제2 예비 홀(Hp2)을 더 갖는 상부 버퍼 마스크 패턴(20)을 형성하는 것을 포함할 수 있다.
도 5a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 코어 절연 패턴(55), 이너 스페이서(50), 및 패터닝 배리어 패턴(65)을 제거하여 상부 버퍼 마스크 패턴(20) 및 중간 버퍼 마스크 층(15a)을 노출시키는 것을 포함할 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 버퍼 마스크 패턴(20)을 식각 마스크로 이용하여 중간 버퍼 마스크 층(15a)을 선택적으로 제거하여 하부 버퍼 마스크 층(10a)을 선택적으로 노출하는 중간 버퍼 마스크 패턴(15)을 형성하는 것을 포함할 수 있다.
도 6a 및 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 버퍼 마스크 패턴(20) 및 중간 버퍼 마스크 패턴(15)을 식각 마스크로 이용하여 타겟층(5a)을 선택적으로 노출하는 하부 버퍼 마스크 패턴(10)을 형성하는 것을 포함할 수 있다. 상부 버퍼 마스크 패턴(20)과 하부 버퍼 마스크 패턴(10)이 동일한 물질을 포함하는 경우, 상부 버퍼 마스크 패턴(20)은 하부 버퍼 마스크 패턴(10)을 식각하기 위한 식각 마스크의 기능을 수행하지 못할 수 있다. 예를 들어, 하부 버퍼 마스크 패턴(10)이 형성되면서 동시에 상부 버퍼 마스크 패턴(20)이 제거될 수 있다.
도 7a는 도 6a를 실제적으로 해석한 레이아웃이고, 도 7b는 도 7a에서 디스크형 패턴(Pd)과 삼각형 패턴(Pt)의 경계선이 생략된 레이아웃이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 디스크형 패턴(Pd)으로 둘러싸인 제1 홀(H1) 및 디스크형 패턴(Pd)과 삼각형 패턴(Pt)으로 둘러싸인 홀들(H2)을 형성하는 것을 포함할 수 있다. 도 1a 내지 6b에서 코어 절연 패턴(55)이 제거되어 제1 홀(H1)의 모양과 위치가 정의될 수 있고, 아우터 스페이서(60)가 제거되어 제2 홀(H2) 모양과 위치가 정의될 수 있다. 이상적인 레이아웃도들에서는 제2 홀(H2)이 다각형 모양이지만, 식각 공정을 수행하는 중에 원형 모양으로 변형될 수 있다. 공정 조건을 조절하면 제1 홀(H1)과 제2 홀(H2)의 크기, 모양, 및 위치들이 보다 다양하게 응용될 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은 벌집 모양 (honeycomp) 또는 지그재그 형태로 교번하는 (alternating) 모양의 홀들(H)의 배열을 제공할 수 있다. 도 7a의 디스크형 패턴(Pd)과 삼각형 패턴(Pt)을 하나의 일체형(unitary) 패턴으로 간주될 수 있다.
도 8a 내지 15는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하는 레이아웃들 및 종단면도들이다. 도 8a 내지 14a 및 15는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법들을 설명하는 레이아웃들이고, 다른 도면들은 B-B' 방향의 종단면도들이다.
도 8a는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하는 레이아웃도이고 도 8b는 B-B' 방향의 종단면도이다.
도 8a 및 8b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 타겟층(5a) 상에 하부 버퍼 마스크 층(10a), 중간 버퍼 마스크 층(15a), 상부 버퍼 마스크 층(20a), 하부 패터닝 마스크 층(25a), 중간 패터닝 마스크 층(30a), 상부 패터닝 마스크 층(35a), 하부 하드 마스크 층(40a) 및 상부 하드 마스크 층(45a)을 순차적으로 적층하여 형성하고, 상부 하드 마스크 층(45a) 상에 포토레지스트 패턴(P)을 형성하는 것을 포함할 수 있다. 포토레지스트 패턴(P)은 상부 하드 마스크 층(45a)을 선택적으로 노출시킬 수 있다.
도 8c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 포토레지스트 패턴(P)을 식각 마스크로 이용하여 상부 하드 마스크 층(45a)을 선택적으로 제거하여, 하부 하드 마스크 층(40a)을 선택적으로 노출하는 상부 하드 마스크 패턴(45)을 형성하는 것을 포함할 수 있다.
도 8d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 포토레지스트 패턴(P) 및 상부 하드 마스크 패턴(45)을 식각 마스크로 이용하여 하부 하드 마스크 층(40a)을 선택적으로 제거하여, 상부 패터닝 마스크 층(35a)을 선택적으로 노출하는 하부 하드 마스크 패턴(40)을 형성하는 것을 포함할 수 있다. 포토레지스트 패턴(P)과 하부 하드 마스크 층(40a)이 모두 카본 폴리머를 포함하는 경우, 포토레지스트 패턴(P)은 하부 하드 마스크 층(40a)을 식각하기 위한 식각 마스크의 기능을 수행하지 못할 수 있다. 예를 들어, 포토레지스트 패턴(P)과 하부 하드 마스크 층(40a)이 동시에 제거될 수 있다. 이 공정에서, 포토레지스트 패턴(P)은 완전히 제거될 수 있다.
도 8e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 하드 마스크 패턴(45)을 식각 마스크로 이용하여 상부 패터닝 마스크 층(35a)을 선택적으로 제거하여 중간 패터닝 마스크 층(30a)을 선택적으로 노출하는 상부 패터닝 마스크 패턴(35)을 형성하는 것을 포함할 수 있다.
도 8f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 하드 마스크 패턴(45) 및 하부 하드 마스크 패턴(40)을 식각 마스크로 이용하여 중간 패터닝 마스크 층(30a)을 선택적으로 제거하여 하부 패터닝 마스크 층(25a)을 선택적으로 노출하는 중간 패터닝 마스크 패턴(30)을 형성하는 것을 포함할 수 있다. 상부 하드 마스크 패턴(45)과 중간 패터닝 마스크 층(30a)이 동일한 물질을 포함하는 경우, 상부 하드 마스크 패턴(45)은 식각 마스크의 역할을 수행하지 못하고 제거될 수 있다. 이 공정에서, 상부 하드 마스크 패턴(45)이 완전히 제거될 수 있고, 하부 하드 마스크 패턴(40)은 얇아질 수 있다.
도 8g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 하부 하드 마스크 패턴(40)을 식각 마스크로 이용하여 하부 패터닝 마스크 층(25a)을 선택적으로 제거하여 상부 버퍼 마스크 층(20a)을 선택적으로 노출하는 하부 패터닝 마스크 패턴(25)을 형성하는 것을 포함할 수 있다. 이 공정에서 하부 하드 마스크 패턴(40)은 더 얇아질 수 있다.
도 8h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 하부 하드 마스크 패턴(40)을 제거하는 것을 포함할 수 있다. 예를 들어, 하부 하드 마스크 패턴(40)이 카본 폴리머를 포함하는 경우, 산소 가스를 이용한 애싱 공정을 수행하여 하부 하드 마스크 패턴(40)이 제거될 수 있다. 상부 패터닝 마스크 패턴(35), 중간 패터닝 마스크 패턴(30), 및 하부 패터닝 마스크 패턴(25)은 예비 홀(Hp)을 정의할 수 있다.
도 9a 및 9b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 예비 홀(Hp) 내에 이너 스페이서(50)를 형성하는 것을 포함할 수 있다. 이너 스페이서(50)를 형성하는 것은 전면적으로 이너 스페이서 물질층을 형성하고, 예비 홀(Hp) 내에 상부 버퍼 마스크 층(20a)이 노출되도록 에치-백 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 이너 스페이서(50)는 예비 홀(Hp)의 측벽 상에 디스크 모양으로 형성될 수 있다. 이너 스페이서(50)는 실리콘 질화물을 포함할 수 있다.
도 9c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 패터닝 마스크 패턴(35) 및 이너 스페이서(50)를 식각 마스크로 이용하여 상부 버퍼 마스크 층(20a)을 선택적으로 제거하여 중간 버퍼 마스크 층(15a)을 선택적으로 노출시키는 제1 예비 홀(Hp1)을 갖는 제1 예비 상부 버퍼 마스크 패턴(20p)을 형성하는 것을 포함할 수 있다.
도 9d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 제1 예비 홀(Hp1) 내에 코어 절연 패턴(55)을 형성하는 것을 포함할 수 있다. 코어 절연 패턴(55)을 형성하는 것은 제1 예비 홀(Hp1)을 채우도록 전면적으로 코어 절연물을 형성하고 에치-백 같은 평탄화 공정을 수행하여 상부 패터닝 마스크 패턴(35) 및 이너 스페이서(50)의 상면들이 노출되도록 코어 절연물을 전체적으로 식각하는 것을 포함할 수 있다. 코어 절연 패턴(55)은 실리콘 질화물을 포함할 수 있다.
도 9e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 상부 패터닝 마스크 패턴(35)을 제거하여 중간 패터닝 마스크 패턴(30)의 상면 및 이너 스페이서(50)의 상측면들을 노출시키는 것을 포함할 수 있다.
도 9f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 전면적으로 아우터 스페이서 물질층(60a)을 형성하는 것을 포함할 수 있다. 아우터 스페이서 물질층(60a)은 상대적으로 좁은 영역에는 충분히 채워질 수 있고, 상대적으로 넓은 영역에는 컨포멀한 형태로 형성될 수 있다. 아우터 스페이서 물질층(60a)은 실리콘 질화물을 포함할 수 있다.
도 10a 및 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 아우터 스페이서 물질층(60a)을 에치-백하여 코어 절연 패턴(55)의 상면, 이너 스페이서(50)의 상면, 및 중간 패터닝 마스크 패턴(30)을 노출시키는 아우터 스페이서(60)를 형성하는 것을 포함할 수 있다. 상기 방법은, 하부 패터닝 마스크 패턴(25)의 상면이 선택적으로 노출되도록 노출된 중간 패터닝 마스크 패턴(30)을 연속적으로 제거하는 것을 포함할 수 있다.
도 10c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 하부 패터닝 마스크 패턴(25)을 제거하여 빈 공간(S)을 형성하는 것을 포함할 수 있다.
도 10d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 빈 공간(S)에 노출된 제1 예비 상부 버퍼 마스크 패턴(20p1)을 선택적으로 제거하여 중간 버퍼 마스크 층(15a)을 노출시키는 제2 예비 홀(Hp2)을 갖는 제2 예비 상부 버퍼 마스크 패턴(20p2)을 형성하는 것을 포함할 수 있다.
도 11a 및 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 제2 예비 홀(Hp2)을 채우는 패터닝 배리어 패턴(65)을 형성하는 것을 포함할 수 있다. 패터닝 배리어 패턴(65)은 실리콘 질화물을 포함할 수 있다.
도 12a 및 12b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 하부 패터닝 마스크 패턴(25)이 노출되도록 전면적으로 에치-백 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 이 공정은 아우터 스페이서(60) 및 중간 패터닝 마스크 패턴(30)이 제거되도록 이너 스페이서(50), 코어 절연 패턴(55), 및 패터닝 배리어 패턴(65)을 에치-백 하는 것을 포함할 수 있다. 이 공정은 실리콘 질화물을 제거하는 에치-백 공정을 수행하는 것을 포함할 수 있다.
도 12c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 하부 패터닝 마스크 패턴(25)을 제거하여 제2 예비 상부 버퍼 마스크 패턴(20p2)을 선택적으로 노출시키는 것을 포함할 수 있다. 이 공정은 불산(HF)을 포함하는 습식 식각 공정을 수행하는 것을 포함할 수 있다.
도 12d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 노출된 제2 예비 상부 버퍼 마스크 패턴(20p2)을 선택적으로 더 제거하여 중간 버퍼 마스크 층(15a)을 노출하는 제3 예비 홀(Hp3)을 더 갖는 상부 버퍼 마스크 패턴(20)을 형성하는 것을 포함할 수 있다.
도 13a 및 13b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 코어 절연 패턴(55), 이너 스페이서(50), 및 패터닝 배리어 패턴(65)을 제거하여 상부 버퍼 마스크 패턴(20) 및 중간 버퍼 마스크 층(15a)을 노출시키는 것을 포함할 수 있다.
도 13c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 버퍼 마스크 패턴(20)을 식각 마스크로 이용하여 중간 버퍼 마스크 층(15a)을 선택적으로 제거하여 하부 버퍼 마스크 층(10a)을 선택적으로 노출하는 중간 버퍼 마스크 패턴(15)을 형성하는 것을 포함할 수 있다.
도 14a 및 14b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상부 버퍼 마스크 패턴(20) 및 중간 버퍼 마스크 패턴(15)을 식각 마스크로 이용하여 타겟층(5a)을 선택적으로 노출하는 하부 버퍼 마스크 패턴(10)을 형성하는 것을 포함할 수 있다. 상부 버퍼 마스크 패턴(20)과 하부 버퍼 마스크 패턴(10)이 동일한 물질을 포함하는 경우, 상부 버퍼 마스크 패턴(20)은 하부 버퍼 마스크 패턴(10)을 식각하기 위한 식각 마스크의 기능을 수행하지 못할 수 있다. 이 공정에서 상부 버퍼 마스크 패턴(20)은 제거될 수 있다.
도 15는 도 14a를 실제적으로 해석한 레이아웃이다. 도 15를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은 매트릭스 형태 또는 격자점 형태로 배열된 홀들(H)을 포함할 수 있다. 이상적인 레이아웃들에서, 홀들(H)의 모양이 다각형이지만, 식각 공정을 수행하는 중에 원형 모양으로 변형될 수 있다.
본 발명의 다양한 실시예들에 의해 형성된 홀 패턴들은 포토리소그래피 설비가 형성할 수 있는 최저 피치 또는 최저 직경의 홀 패턴들을 수 회의 증착/식각 공정들을 통하여 두 배 이상의 패턴 밀도를 가질 수 있다. 따라서, 반도체 소자의 집적도가 향상될 수 있고, 무리하게 미세한 패턴들을 형성하기 위한 고급 포토리소그래피 공정을 사용하지 않을 수 있으므로 홀 패턴들이 수월한 공정들에 의해 안정적으로 형성될 수 있다.
본 발명의 다양한 실시예들에 의한 반도체 소자의 홀 패턴들을 형성하는 방법들은 고가의 반도체 제조 설비, 공정 및 물질을 사용하지 않고 한 번의 포토리소그래피 공정 및 잘 알려져있는 물질들을 증착하고 에치-백하는 공정들을 이용여 고 밀도 홀 패턴들을 형성하는 것을 제공할 수 있다.
도 16a는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 16a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 누설 전류가 적고 On/Off 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 16b는 본 발명의 기술적 사상의 다양한 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 메모리 카드(2200)을 개념적으로 도시한 도면이다. 도 16b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)은, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 16c는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 16c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자는 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(100a-100c)은 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 16d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 16e는 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 일 실시예에 의한 제조 방법을 이용하여 제조된 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
5a: 타겟층
10a: 하부 버퍼 마스크 층 10: 하부 버퍼 마스크 패턴
15a: 중간 버퍼 마스크 층 15: 중간 버퍼 마스크 패턴
20a: 상부 버퍼 마스크 층 20: 상부 버퍼 마스크 패턴
25a: 하부 패터닝 마스크 층 25: 하부 패터닝 마스크 패턴
30a: 중간 패터닝 마크스 층 30: 중간 패터닝 마크스 층 패턴
35a: 상부 패터닝 마스크 층 35: 상부 패터닝 마스크 패턴
40a: 하부 하드 마스크 층 40: 하부 하드 마스크 패턴
45a: 상부 하드 마스크 층 45: 상부 하드 마스크 패턴
P: 포토레지스트 패턴 Hp: 예비 홀들
50: 이너 스페이서 55: 코어 절연 패턴
60a: 아우터 스페이서 물질층 60: 아우터 스페이서
65a: 패터닝 배리어 물질층 65: 패터닝 배리어 패턴
Pd: 디스크형 패턴 Pt: 삼각형 패턴

Claims (10)

  1. 타겟층 상에 상부 버퍼 마스크 층, 하부 패터닝 마스크 층, 중간 패터닝 마스크 층, 및 상부 패터닝 마스크 층을 순차적으로 적층하여 형성하고,
    상기 상부 패터닝 마스크 층, 상기 중간 패터닝 마스크 층, 및 상기 하부 패터닝 마스크 층을 선택적으로 제거하여 상기 상부 버퍼 마스크 층의 상면을 선택적으로 노출하는 예비 홀을 정의하는 상부 패터닝 마스크 패턴, 중간 패터닝 마스크 패턴, 및 하부 패터닝 마스크 패턴을 형성하고,
    상기 예비 홀의 내벽 상에 상기 상부 버퍼 마스크 층의 상기 상면의 일부를 노출하는 이너 스페이서를 형성하고,
    상기 상부 패터닝 마스크 패턴 및 상기 이너 스페이서를 식각 마스크로 상기 노출된 상부 버퍼 마스크 층의 상기 상면의 상기 일부를 제거하여 상부 버퍼 마스크 패턴을 형성하고,
    상기 예비 홀을 채우는 코어 절연 패턴을 형성하고,
    상기 상부 패터닝 마스크 패턴을 제거하여 상기 이너 스페이서의 외측면의 일부 및 상기 중간 패터닝 마스크 패턴을 노출시키고,
    상기 노출된 이너 스페이서의 상기 외측면의 상기 일부 상에 아우터 스페이서를 형성하되, 상기 아우터 스페이서는 상기 중간 패터닝 마스크 패턴의 일부를 노출시키고,
    상기 노출된 중간 패터닝 마스크 패턴의 상기 일부를 제거하여 상기 하부 패터닝 마스크 패턴의 제1 일부를 선택적으로 노출시키고,
    상기 노출된 하부 패터닝 마스크 패턴의 상기 일부를 제거하여 상기 상부 버퍼 마스크 패턴의 제1 일부를 선택적으로 노출시키는 빈 공간을 형성하고,
    상기 빈 공간 내에 패터닝 배리어 패턴을 형성하고,
    상기 아우터 스페이서 및 상기 중간 패터닝 마스크 패턴를 제거하여 상기 하부 패터닝 마스크 패턴의 제2 일부를 노출시키고,
    상기 노출된 하부 패터닝 마스크 패턴을 제거하여 상기 상부 버퍼 마스크 패턴의 제2 일부를 노출시키고,
    상기 노출된 상부 버퍼 마스크 패턴의 상기 제2 일부를 제거하고, 및
    상기 코어 절연 패턴, 상기 이너 스페이서, 및 상기 패터닝 배리어 패턴을 제거하는 것을 포함하는 홀 패턴의 형성 방법.
  2. 제1항에 있어서,
    상기 타겟층과 상기 상부 버퍼 마스크 층 사이에
    하부 버퍼 마스크 층 및 중간 버퍼 마스크 층을 형성하는 것;
    상기 상부 버퍼 마스크 패턴을 식각 마스크로 이용하여 상기 중간 버퍼 마스크 층을 선택적으로 제거하여 중간 버퍼 마스크 패턴을 형성하는 것; 및
    상기 중간 버퍼 마스크 패턴을 식각 마스크로 이용하여 상기 하부 버퍼 마스크 층을 선택적으로 제거하여 하부 버퍼 마스크 패턴을 형성하는 것을 더 포함하는 홀 패턴의 형성 방법.
  3. 제2항에 있어서,
    상기 상부 버퍼 마스크 층과 상기 하부 버퍼 마스크 층은 다결정 실리콘을 포함하고, 및
    상기 중간 버퍼 마스크 층은 실리콘 산화물을 포함하는 홀 패턴의 형성 방법.
  4. 제1항에 있어서,
    상기 상부 버퍼 마스크 패턴의 제1 일부를 노출시키는 것은,
    상기 중간 패터닝 마스크 패턴의 하부에 위치한 상기 하부 패터닝 마스크 패턴의 일부를 제거하는 것을 포함하는 홀 패턴의 형성 방법.
  5. 제1항에 있어서,
    상기 하부 패터닝 마스크 패턴의 상기 제2 일부를 노출시키는 것은,
    상기 코어 절연 패턴의 상부 및 상기 이너 스페이서의 상부를 부분적으로 제거하는 것을 포함하는 홀 패턴의 형성 방법.
  6. 타겟층 상에 버퍼 마스크 층을 형성하고, 상기 버퍼 마스크 층의 상면을 노출하는 예비 홀을 정의하는 패터닝 마스크 패턴을 형성하고,
    상기 예비 홀의 내벽 상에 상기 버퍼 마스크 층의 상기 상면의 제1 일부를 노출하는 이너 스페이서를 형성하고,
    상기 패터닝 마스크 패턴 및 상기 이너 스페이서를 식각 마스크로 이용하여 상기 예비 홀 내에 노출된 상기 버퍼 마스크 층의 상면의 상기 일부를 제거하여 제1 홀을 갖는 버퍼 마스크 패턴을 형성하고,
    상기 예비 홀 및 상기 제1 홀을 채우는 코어 절연 패턴을 형성하고,
    상기 패터닝 마스크 패턴의 상부를 부분적으로 제거하여 상기 이너 스페이서의 외측면의 일부를 노출시키고,
    상기 이너 스페이서의 상기 노출된 외측면 상에 상기 패터닝 마스크 패턴의 제1 일부를 노출하도록 아우터 스페이서를 형성하고,
    상기 아우터 스페이서를 식각 마스크로 이용하여 상기 패터닝 마스크 패턴을 부분적으로 제거하여 상기 버퍼 마스크 패턴의 제1 일부를 노출시키는 빈 공간을 형성하고,
    상기 빈 공간 내에 패터닝 배리어 패턴을 형성하고,
    상기 아우터 스페이서를 제거하여 상기 패터닝 마스크 패턴의 제2 일부를 노출시키고,
    상기 이너 스페이서 및 상기 코어 절연 패턴을 식각 마스크로 이용하여 상기 패터닝 마스크 패턴의 상기 제2 일부를 제거하여 상기 버퍼 마스크 패턴의 제2 일부를 노출시키고, 및
    상기 버퍼 마스크 패턴의 상기 제2 일부를 제거하여 제2 홀을 형성하는 것을 포함하는 홀 패턴의 형성 방법.
  7. 제6항에 있어서,
    상기 패터닝 배리어 패턴을 형성하기 전에,
    상기 버퍼 마스크 패턴의 상기 제1 일부를 제거하여 제3 홀을 형성하는 것을 더 포함하는 홀 패턴의 형성 방법.
  8. 제6항에 있어서,
    상기 패터닝 마스크 패턴을 형성하는 것은 하부 패터닝 마스크 층, 중간 패터닝 마스크 층, 및 상부 패터닝 마스크 층을 순차적으로 적층하고, 및
    상기 상부 패터닝 마스크 층, 상기 중간 패터닝 마스크 층, 및 상기 하부 패터닝 마스크 층을 각각 선택적으로 제거하여 상부 패터닝 마스크 패턴, 중간 패터닝 마스크 패턴, 및 하부 패터닝 마스크 패턴을 형성하는 것을 포함하는 홀 패턴의 형성 방법.
  9. 제8항에 있어서,
    상기 패터닝 마스크 패턴의 상기 상부를 부분적으로 제거하여 상기 이너 스페이서의 상기 외 측면의 상기 일부를 노출시키는 것은 상기 상부 패터닝 마스크 패턴을 제거하는 것을 포함하는 홀 패턴의 형성 방법.
  10. 제9항에 있어서,
    상기 패터닝 마스크 패턴의 상기 제2 일부를 제거하는 것은 상기 중간 패터닝 마스크 패턴의 일부 및 하부 마스크 패턴의 일부를 제거하는 것을 포함하는 홀 패턴의 형성 방법.
KR1020130014079A 2013-02-07 2013-02-07 반도체 소자의 홀 패턴들을 형성하는 방법 KR102037874B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130014079A KR102037874B1 (ko) 2013-02-07 2013-02-07 반도체 소자의 홀 패턴들을 형성하는 방법
US14/043,361 US9159560B2 (en) 2013-02-07 2013-10-01 Methods of forming hole patterns of semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130014079A KR102037874B1 (ko) 2013-02-07 2013-02-07 반도체 소자의 홀 패턴들을 형성하는 방법

Publications (2)

Publication Number Publication Date
KR20140100827A KR20140100827A (ko) 2014-08-18
KR102037874B1 true KR102037874B1 (ko) 2019-10-29

Family

ID=51259569

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130014079A KR102037874B1 (ko) 2013-02-07 2013-02-07 반도체 소자의 홀 패턴들을 형성하는 방법

Country Status (2)

Country Link
US (1) US9159560B2 (ko)
KR (1) KR102037874B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196485B2 (en) * 2014-02-25 2015-11-24 International Business Machines Corporation Stacked sidewall patterning
US9761436B2 (en) 2014-06-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9293341B2 (en) * 2014-03-13 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
JP2016033968A (ja) * 2014-07-31 2016-03-10 マイクロン テクノロジー， インク． 半導体装置の製造方法
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9754785B2 (en) 2015-01-14 2017-09-05 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US9711369B2 (en) 2015-03-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming patterns with sharp jogs
KR102407994B1 (ko) 2015-03-23 2022-06-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10049877B1 (en) 2017-05-25 2018-08-14 Nanya Technology Corporation Patterning method
US10204783B1 (en) * 2017-09-03 2019-02-12 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices
US10340149B2 (en) 2017-09-05 2019-07-02 Nanya Technology Corporation Method of forming dense hole patterns of semiconductor devices
US10115594B1 (en) 2017-09-05 2018-10-30 Nanya Technology Corporation Method of forming fine island patterns of semiconductor devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7410446B2 (en) 2005-12-19 2008-08-12 Caterpillar Inc. Oil warming strategy for transmission
KR100771891B1 (ko) 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR20080074529A (ko) 2007-02-09 2008-08-13 삼성전자주식회사 반도체 소자의 콘택 형성 방법
KR101244161B1 (ko) * 2007-07-18 2013-03-25 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
KR20090011901A (ko) 2007-07-27 2009-02-02 삼성전자주식회사 반도체 소자의 형성방법
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
KR20090069091A (ko) 2007-12-24 2009-06-29 주식회사 하이닉스반도체 오버레이 버니어 형성 방법
KR100942074B1 (ko) 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR101045090B1 (ko) * 2008-11-13 2011-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
EP2396988B1 (en) 2009-02-11 2013-04-24 Telefonaktiebolaget LM Ericsson (publ) Improved testing of a cellular system by recording and playing back transmitted traffic in a control node
KR20110055912A (ko) 2009-11-20 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법
JP2011249585A (ja) * 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置の製造方法
KR101150639B1 (ko) * 2010-06-17 2012-07-03 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
KR101751476B1 (ko) 2011-10-17 2017-06-28 삼성전자주식회사 반도체 기억 소자의 형성 방법

Also Published As

Publication number Publication date
US9159560B2 (en) 2015-10-13
US20140220782A1 (en) 2014-08-07
KR20140100827A (ko) 2014-08-18

Similar Documents

Publication Publication Date Title
KR102037874B1 (ko) 반도체 소자의 홀 패턴들을 형성하는 방법
US9786558B2 (en) Semiconductor devices including a bit line structure and a contact plug
KR101924020B1 (ko) 반도체 장치 및 이의 제조 방법
KR102008319B1 (ko) 반도체 소자의 형성 방법
US9553027B2 (en) Fine patterning methods and methods of fabricating semiconductor devices using the same
US9178026B2 (en) Semiconductor devices and methods fabricating same
TWI711113B (zh) 製造及形成半導體裝置的方法
KR102004242B1 (ko) 반도체 소자 및 그의 형성 방법
KR101948818B1 (ko) 하이브리드 구조의 커패시터를 갖는 반도체 소자 및 그 제조방법
US8729675B1 (en) Semiconductor device having line-type trench to define active region and method of forming the same
US9911828B2 (en) Methods of fabricating a semiconductor device
US20130264638A1 (en) Semiconductor device having dc structure
TWI608642B (zh) 具有基於電阻之儲存元件之電阻式隨機存取記憶體裝置及其製造方法
US20150079757A1 (en) Method of fabricating semiconductor device
KR102070094B1 (ko) 저항 전극을 갖는 반도체 소자
CN107017204A (zh) 半导体器件及其制造方法
US9601494B2 (en) Semiconductor devices having a supporter and methods of fabricating the same
KR102037868B1 (ko) 반도체 소자 및 그 제조방법
US20150311297A1 (en) Semiconductor device and method of forming thereof
KR20140100647A (ko) 매립 게이트를 갖는 반도체 소자의 제조 방법
KR20140072672A (ko) 컨택 스페이서를 갖는 반도체 소자를 제조하는 방법
KR20140083528A (ko) 수직 셀들을 갖는 반도체 소자 및 그 제조 방법
KR20130069098A (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant