KR102008319B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

랜딩 패드를 형성하고, 상기 랜딩 패드 상에 스토핑 절연층을 형성하고, 상기 스토핑 절연층 상에 제1 물질을 포함하는 하부 몰딩층을 형성하고, 상기 하부 몰딩층 상에 상기 제1 물질과 다른 제2 물질을 포함하는 상부 몰딩층을 형성하고, 상기 상부 몰딩층 및 상기 하부 몰딩층을 수직으로 관통하여 상기 랜딩 패드를 노출하는 홀을 형성하고, 상기 홀 내에 제1 전극을 형성하고, 상기 상부 몰딩층을 제거하여 상기 제1 전극의 표면의 일부를 노출시키고, 상기 하부 몰딩층을 제거하고 상기 제1 전극의 상기 표면 다른 일부를 노출시키고, 상기 제1 전극의 상기 표면의 노출된 부분들 상에 유전층을 형성하고, 및 상기 유전 물질 상에 제2 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법이 설명된다.

Description

반도체 소자의 형성 방법{Methods of Fabricating Semiconductor Devices}
본 발명은 디램(DRAM) 소자처럼 커패시터를 포함하는 반도체 소자를 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서, 홀들, 플러그들, 컨택들 및 커패시터들이 점유하는 면적이 작아지고, 각 패턴들 간의 간격도 매우 좁아지고 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 커패시터 구조를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 스토리지 전극의 측면을 수직으로 평평하게 개선하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 소자 및 반도체 소자를 갖는 반도체 모듈, 메모리 카드, 전자 시스템 및 모바일 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 랜딩 패드를 형성하고, 상기 랜딩 패드 상에 스토핑 절연층을 형성하고, 상기 스토핑 절연층 상에 제1 물질을 포함하는 하부 몰딩층을 형성하고, 상기 하부 몰딩층 상에 상기 제1 물질과 다른 제2 물질을 포함하는 상부 몰딩층을 형성하고, 상기 상부 몰딩층 및 상기 하부 몰딩층을 수직으로 관통하여 상기 랜딩 패드를 노출하는 홀을 형성하고, 상기 홀 내에 제1 전극을 형성하고, 상기 상부 몰딩층을 제거하여 상기 제1 전극의 표면의 일부를 노출시키고, 상기 하부 몰딩층을 제거하고 상기 제1 전극의 상기 표면 다른 일부를 노출시키고, 상기 제1 전극의 상기 표면의 노출된 부분들 상에 유전층을 형성하고, 및 상기 유전 물질 상에 제2 전극을 형성하는 것을 포함할 수 있다.
상기 상부 몰딩층 상에 제1 서포터를 형성하는 것을 더 포함할 수 있다.
상기 홀을 형성하는 것은 상기 제1 서포터를 수직으로 관통하는 것을 더 포함할 수 있다.
상기 제1 서포터는 실리콘 질화물을 포함할 수 있다.
상기 하부 몰딩층과 상기 상부 몰딩층 사이에 실리콘 질화물을 포함하는 제2 서포터를 형성하는 것을 더 포함할 수 있다.
상기 홀을 형성하는 것은 상기 제2 서포터를 수직으로 관통하는 것을 더 포함할 수 있다.
상기 제1 전극을 형성하는 것은 상기 홀의 내부를 채우는 희생층을 형성하고, 상기 희생층을 제거하여 상기 홀의 내부를 비우고, 및 상기 비워진 홀의 내부에 전도체를 채우는 것을 포함할 수 있다.
상기 희생층은 상기 하부 몰딩층 및 상기 상부 몰딩층과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 상부 몰딩층을 제거하는 것은 상기 제1 전극을 형성한 후, 상기 제1 전극 상에 하드 마스크를 형성하여 상기 하드 마스크와 인접하는 상기 상부 서포터의 일부를 노출시키고, 상기 노출된 상부 서포터의 일부를 제거하여 상기 상부 몰딩층을 노출시키는 제1 오프닝을 형성하고, 및 상기 제1 오프닝을 통하여 상기 상부 몰딩층을 제거하는 것을 포함할 수 있다.
상기 하부 몰딩층을 제거하는 것은 상기 상부 몰딩층을 제거하여 상기 하부 서포터의 상면을 노출시키고, 상기 제1 오프닝과 수직으로 정렬하는 상기 하부 서포터의 일부를 제거하여 상기 하부 몰딩층의 상면의 일부를 노출시키고는 제2 오프닝을 형성하고, 및 상기 제2 오프닝을 통하여 상기 하부 몰딩층을 제거하는 것을 포함할 수 있다.
상기 홀을 형성하는 것은 상기 상부 몰딩층 상에 상기 상부 몰딩층과 식각 선택비를 갖는 제1 버퍼층을 형성하고, 상기 제1 버퍼층 상에 상기 제1 버퍼층과 식각 선택비를 갖는 제2 버퍼층을 형성하고, 상기 제2 버퍼층 상에 상기 제2 버퍼층과 식각 선택비를 갖는 제3 버퍼층을 형성하고, 상기 제3 버퍼층 상에 상기 제3 버퍼층과 식각 선택비를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제3 버퍼층을 선택적으로 제거하고, 상기 제3 버퍼층을 식각 마스크로 이용하여 상기 제2 버퍼층을 선택적으로 제거하고, 및 상기 제2 버퍼층을 식각 마스크로 이용하여 상기 제1 버퍼층을 선택적으로 제거하는 것을 포함할 수 있다.
상기 제1 버퍼층과 상기 하부 몰딩층이 동일한 물질을 포함할 수 있다.
상기 제2 버퍼층과 상기 상부 몰딩층이 동일한 물질을 포함할 수 있다.
상기 제3 버퍼층은 상기 하부 몰딩층 및 상기 상부 몰딩층과 다른 물질을 포함할 수 있다.
상기 홀을 형성하는 것은 상기 제3 버퍼층 상에 상기 제3 버퍼층과 식각 선택비를 갖는 제4 버퍼층을 형성하고, 상기 제4 버퍼층 상에 상기 제4 버퍼층과 식각 선택비를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제4 버퍼층을 선택적으로 제거하고, 및 상기 제4 버퍼층을 식각 마스크로 이용하여 상기 제3 버퍼층을 선택적으로 제거하는 것을 더 포함할 수 있다.
상기 제1 버퍼층, 상기 제3 버퍼층, 및 상기 상부 몰딩층이 동일한 물질을 포함할 수 있다.
상기 제2 버퍼층 및 상기 하부 몰딩층이 동일한 물질을 포함할 수 있다.
상기 제3 버퍼층 및 상기 스토핑 절연층이 동일한 물질을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 내에 매립된 모양의 게이트 구조를 형성하고, 상기 기판 상에 비트 라인 구조 및 랜딩 패드를 형성하고, 상기 비트 라인 구조 및 상기 랜딩 패드 상에 스토핑 절연층을 형성하고, 상기 스토핑 절연층 상에 하부 몰딩층을 형성하고,
상기 하부 몰딩층 상에 상부 몰딩층을 형성하고, 상기 상부 몰딩층 상에 제1 서포터를 형성하고, 상기 제1 서포터, 상기 상부 몰딩층, 상기 하부 몰딩층, 및 상기 스토핑 절연층을 관통하여 상기 랜딩 패드를 노출시키는 홀들을 형성하고, 상기 홀들 내에 스토리지 전극들을 형성하고, 상기 스토리지 전극들 사이에 위치한 상기 제1 서포터의 일부를 제거하여 상기 스토리지 전극들 사이에 상기 상부 몰딩층을 노출시키고, 상기 상부 몰딩층을 제거하여 상기 스토리지 전극들의 표면들의 일부들을 노출시키고, 상기 하부 몰딩층을 제거하여 상기 스토리지 전극들의 상기 표면들의 다른 일부들을 노출시키고, 상기 노출된 스토리지 전극들의 상기 표면들, 상기 스토핑 절연층의 표면, 및 상기 제1 서포터의 표면 상에 캐퍼시터 유전층을 형성하고, 및 상기 캐퍼시터 유전층 상에 플레이트 전극을 형성하는 것을 포함할 수 있다.
상기 하부 몰딩층과 상기 상부 몰딩층 사이에 상기 제1 서포터와 동일한 물질을 포함하는 제2 서포터를 형성하고, 상기 홀들은 상기 제2 서포터를 수직으로 관통하고, 상기 상부 몰딩층을 제거하여 상기 제2 서포터의 표면이 노출되고, 및 상기 노출된 제2 서포터의 일부를 제거하여 상기 하부 몰딩층이 선택적으로 노출되는 것을 더 포함할 수 있다.
상기 스토핑 절연층, 상기 제1 서포터, 및 상기 제4 버퍼층은 제1 물질을 포함할 수 있다.
상기 하부 몰딩층 및 상기 제2 버퍼층은 상기 제1 물질과 다른 제2 물질을 포함할 수 있다.
상기 상부 몰딩층, 상기 제1 버퍼층, 및 상기 제3 버퍼층은 상기 제1 물질 및 상기 제2 물질과 다른 제3 물질을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법들은, 스토리지 전극들을 형성하기 위한 홀들을 수직적으로 분할하여 다수 번의 공정을 통해 형성하는 것을 제공할 수 있다. 따라서, 스토리지 전극들을 형성하기 위한 홀들은 상대적으로 높은 종횡비를 갖더라도 상대적으로 수직적으로 평평한 측면들 및 상대적으로 좁은 수평적 점유 면적을 가질 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자의 제조 방법들에 의하면, 반도체 소자의 캐퍼시터들이 작은 간격 또는 피치로 형성될 수 있으므로 반도체 소자의 집적도가 향상될 수 있고, 공정이 안정화될 수 있다.
도 1a 내지 1v, 2a 내지 2t, 및 3a 내지 3m은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 및 그 제조 방법들을 설명하는 종단면도들이다.
도 4a 내지 4e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 메모리 모듈, 메모리 카드, 전자 시스템들, 및 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1v는 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법을 설명하는 종단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 기판(101) 내에 활성 영역(102)을 한정하는 필드 영역(103)을 형성하고, 기판(101) 내에 매립된 모양의 게이트 구조(110)를 형성하고, 기판(101)의 활성 영역(102) 상에 비트 라인 구조(120)를 형성하고, 랜딩 패드(140)를 형성하는 것을 포함할 수 있다. 상기 방법은 비트 라인 구조(120) 및 랜딩 패드(140) 상에 스토핑 절연층(150, stopping insulating layer layer)을 형성하고, 스토핑 절연층(150) 상에 하부 몰딩층(205, lower molding layer)을 형성하고, 하부 몰딩층(205) 상에 하부 서포터(210, lower supporter)를 형성하고, 하부 서포터(210) 상에 상부 몰딩층(215, upper molding layer)을 형성하고, 상부 몰딩층(215) 상에 상부 서포터(220, upper supporter)를 형성하고, 상부 서포터(220) 상에 제1 버퍼층(241)을 형성하고, 제1 버퍼층(231) 상에 제2 버퍼층(232)을 형성하고, 제2 버퍼층(232) 상에 제3 버퍼층(233)을 형성하고, 제3 버퍼층(233) 상에 제4 버퍼층(234)을 형성하고, 제4 버퍼층(234) 상에 제1 마스크 패턴(260)을 형성하는 것을 포함할 수 있다.
기판(101)은 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 실리콘-게르마늄 웨이퍼 등을 포함할 수 있다.
기판(101) 내에 필드 영역(103)을 형성하는 것은 기판(101) 내에 필드 트렌치(103a)를 형성하고 필드 트렌치(103a) 내에 필드 절연물(103b)을 채우는 것을 포함할 수 있다. 필드 영역(103)을 형성함으로써 활성 영역(102)이 정의될 수 있다. 필드 절연물(103b)은 실리콘 산화물을 포함할 수 있다.
게이트 구조(110)를 형성하는 것은 기판(101)의 활성 영역(102) 내에 게이트 트렌치(110a)를 형성하고 게이트 트렌치(110a)의 내벽 상에 내에 게이트 절연층(110b)을 형성하고, 게이트 트렌치(110a) 내의 게이트 절연층(110b) 상에 게이트 전극(110c)을 형성하고, 게이트 트렌치(110a)를 채우도록 게이트 캡핑층(110d)을 형성하는 것을 포함할 수 있다. 게이트 절연층(110b)은 산화된 실리콘(oxidized silicon), 또는 하프늄 산화물 이나 알루미늄 산화물 같은 같은 금속 산화물을 포함할 수 있다. 게이트 전극(110c)은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들어, 티타늄 질화물 (TiN), 텅스텐 (W), 기타 다층의 금속 및/또는 금속 화합물을 포함할 수 있다. 게이트 캡핑층(110d)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
비트 라인 구조(120)를 형성하는 것은 기판(101)의 활성 영역(102)과 연결된 비트 라인 컨택 플러그(120a)를 형성하고, 비트 라인 컨택 플러그(120a) 상에 비트 라인 전극(120b)을 형성하고, 비트 라인 전극(120b) 상에 비트 라인 캡핑층(120c)을 형성하고, 비트 라인 캡핑층(120c) 및 비트 라인 전극(120b)의 측면들 상에 비트 라인 스페이서(120d)를 형성하는 것을 포함할 수 있다. 비트 라인 스페이서(120d)는 비트 라인 컨택 플러그(120a)의 측면들을 감쌀 수도 있다. 비트 라인 컨택 플러그(120a)를 형성하는 것은 활성 영역(102)과 직접적으로 접촉하는 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 비트 라인 컨택 플러그(120a)를 형성하는 것은 활성 영역(102)으로부터 에피택셜 성장 공정을 이용하여 단결정 실리콘을 형성하는 것을 포함할 수 있다. 또는, 비트 라인 컨택 플러그(120a)를 형성하는 것은 활성 영역(102) 상에 실리사이드 층 또는 금속 층을 형성하는 것을 포함할 수 있다. 비트 라인 전극(120b)을 형성하는 것은 비트 라인 컨택 플러그(120a) 상에 금속 같은 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 비트 라인 전극(120b)의 하부에는 비트 라인 배리어 층이 더 형성될 수 있다. 따라서, 비트 라인 컨택 플러그(120a)와 비트 라인 전극(120b) 사이에 비트 라인 배리어 층이 개재될 수 있다. 비트 라인 배리어 층을 형성하는 것은 증착 공정을 수행하여 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 텅스텐 실리사이드(WSi) 또는 기타 배리어용 금속을 형성하는 것을 포함할 수 있다. 비트 라인 전극(120b)을 형성하는 것은 텅스텐(W) 같은 금속을 형성하는 것을 포함할 수 있다. 비트 라인 캡핑층(120c)을 형성 하는 것은 증착 공정을 수행하여 실리콘 질화물을 형성하는 것을 포함할 수 있다. 비트 라인 스페이서(120d)를 형성하는 것은 증착 공정을 수행하여 실리콘 질화물을 형성하고 에치-백 공정을 수행하는 것을 포함할 수 있다.
랜딩 패드(140)를 형성하는 것은 비트 라인 구조(120)를 감싸는 층간 절연층(130)을 형성하고, 층간 절연층(130)을 관통하여 비트 라인 스페이서(120d) 및 활성 영역(102)과 접촉하는 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 랜딩 패드(140)를 형성하는 것은 활성 영역(102)으로부터 에피택셜 성장 공정을 이용하여 단결정 실리콘을 형성하는 것을 포함할 수 있다. 또는, 랜딩 패드(140)를 형성하는 것은 활성 영역(102) 상에 실리사이드 층 또는 금속 층을 형성하는 것을 포함할 수 있다. 층간 절연층(130)을 형성하는 것은 실리콘 산화물을 증착하는 것을 포함할 수 있다.
스토핑 절연층(150)을 형성하는 것은 증착 공정을 수행하여 비트 라인 구조(120), 층간 절연층(130) 및 랜딩 패드(140) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 스토핑 절연층(150)은 층간 절연층(130)과 식각 선택비를 갖는 물질을 포함할 수 있다.
하부 몰딩층(205)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 스토핑 절연층(150) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 하부 몰딩층(205)은 스토핑 절연층(150)과 식각 선택비를 갖는 다른 물질을 포함할 수 있다.
하부 서포터(210)를 형성하는 것은 증착 공정을 수행하여 하부 몰딩층(205) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 하부 서포터(210)는 하부 몰딩층(205)과 식각 선택비를 갖는 절연성 물질을 포함할 수 있다. 부가하여, 하부 서포터(210)는 하부 몰딩층(205)보다 상대적으로 단단한 절연성 물질을 포함할 수 있다.
상부 몰딩층(215)을 형성하는 것은 증착 공정을 수행하여 다결정 실리콘 층 또는 비정질 실리콘 층을 형성하는 것을 포함할 수 있다. 예를 들어, 상부 몰딩층(215)은 하부 몰딩층(205) 및 하부 서포터(210)와 식각 선택비를 갖는 절연성 물질을 포함할 수 있다.
상부 서포터(220)를 형성하는 것은 증착 공정을 수행하여 상부 몰딩층(215) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 상부 서포터(220)는 상부 몰딩층과 식각 선택비를 갖는 절연물을 포함할 수 있다. 예를 들어, 상부 서포터(220)는 하부 서포터(210)와 동일한 물질을 포함할 수 있다.
제1 버퍼층(231)을 형성하는 것은 증착 공정을 수행하여 상부 서포터(220) 상에 다결정 실리콘 층 또는 비정질 실리콘 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 버퍼층(231)은 상부 서포터(220)와 식각 선택비를 갖는 물질을 포함할 수 있다.
제2 버퍼층(232)을 형성하는 것은 증착 공정을 수행하여 제1 버퍼층(231) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제2 버퍼층(232)은 제1 버퍼층(231)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제3 버퍼층(233)을 형성하는 것은 증착 공정을 수행하여 제2 버퍼층(232) 상에 다결정 실리콘 층 또는 비정질 실리콘 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제3 버퍼층(233)은 제2 버퍼층(232)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제4 버퍼층(234)을 형성하는 것은 증착 공정을 수행하여 제3 버퍼층(233) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제4 버퍼층(234)은 제3 버퍼층(233)과 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 하부 몰딩층(205)과 제2 버퍼층(232)이 동일한 물질을 포함할 수 있고, 하부 서포터(210), 상부 서포터(220), 및 제4 버퍼층(234)이 동일한 물질을 포함할 수 있고, 및 상부 몰딩층(215), 제1 버퍼층(231), 및 제3 버퍼층(233)이 동일한 물질을 포함할 수 있다.
제1 마스크 패턴(260)을 형성하는 것은 증착 공정을 수행하여 제4 버퍼층(234) 상에 실리콘 질화물과 식각 선택비를 갖는 물질을 형성하고 포토리소그래피 공정을 수행하여 제4 버퍼층(234)을 선택적으로 노출하는 홀들(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 마스크 패턴(260)은 포토레지스트, 다결정 실리콘 층, 비정질 실리콘 층, 실리콘 산화물 층, SOH 층, 실리콘 산질화물 층, 또는 고분자 유기물 층을 포함할 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 제1 마스크 패턴(260)을 식각 마스크로 이용하여 제4 버퍼층(234)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 제3 버퍼층(233)의 상면이 노출될 수 있다. 이 공정에서 제1 마스크 패턴(260)은 얇아질 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은, 제1 마스크 패턴(260) 및 제4 버퍼층(234)을 식각 마스크로 이용하여 제3 버퍼층(233)을 선택적으로 제거하는 것을 포함할 수 있다. 제1 마스크 패턴(260)과 제3 버퍼층(233)이 동일한 물질을 포함하는 경우, 제1 마스크 패턴(260)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 제2 버퍼층(232)의 상면이 노출될 수 있다. 이 공정에서 제1 마스크 패턴(260)은 완전히 제거될 수 있고, 제4 버퍼층(234)은 얇아질 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제4 버퍼층(234)을 식각 마스크로 이용하여 제2 버퍼층(232)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 제1 버퍼층(231)가 노출될 수 있다. 이 공정에서 제4 버퍼층(234)은 더욱 얇아질 수 있다.
도 1e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제4 버퍼층(234)을 식각 마스크로 이용하여 제1 버퍼층(231)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 상부 서포터(220)가 노출될 수 있다. 이 공정에서 제4 버퍼층(234)은 더욱 더 얇아질 수 있다. 제1 버퍼층(231) 및 제2 버퍼층(232)은 공통적으로 제4 버퍼층(234)을 식각 마스크로 이용하여 선택적으로 제거될 수 있다.
도 1f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제4 버퍼층(234) 및 제3 버퍼층(233)을 식각 마스크로 이용하여 상부 서포터(220)를 선택적으로 제거하는 것을 포함할 수 있다. 제4 버퍼층(234)과 상부 서포터(220)가 동일한 물질을 포함하는 경우, 제4 버퍼층(234)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 상부 몰딩층(215)이 노출될 수 있다. 이 공정에서 제4 버퍼층(234)은 완전히 제거될 수 있고 제3 버퍼층(233)은 얇아질 수 있다.
도 1g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제3 버퍼층(233) 및 제2 버퍼층(232)을 식각 마스크로 이용하여 상부 몰딩층(215)을 선택적으로 제거하는 것을 포함할 수 있다. 제3 버퍼층(233)과 상부 몰딩층(215)이 동일한 물질을 포함하는 경우, 제3 버퍼층(233)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 하부 서포터(210)가 노출될 수 있다. 이 공정에서 제3 버퍼층(233)은 완전히 제거될 수 있고 제2 버퍼층(232)은 얇아질 수 있다.
도 1h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제2 버퍼층(232) 및 제1 버퍼층(231)을 식각 마스크로 이용하여 하부 서포터(210)를 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 하부 몰딩층(205)이 노출될 수 있다. 이 공정에서 제2 버퍼층(232)은 완전히 제거될 수 있다.
도 1i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제1 버퍼층(231)을 식각 마스크로 이용하여 하부 몰딩층(205) 및 스토핑 절연층(150)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H)은 제1 버퍼층(231), 상부 서포터(220), 상부 몰딩층(215), 하부 서포터(210), 하부 몰딩층(205) 및 스토핑 절연층(150)을 수직으로 관통하여 랜딩 패드(140)의 상면을 노출시킬 수 있다. 이 공정에서 제1 버퍼층(231)은 얇아질 수 있다.
도 1j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 홀들(H) 내에 희생층(270)을 채우는 것을 포함할 수 있다. 에치-백 공정을 이용하여 희생층(270)의 상면은 상부 서포터(220)의 상면보다 낮아질 수 있다. 희생층(270)은 실리콘, 실리콘 산화물, 및 실리콘 질화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생층(270)은 카본(C, carbon) 등을 포함하는 SOH (spin on hard mask) 같은 절연물을 포함할 수 있다.
도 1k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제1 버퍼층(231)을 제거하는 것을 포함할 수 있다. 제1 버퍼층(231)을 제거하는 것은 과산화수소를 포함하는 식각액을 이용한 습식 식각 공정을 수행하거나 염소(Cl) 또는 불소(F)를 포함하는 가스를 이용한 건식 식각 공정을 수행하는 것을 포함할 수 있다.
도 1l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 희생층(270)을 제거하여 홀들(H)의 내부를 비우는 것을 포함할 수 있다. 희생층(270)을 제거하는 것은 산소(O2) 가스를 이용한 애싱 공정을 수행하는 것을 포함할 수 있다.
도 1m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 비워진 홀들(H)의 내부에 캐퍼시터의 하부 전극으로 해석될 수 있는 스토리지 전극들(310)을 형성하는 것을 포함할 수 있다. 스토리지 전극들(310)을 형성하는 것은 홀들(H) 내에 실리콘, 실리사이드, 금속, 또는 금속 화합물을 채우고, CMP (chemical mechanical polishing) 또는 에치-백 같은 평탄화 공정을 수행하여 스토리지 전극들(310)을 전기적 및 물질적으로 분리하는 것을 포함할 수 있다.
도 1n을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 스토리지 전극들(310) 및 상부 서포터(220) 상에 하드 마스크(280) 및 제2 마스크 패턴(290)을 형성하는 것을 포함할 수 있다. 하드 마스크(280)는 하부 하드 마스크(281) 및 상부 하드 마스크(282)를 포함할 수 있다. 하부 하드 마스크(281)는 실리콘, 실리콘 산화물, 및/또는 실리콘 질화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 하드 마스크(281)는 카본(C, carbon) 등을 포함하는 SOH (spin on hard mask) 또는 고분자물(polymer)을 포함할 수 있다. 상부 하드 마스크(282)는 하부 하드 마스크(281)와 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 하드 마스크(282)는 플라즈마 공정을 수행하여 형성된 실리콘 산질화물 (PE-SiON)을 포함할 수 있다. 제2 마스크 패턴(290)은 스토리지 전극들(310)의 사이를 향하는 오프닝들(O)을 가질 수 있다. 오프닝(O) 내에 상부 하드 마스크(282)의 상면이 노출될 수 있다. 제2 마스크 패턴(290)은 상부 하드 마스크(282)와 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 마스크 패턴(290)은 포토레지스트 또는 실리콘 층을 포함할 수 있다.
도 1o를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제2 마스크 패턴(290)을 식각 마스크로 이용하여 상부 하드 마스크(282)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 하부 하드 마스크(281)의 상면이 노출될 수 있다.
도 1p를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제2 마스크 패턴(290) 및 상부 하드 마스크(282)를 식각 마스크로 이용하여 하부 하드 마스크(281)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 상부 서포터(220)의 상면이 노출될 수 있다. 이 공정에서 제2 마스크 패턴(290)은 제거될 수 있다.
도 1q를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 상부 하드 마스크(282) 및 하부 하드 마스크(281)를 식각 마스크로 이용하여 상부 서포터(220)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 상부 몰딩층(215)의 상면 및 스토리지 전극들(310)의 측 표면의 일부가 노출될 수 있다. 이 공정에서 상부 하드 마스크(282)는 완전히 제거될 수 있고 하부 하드 마스크(281)는 얇아질 수 있다.
도 1r를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 하부 하드 마스크(281)를 제거하는 것을 포함할 수 있다. 하부 하드 마스크(281)를 제거하는 것은 산소(O2) 가스를 이용한 애싱(sahing) 공정을 수행하는 것을 포함할 수 있다.
도 1s를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 상부 몰딩층(215)을 제거하는 것을 포함할 수 있다. 이 공정은 과산화수소를 포함하는 식각액을 사용하는 습식 식각 공정을 수행하여 오프닝(O)을 통하여 상부 몰딩층(215)을 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 하부 서포터(210)의 표면 및 스토리지 전극들(310)의 측 표면의 일부가 더 노출될 수 있다. 또는, 상부 몰딩층(215)이 제거되어 하부 서포터(210)의 상면 및 스토리지 전극들(310)의 측 표면을 더 노출시키는 상부 스페이스(S1)가 형성될 수 있다.
도 1t를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 오프닝(O) 내에 노출된 하부 서포터(210)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 스토리지 전극들()의 측 표면들이 더 노출될 수 있다. 이 공정은 상부 스페이스(S1)에 노출된 하부 서포터(210)가 손상되는 것을 방지 또는 완화하기 위하여 이방성 건식 식각 공정을 수행하는 것을 포함할 수 있다. 이 공정에서 상부 서포터(220)가 얇아질 수 있다.
도 1u를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 하부 몰딩층(205)을 제거하는 것을 포함할 수 있다. 이 공정은 불산(HF)을 포함하는 습식 식각 공정을 수행하여 오프닝(O)을 통하여 하부 몰딩층(205)을 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 스토핑 절연층(150)의 표면 및 스토리지 전극들(310)의 측 표면들이 더욱 노출될 수 있다. 또는, 하부 몰딩층(205)이 제거되어 스토핑 절연층(150)의 상면을 노출시키는 하부 스페이스(S2)가 형성될 수 있다.
도 1v를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 제조하는 방법은, 캐퍼시터 유전층(320), 플레이트 전극(330), 및 셀 캡핑 절연층(350)을 형성하여 캐퍼시터 구조(300)를 형성하는 것을 포함할 수 있다. 캐퍼시터 유전층(320)을 형성하는 것은 스토리지 전극들(310), 스토핑 절연층(150), 하부 서포터(210), 및 상부 서포터(220)의 노출된 표면들 상에 컨포멀하게 유전 물질을 형성하는 것을 포함할 수 있다. 플레이트 전극(330)은 캐퍼시터의 상부 전극으로 해석될 수 있다. 플레이트 전극(330)은 제1 플레이트 전극(331) 및 제2 플레이트 전극(332)을 포함할 수 있다. 제1 플레이트 전극(331)을 형성하는 것은 캐퍼시터 유전층(320) 상에 티타늄 질화물(TiN) 같은 배리어용 금속층을 컨포멀하게 형성하는 것을 포함할 수 있다. 제2 플레이트 전극(332)을 형성하는 것은 오프닝(O), 상부 스페이스(S1), 및 하부 스페이스(S2)를 채우도록 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 제2 플레이트 전극(332)은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다. 셀 캡핑 절연층(35)은 캐퍼시터 구조(300)를 덮도록 제2 플레이트 전극(332) 상에 실리콘 산화물 같은 절연층을 형성하는 것을 포함할 수 있다.
도 2a 내지 2t는 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법을 설명하는 종단면도들이다. 도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 도 1a를 더 참조하여, 기판(101) 내에 활성 영역(102)을 한정하는 필드 영역(103)을 형성하고, 활성 영역(102) 내에 게이트 구조(110)를 형성하고, 기판(101) 상에 비트 라인 구조(120)를 형성하고, 랜딩 패드(140)를 형성하는 것을 포함할 수 있다. 상기 방법은 비트 라인 구조(120) 및 랜딩 패드(140) 상에 스토핑 절연층(150)을 형성하고, 스토핑 절연층(150) 상에 하부 몰딩층(205)을 형성하고, 하부 몰딩층(205) 상에 상부 몰딩층(215)을 형성하고, 상부 몰딩층(215) 상에 서포터(225)를 형성하고, 서포터(225) 상에 제1 버퍼층(241)을 형성하고, 제1 버퍼층(241) 상에 제2 버퍼층(242)을 형성하고, 제2 버퍼층(242) 상에 제3 버퍼층(243)을 형성하고, 제3 버퍼층(243) 상에 제4 버퍼층(244)을 형성하고, 제4 버퍼층(244) 상에 제1 마스크 패턴(260)을 형성하는 것을 포함할 수 있다.
서포터(225)를 형성하는 것은 증착 공정을 수행하여 상부 몰딩층(215) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 서포터(225)는 상부 몰딩층과 식각 선택비를 갖는 절연물을 포함할 수 있다.
제1 버퍼층(241)을 형성하는 것은 증착 공정을 수행하여 서포터(225) 상에 다결정 실리콘 층 또는 비정질 실리콘 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 버퍼층(241)은 서포터(225)와 식각 선택비를 갖는 물질을 포함할 수 있다.
제2 버퍼층(242)을 형성하는 것은 증착 공정을 수행하여 제1 버퍼층(241) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제2 버퍼층(242)은 제1 버퍼층(241)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제3 버퍼층(243)을 형성하는 것은 증착 공정을 수행하여 제2 버퍼층(242) 상에 다결정 실리콘 층 또는 비정질 실리콘 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제3 버퍼층(243)은 제2 버퍼층(242)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제4 버퍼층(244)을 형성하는 것은 증착 공정을 수행하여 제3 버퍼층(243) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 제4 버퍼층(244)은 제3 버퍼층(243)과 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 하부 몰딩층(205)과 제2 버퍼층(242)이 동일한 물질을 포함할 수 있고, 서포터(225), 및 제4 버퍼층(244)이 동일한 물질을 포함할 수 있고, 및 상부 몰딩층(215), 제1 버퍼층(241), 및 제3 버퍼층(243)이 동일한 물질을 포함할 수 있다.
제1 마스크 패턴(260)을 형성하는 것은 증착 공정을 수행하여 제4 버퍼층(244) 상에 실리콘 질화물과 식각 선택비를 갖는 물질을 형성하고 포토리소그래피 공정을 수행하여 제4 버퍼층(244)을 선택적으로 노출하는 홀들(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 마스크 패턴(260)은 포토레지스트, 다결정 실리콘 층, 비정질 실리콘 층, 실리콘 산화물 층, SOH 층, 실리콘 산질화물 층, 또는 고분자 유기물 층을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제1 마스크 패턴(260)을 식각 마스크로 이용하여 제4 버퍼층(244)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 제3 버퍼층(243)의 상면이 노출될 수 있다. 이 공정에서 제1 마스크 패턴(260)은 얇아질 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은, 제1 마스크 패턴(260) 및 제4 버퍼층(244)을 식각 마스크로 이용하여 제3 버퍼층(243)을 선택적으로 제거하는 것을 포함할 수 있다. 제1 마스크 패턴(260)과 제3 버퍼층(243)이 동일한 물질을 포함하는 경우, 제1 마스크 패턴(260)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 제2 버퍼층(242)의 상면이 노출될 수 있다. 이 공정에서 제1 마스크 패턴(260)은 완전히 제거될 수 있고, 제4 버퍼층(244)은 얇아질 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제4 버퍼층(244)을 식각 마스크로 이용하여 제2 버퍼층(242)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 제1 버퍼층(241)이 노출될 수 있다. 이 공정에서 제4 버퍼층(244)은 더욱 얇아질 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제4 버퍼층(244)을 식각 마스크로 이용하여 제1 버퍼층(241)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 서포터(225)가 노출될 수 있다. 이 공정에서 제4 버퍼층(244)은 더욱 더 얇아질 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제4 버퍼층(244) 및 제3 버퍼층(243)을 식각 마스크로 이용하여 서포터(225)를 선택적으로 제거하는 것을 포함할 수 있다. 제4 버퍼층(244)과 서포터(225)가 동일한 물질을 포함하는 경우, 제4 버퍼층(244)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 상부 몰딩층(215)이 노출될 수 있다. 이 공정에서 제4 버퍼층(244)은 완전히 제거될 수 있고 제3 버퍼층(243)은 얇아질 수 있다.
도 2g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제3 버퍼층(243) 및 제2 버퍼층(242)을 식각 마스크로 이용하여 상부 몰딩층(215)을 선택적으로 제거하는 것을 포함할 수 있다. 제3 버퍼층(243)과 상부 몰딩층(215)이 동일한 물질을 포함하는 경우, 제3 버퍼층(243)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 하부 몰딩층(205)이 노출될 수 있다. 이 공정에서 제2 버퍼층(242)은 완전히 제거될 수 있다.
도 2h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제2 버퍼층(242) 및 제1 버퍼층(241)을 식각 마스크로 이용하여 하부 몰딩층(205) 및 스토핑 절연층(150)을 선택적으로 제거하는 것을 포함할 수 있다. 제2 버퍼층(242)과 하부 몰딩층(205)이 동일한 물질을 포함하는 경우, 제2 버퍼층(242)은 식각 마스크의 역할을 수행하지 못할 수 있다. 홀들(H) 내에 랜딩 패드(140)의 상면이 노출될 수 있다. 이 공정에서 제1 버퍼층(241)은 얇아질 수 있다.
도 2i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 홀들(H) 내에 희생층(270)을 채우는 것을 포함할 수 있다. 에치-백 공정을 수행하여 희생층(270)의 상면은 서포터(225)의 상면보다 낮아질 수 있다. 희생층(270)은 실리콘, 실리콘 산화물, 및 실리콘 질화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생층(270)은 카본(C, carbon) 등을 포함하는 SOH 같은 절연물을 포함할 수 있다.
도 2j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제1 버퍼층(241)을 제거하는 것을 포함할 수 있다.
도 2k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 희생층(270)을 제거하는 것을 포함할 수 있다.
도 2l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 스토리지 전극들(310)을 형성하는 것을 포함할 수 있다.
도 2m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 스토리지 전극들(310) 및 서포터(225) 상에 하드 마스크(280) 및 제2 마스크 패턴(290)을 형성하는 것을 포함할 수 있다. 하드 마스크(280)는 하부 하드 마스크(281) 및 상부 하드 마스크(282)를 포함할 수 있다. 하부 하드 마스크(281)는 실리콘, 실리콘 산화물, 및/또는 실리콘 질화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 하드 마스크(281)는 카본(C, carbon) 등을 포함하는 SOH (spin on hard mask) 또는 고분자물(polymer)을 포함할 수 있다. 상부 하드 마스크(282)는 하부 하드 마스크(281)와 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 하드 마스크(282)는 플라즈마 공정을 수행하여 형성된 실리콘 산질화물 (PE-SiON)을 포함할 수 있다. 제2 마스크 패턴(290)은 스토리지 전극들(310)의 사이를 향하는 오프닝들(O)을 가질 수 있다. 오프닝(O) 내에 상부 하드 마스크(282)의 상면이 노출될 수 있다. 제2 마스크 패턴(290)은 상부 하드 마스크(282)와 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 마스크 패턴(290)은 포토레지스트 또는 실리콘 층을 포함할 수 있다.
도 2n을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)를 형성하는 방법은 제2 마스크 패턴(290)을 식각 마스크로 이용하여 상부 하드 마스크(282)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 하부 하드 마스크(281)의 상면이 노출될 수 있다.
도 2o를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 제2 마스크 패턴(290) 및 상부 하드 마스크(282)를 식각 마스크로 이용하여 하부 하드 마스크(281)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 서포터(225)의 상면이 노출될 수 있다. 이 공정에서 제2 마스크 패턴(290)은 제거될 수 있다.
도 2p를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 상부 하드 마스크(282) 및 하부 하드 마스크(281)를 식각 마스크로 이용하여 서포터(225)를 선택적으로 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 상부 몰딩층(215)의 상면이 노출될 수 있다. 이 공정에서 상부 하드 마스크(282)는 완전히 제거될 수 있고 하부 하드 마스크(281)는 얇아질 수 있다.
도 2q를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 하부 하드 마스크(281)를 제거하는 것을 포함할 수 있다.
도 2r을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 상부 몰딩층(215)을 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 하부 몰딩층(205)이 노출될 수 있다. 상부 몰딩층(215)이 제거되어 하부 몰딩층(210)의 상면을 노출시키는 스페이스(S)가 형성될 수 있다.
도 2s를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 하부 몰딩층(205)을 제거하는 것을 포함할 수 있다. 오프닝(O) 내에 스토핑 절연층(150)이 노출될 수 있다. 하부 몰딩층(205)이 제거되어 스페이스(S)는 스토핑 절연층(150)의 상면을 노출시키도록 확장될 수 있다.
도 2t를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 캐퍼시터 유전층(320), 플레이트 전극(330), 및 셀 캡핑 절연층(350)을 형성하여 캐퍼시터 구조(300)를 형성하는 것을 포함할 수 있다. 캐퍼시터 유전층(320)을 형성하는 것은 스토리지 전극들(310), 스토핑 절연층(150), 서포터(225)의 노출된 표면들 상에 컨포멀하게 유전 물질을 형성하는 것을 포함할 수 있다. 플레이트 전극(330)은 제1 플레이트 전극(331) 및 제2 플레이트 전극(332)을 포함할 수 있다. 제1 플레이트 전극(331)을 형성하는 것은 캐퍼시터 유전층(320) 상에 티타늄 질화물(TiN) 같은 배리어용 금속층을 컨포멀하게 형성하는 것을 포함할 수 있다. 제2 플레이트 전극(332)을 형성하는 것은 오프닝(O), 상부 스페이스(S1), 및 하부 스페이스(S2)를 채우도록 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 제2 플레이트 전극(332)은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다. 셀 캡핑 절연층(35)은 캐퍼시터 구조(300)를 덮도록 제2 플레이트 전극(332) 상에 실리콘 산화물 같은 절연층을 형성하는 것을 포함할 수 있다.
도 3a 내지 3m은 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법을 설명하는 종단면도들이다. 도 3a를 참조하면 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 도 1a 및 2a를 더 참조하여, 기판(101) 내에 활성 영역(102)을 한정하는 필드 영역(103)을 형성하고, 활성 영역(102) 내에 게이트 구조(110)를 형성하고, 기판(101) 상에 비트 라인 구조(120)를 형성하고, 랜딩 패드(140)를 형성하는 것을 포함할 수 있다. 상기 방법은 비트 라인 구조(120) 및 랜딩 패드(140) 상에 스토핑 절연층(150)을 형성하고, 스토핑 절연층(150) 상에 하부 몰딩층(205)을 형성하고, 하부 몰딩층(205) 상에 상부 몰딩층(215)을 형성하고, 상부 몰딩층(215) 상에 제1 버퍼층(251)을 형성하고, 제1 버퍼층(251) 상에 제2 버퍼층(252)을 형성하고, 제2 버퍼층(252) 상에 제3 버퍼층(253)을 형성하고, 제3 버퍼층(253) 상에 제1 마스크 패턴(260)을 형성하는 것을 포함할 수 있다.
제1 버퍼층(251)을 형성하는 것은 증착 공정을 수행하여 서포터(225) 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 제1 버퍼층(251)은 상부 몰딩층(215)와 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 버퍼층(251)은 하부 몰딩층(205)과 동일한 물질을 포함할 수 있다.
제2 버퍼층(252)을 형성하는 것은 증착 공정을 수행하여 제1 버퍼층(251) 상에 다결정 실리콘 층 또는 비정질 실리콘 층을 형성하는 것을 포함할 수 있다. 제2 버퍼층(242)은 제1 버퍼층(241)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 버퍼층(252)은 상부 몰딩층(215)과 동일한 물질을 포함할 수 있다
제3 버퍼층(253)을 형성하는 것은 증착 공정을 수행하여 제2 버퍼층(252) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 제3 버퍼층(253)은 제1 버퍼층(251) 및 제2 버퍼층(252)과 각각 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 마스크 패턴(260)을 형성하는 것은 증착 공정을 수행하여 제3 버퍼층(253) 상에 실리콘 질화물과 식각 선택비를 갖는 물질을 형성하고 포토리소그래피 공정을 수행하여 제3 버퍼층(253)을 선택적으로 노출하는 홀들(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 마스크 패턴(260)은 포토레지스트, 다결정 실리콘 층, 비정질 실리콘 층, 실리콘 산화물 층, SOH 층, 실리콘 산질화물 층, 또는 고분자 유기물 층을 포함할 수 있다.
도 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 제1 마스크 패턴(260)을 식각 마스크로 이용하여 제3 버퍼층(253)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 제2 버퍼층(252)의 상면이 노출될 수 있다. 이 공정에서 제1 마스크 패턴(260)은 얇아질 수 있다.
도 3c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은, 제1 마스크 패턴(260) 및 제3 버퍼층(253)을 식각 마스크로 이용하여 제2 버퍼층(252)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 제1 버퍼층(251)의 상면이 노출될 수 있다. 이 공정에서 제1 마스크 패턴(260)은 완전히 제거될 수 있고, 제3 버퍼층(253)은 얇아질 수 있다.
도 3d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 제3 버퍼층(253)을 식각 마스크로 이용하여 제1 버퍼층(251)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 상부 몰딩층(215)의 상면이 노출될 수 있다. 제3 버퍼층(253)은 더욱 얇아질 수 있다.
도 3e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)르 형성하는 방법은 제3 버퍼층(253)을 식각 마스크로 이용하여 상부 몰딩층(215)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 하부 몰딩층(205)이 노출될 수 있다. 제3 버퍼층(253)은 더욱 더 얇아질 수 있다.
도 3f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 제3 버퍼층(253) 및 제2 버퍼층(252)을 식각 마스크로 이용하여 하부 몰딩층(205) 및 스토핑 절연층(150)을 선택적으로 제거하는 것을 포함할 수 있다. 홀들(H) 내에 랜딩 패드(140)의 상면이 노출될 수 있다. 이 공정에서 제3 버퍼층(253)이 완전히 제거될 수 있고, 제2 버퍼층(252)이 얇아질 수 있다.
도 3g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 홀들(H) 내에 희생층(270)을 채우는 것을 포함할 수 있다. 에치-백 공정을 수행하여 희생층(270)의 상면은 제2 버퍼층(252)의 상면보다 낮아질 수 있다. 희생층(270)은 실리콘, 실리콘 산화물, 및 실리콘 질화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 희생층(270)은 카본(C, carbon) 등을 포함하는 SOH 같은 절연물을 포함할 수 있다.
도 3h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 제2 버퍼층(252)을 제거하는 것을 포함할 수 있다.
도 3i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 희생층(270)을 제거하고, 스토리지 전극들(310)을 형성하는 것을 포함할 수 있다.
도 3j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 제1 버퍼층(251)을 제거하는 것을 포함할 수 있다.
도 3k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 상부 몰딩층(215)을 제거하는 것을 포함할 수 있다. 하부 몰딩층(205)이 노출될 수 있다.
도 3l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)를 형성하는 방법은 하부 몰딩층(205)을 제거하는 것을 포함할 수 있다. 스토핑 절연층(150)이 노출될 수 있다.
도 3m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100b)를 형성하는 방법은 캐퍼시터 유전층(320), 플레이트 전극(330), 및 셀 캡핑 절연층(350)을 형성하여 캐퍼시터 구조(300)를 형성하는 것을 포함할 수 있다. 캐퍼시터 유전층(320)을 형성하는 것은 스토리지 전극들(310) 및 스토핑 절연층(150)의 표면들 상에 컨포멀하게 유전 물질을 형성하는 것을 포함할 수 있다. 플레이트 전극(330)은 제1 플레이트 전극(331) 및 제2 플레이트 전극(332)을 포함할 수 있다. 제1 플레이트 전극(331)을 형성하는 것은 캐퍼시터 유전층(320) 상에 티타늄 질화물(TiN) 같은 배리어용 금속층을 컨포멀하게 형성하는 것을 포함할 수 있다. 제2 플레이트 전극(332)을 형성하는 것은 제1 플레이트 전극(331) 상에 전도체를 형성하는 것을 포함할 수 있다. 예를 들어, 제2 플레이트 전극(332)은 다결정 실리콘 또는 비정질 실리콘을 포함할 수 있다. 셀 캡핑 절연층(350)은 캐퍼시터 구조(300)를 덮도록 제2 플레이트 전극(332) 상에 실리콘 산화물 같은 절연층을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 소자들(100a, 100b, 100c)을 제조하는 방법들에 의하면, 스토리지 전극들(310)을 형성하기 위한 홀들(H)을 형성하는 공정에서, 하부 몰딩층(205) 및 상부 몰딩층(215)이 서로 다른 물질을 포함하므로, 각각 별도의 식각 공정들을 이용하여 제거될 수 있다. 그러므로, 스토리지 전극들(310)을 형성하기 위한 홀들(H)은 전체 높이가 높아지면서도 종횡비(aspect ration)가 낮아지므로 상대적으로 수직적 평평한 측면들을 가질 수 있다. 측면들이 수직적으로 평평하므로, 스토리지 전극들(310) 사이의 간격 또는 피치가 줄어들 수 있고, 반도체 소자들(100a, 100b, 100c)의 집적도가 향상될 수 있다.
도 4a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 적어도 하나를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 4a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 하나이거나, 또는 반도체 소자들(100a-100c) 중 하나를 포함하는 반도체 패키지일 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 누설 전류가 적고 On/Off 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 4b은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 적어도 하나를 포함하는 메모리 카드(2200)을 개념적으로 도시한 도면이다. 도 4b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)은, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 하나를 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 4c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 4c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c)은 전자 시스템(2300)에 적용될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(100a-100c)은 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 4d는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(100a-100c) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 4d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 4e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a-100c) 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100a-100c: 반도체 소자
101: 기판 102: 활성 영역
103: 필드 영역 103a: 필드 트렌치
103b: 필드 절연물
110: 게이트 구조 110a: 게이트 트렌치
110b: 게이트 절연층 110e: 게이트 전극
110d: 게이트 캡핑층
120: 비트 라인 구조 120a: 비트 라인 컨택 플러그
120b: 비트 라인 전극 120c: 비트 라인 캡핑층
120d: 비트 라인 스페이서
130: 층간 절연층 140: 랜딩 패드
150: 스토핑 절연층 205: 하부 몰딩층
210: 하부 서포터 215: 상부 몰딩층
220: 상부 서포터 225: 서포터
231, 241, 251: 제1 버퍼층
232, 242, 252: 제2 버퍼층
233, 243, 253: 제3 버퍼층
234, 244: 제4 버퍼층
260: 제1 마스크 패턴 270: 희생층
280: 하드 마스크 281: 하부 하드 마스크
282: 상부 하드 마스크 290: 제2 마스크 패턴
300: 캐퍼시터 구조 310: 스토리지 전극
320: 캐퍼시터 유전층 330: 플레이트 전극
331: 제1 플레이트 전극 332: 제2 플레이트 전극
350: 셀 캡핑 절연층

Claims (10)

  1. 랜딩 패드를 형성하고,
    상기 랜딩 패드 상에 스토핑 절연층을 형성하고,
    상기 스토핑 절연층 상에 제1 물질을 포함하는 하부 몰딩층을 형성하고,
    상기 하부 몰딩층 상에 상기 제1 물질과 다른 제2 물질을 포함하는 상부 몰딩층을 형성하고,
    상기 상부 몰딩층 및 상기 하부 몰딩층을 수직으로 관통하여 상기 랜딩 패드를 노출하는 홀을 형성하고,
    상기 홀 내에 제1 전극을 형성하고,
    상기 상부 몰딩층을 제거하여 상기 제1 전극의 표면의 일부를 노출시키고,
    상기 하부 몰딩층을 제거하고 상기 제1 전극의 상기 표면 다른 일부를 노출시키고,
    상기 제1 전극의 상기 표면의 노출된 부분들 상에 유전층을 형성하고, 및
    상기 유전 물질 상에 제2 전극을 형성하는 것을 포함하고,
    상기 홀을 형성하는 것은,
    상기 상부 몰딩층 상에 상기 상부 몰딩층과 식각 선택비를 갖는 제1 버퍼층을 형성하고,
    상기 제1 버퍼층 상에 상기 제1 버퍼층과 식각 선택비를 갖는 제2 버퍼층을 형성하고,
    상기 제2 버퍼층 상에 상기 제2 버퍼층과 식각 선택비를 갖는 제3 버퍼층을 형성하고,
    상기 제3 버퍼층 상에 상기 제3 버퍼층과 식각 선택비를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제3 버퍼층을 선택적으로 제거하고,
    상기 제3 버퍼층을 식각 마스크로 이용하여 상기 제2 버퍼층을 선택적으로 제거하고, 및
    상기 제2 버퍼층을 식각 마스크로 이용하여 상기 제1 버퍼층을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 상부 몰딩층 상에 제1 서포터를 형성하는 것을 더 포함하고,
    상기 홀을 형성하는 것은 상기 제1 서포터를 수직으로 관통하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 하부 몰딩층과 상기 상부 몰딩층 사이에 실리콘 질화물을 포함하는 제2 서포터를 형성하는 것을 더 포함하고, 및
    상기 홀을 형성하는 것은 상기 제2 서포터를 수직으로 관통하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 전극을 형성하는 것은,
    상기 홀의 내부를 채우는 희생층을 형성하고,
    상기 희생층을 제거하여 상기 홀의 내부를 비우고, 및
    상기 비워진 홀의 내부에 전도체를 채우는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    상기 상부 몰딩층을 제거하는 것은,
    상기 제1 전극을 형성한 후, 상기 제1 전극 상에 하드 마스크를 형성하여 상기 하드 마스크와 인접하는 상기 제1 서포터의 일부를 노출시키고,
    상기 노출된 제1 서포터의 일부를 제거하여 상기 상부 몰딩층을 노출시키는 제1 오프닝을 형성하고, 및
    상기 제1 오프닝을 통하여 상기 상부 몰딩층을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 하부 몰딩층을 제거하는 것은,
    상기 상부 몰딩층을 제거하여 상기 제2 서포터의 상면을 노출시키고,
    상기 제2 서포터의 일부를 제거하여 상기 하부 몰딩층의 상면의 일부를 노출시키고는 제2 오프닝을 형성하고, 및
    상기 제2 오프닝을 통하여 상기 하부 몰딩층을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 홀을 형성하는 것은,
    상기 제3 버퍼층 상에 상기 제3 버퍼층과 식각 선택비를 갖는 제4 버퍼층을 형성하고,
    상기 제4 버퍼층 상에 상기 제4 버퍼층과 식각 선택비를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제4 버퍼층을 선택적으로 제거하고, 및
    상기 제4 버퍼층을 식각 마스크로 이용하여 상기 제3 버퍼층을 선택적으로 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 기판 내에 매립된 모양의 게이트 구조를 형성하고,
    상기 기판 상에 비트 라인 구조 및 랜딩 패드를 형성하고,
    상기 비트 라인 구조 및 상기 랜딩 패드 상에 스토핑 절연층을 형성하고,
    상기 스토핑 절연층 상에 하부 몰딩층을 형성하고,
    상기 하부 몰딩층 상에 상부 몰딩층을 형성하고,
    상기 상부 몰딩층 상에 제1 서포터를 형성하고,
    상기 제1 서포터, 상기 상부 몰딩층, 상기 하부 몰딩층, 및 상기 스토핑 절연층을 관통하여 상기 랜딩 패드를 노출시키는 홀들을 형성하고,
    상기 홀들 내에 스토리지 전극들을 형성하고,
    상기 스토리지 전극들 사이에 위치한 상기 제1 서포터의 일부를 제거하여 상기 스토리지 전극들 사이에 상기 상부 몰딩층을 노출시키고,
    상기 상부 몰딩층을 제거하여 상기 스토리지 전극들의 표면들의 일부들을 노출시키고,
    상기 하부 몰딩층을 제거하여 상기 스토리지 전극들의 상기 표면들의 다른 일부들을 노출시키고,
    상기 노출된 스토리지 전극들의 상기 표면들, 상기 스토핑 절연층의 표면, 및 상기 제1 서포터의 표면 상에 캐퍼시터 유전층을 형성하고, 및
    상기 캐퍼시터 유전층 상에 플레이트 전극을 형성하는 것을 포함하고,
    상기 홀을 형성하는 것은,
    상기 상부 몰딩층 상에 상기 상부 몰딩층과 식각 선택비를 갖는 제1 버퍼층을 형성하고,
    상기 제1 버퍼층 상에 상기 제1 버퍼층과 식각 선택비를 갖는 제2 버퍼층을 형성하고,
    상기 제2 버퍼층 상에 상기 제2 버퍼층과 식각 선택비를 갖는 제3 버퍼층을 형성하고,
    상기 제3 버퍼층 상에 상기 제3 버퍼층과 식각 선택비를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 제3 버퍼층을 선택적으로 제거하고,
    상기 제3 버퍼층을 식각 마스크로 이용하여 상기 제2 버퍼층을 선택적으로 제거하고, 및
    상기 제2 버퍼층을 식각 마스크로 이용하여 상기 제1 버퍼층을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 하부 몰딩층과 상기 상부 몰딩층 사이에 상기 제1 서포터와 동일한 물질을 포함하는 제2 서포터를 형성하고,
    상기 홀들은 상기 제2 서포터를 수직으로 관통하고,
    상기 상부 몰딩층을 제거하여 상기 제2 서포터의 표면이 노출되고, 및
    상기 노출된 제2 서포터의 일부를 제거하여 상기 하부 몰딩층이 선택적으로 노출되는 것을 더 포함하는 반도체 소자의 제조 방법.
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