KR100560633B1 - 커패시터 제조 방법 - Google Patents

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Abstract

개선된 구조적 안정성을 갖는 커패시터들을 형성하는 방법에 있어서, 매트릭스 형태로 배열된 스토리지 전극들과, 상기 스토리지 전극들의 상부들(upper portions)이 노출되도록 상기 스토리지 전극들을 감싸는 제1 몰드막과 제2 몰드막을 형성한다. 상기 제2 몰드막 및 상기 스토리지 전극들의 상부들 상에 제1 희생층 및 제2 희생층을 형성하여, 상기 스토리지 전극들의 행 방향 및 열 방향으로 상기 스토리지 전극들 사이의 공간들을 매립하고, 상기 스토리지 전극들의 대각선 방향으로 상기 스토리지 전극들 사이에서 리세스들을 형성한다. 상기 제1 희생층 및 제2 희생층으로부터 희생 스페이서들을 상기 스토리지 전극들의 상부들의 측면들 상에 형성하고, 상기 희생 스페이서들을 이용하여 제2 몰드막을 식각하여 스토리지 전극들을 상호 지지하는 안정화 부재를 형성한다. 이어서, 상기 스토리지 전극들 상에 유전막과 플레이트 전극을 형성하여 커패시터들을 완성한다.

Description

커패시터 제조 방법{Method for manufacturing a capacitor}
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 2 내지 도 25는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 26 내지 도 34는 본 발명의 다른 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 104 : 콘택 영역
112 : 제1몰드막 114 : 제2몰드막
116 : 제3몰드막 120 : 마스크 패턴
122 : 도전층 124 : 제1희생층
126 : 스토리지 전극 128 : 희생 플러그
130 : 제2희생층 132 : 제1리세스
134 : 제3희생층 136 : 제2리세스
138 : 희생 스페이서 144 : 안정화 부재
148 : 유전막 150 : 플레이트 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 사용되는 실린더 형상의 커패시터와 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 튜브 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생 하는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(10) 상에 형성된 콘택 패드(12)에 전기적으로 접촉되는 실린더형 스토리지 전극(14)을 구비한다. 상기 커패시터의 스토리지 전극(14)은 상기 콘택 패드(12)를 통해 반도체 기판(10) 상에 형성된 MOS 트랜지스터(미도시)와 전기적으로 연결된다.
상기와 같은 DRAM 장치의 셀 커패시턴스를 증가시키기 위해서는 스토리지 전극(14)의 높이를 증가시켜야 하지만, 스토리지 전극(14)의 높이가 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 스토리지 전극(14)이 쓰러짐으로써, 인접하는 커패시터들이 서로 연결되는 커패시터들 간의 2-비트 단락이 발생하게 된다.
상기와 같은 2-비트 단락을 방지하기 위한 커패시터 제조 방법의 일 예로써, 상기 커패시터들 사이를 상호 지지함으로써 상기 커패시터들의 구조적 안정성을 향상시키는 메쉬(mesh) 형상의 안정화 부재를 형성하는 방법이 개발되고 있다.
상기 종래의 방법에 의하면, 커패시터의 스토리지 전극을 형성하기 위한 개구를 정의하는 제1 몰드막, 제2 몰드막 및 제3 몰드막을 형성한다. 상기 개구의 내측면 상에 도전층을 형성하고, 상기 개구를 매립하도록 상기 도전층 상에 희생층을 형성한다. 이어서, 상기 제3 몰드막이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행하여 상기 도전층으로부터 스토리지 전극을 형성한다. 상기 제2 몰드막이 노출되도록 상기 제3 몰드막을 제거하고, 노출된 표면들 상에 실리콘 산화막을 형성한다. 이어서, 통상의 이방성 식각 공정을 수행하여 상기 스토리지 전극의 상부 측벽들 상에 실리콘 산화물로 이루어지며 상기 제2 몰드막을 부분적으로 노출시키는 스페이서를 형성한다. 계속해서, 상기 스페이서를 식각 마스크로 하는 이방성 식각 공정을 통해 노출된 제2 몰드막을 부분적으로 제거하여 상기 제1 몰드막을 노출시킴과 동시에 스토리지 전극들을 상호 연결하는 메쉬 형상의 안정화 부재를 완성한다.
상기와 같은 종래의 안정화 부재 형성 방법에 의하면, 상기 실리콘 산화막을 형성하는 동안 상기 반도체 기판의 표면 프로파일에 의해 발생되는 로딩 효과(loading effect) 및 상기 실리콘 산화막의 스텝 커버리지 특성 등에 따라 상기 안정화 부재를 균일하게 형성하기 어렵다는 문제점이 발생된다. 또한, 상기 스토리지 전극들을 형성하기 위한 CMP 공정에서 발생되는 디싱(dishing) 문제로 인한 스토리지 전극들의 높이가 불균일하게 형성되는 문제점이 발생될 수 있으며, 상기 스토리지 전극들의 높이 불균일은 스페이서들을 불균일하게 하며, 이로 인해 상기 안정화 부재를 균일하게 형성할 수 없다는 문제점이 발생된다.
상술한 문제점들을 해결하기 위한 본 발명의 목적은 개선된 구조적 안정성을 갖는 커패시터의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따르면, 다수의 콘택 영역들을 갖는 기판 상에 상기 콘택 영역들과 각각 연결되며 다수의 행과 다수의 열 을 갖는 매트릭스 형태로 배열된 스토리지 전극들과, 상기 스토리지 전극들의 상부들(upper portions)이 노출되도록 상기 스토리지 전극들을 감싸는 제1 몰드막과 제2 몰드막을 형성한다. 상기 제2 몰드막 및 상기 스토리지 전극들의 상부들 상에 제1 희생층을 형성하여, 상기 스토리지 전극들의 행 방향 및 열 방향으로 상기 스토리지 전극들 사이의 공간들을 매립하고, 상기 스토리지 전극들의 대각선 방향으로 상기 스토리지 전극들 사이에서 리세스들을 형성한다. 상기 제1 희생층 상에 제2 희생층을 형성하고, 상기 제1 희생층 및 상기 제2 희생층을 등방성으로 식각하여 상기 제2 몰드막을 노출시키는 개구들을 정의하는 희생 스페이서들을 상기 스토리지 전극들의 상부들의 측면들 상에 형성한다. 상기 노출된 제2 몰드막을 부분적으로 식각하여 상기 제1 몰드막을 노출시킨 후, 상기 제1 몰드막 및 상기 희생 스페이서들을 제거한다. 마지막으로, 상기 스토리지 전극들 상에 유전막 및 플레이트 전극을 순차적으로 형성하여 커패시터들을 완성한다.
상기 제1 희생층은 우수한 스텝 커버리지 특성을 갖는 물질로 이루어지는 것이 바람직하다. 이는 상기 스토리지 전극들의 행 방향 및 열 방향으로 상기 스토리지 전극들 사이의 공간들을 충분히 매립하고, 상기 공간들을 매립하는 상기 제1 희생층의 내부에서 보이드(void) 또는 심(seam)이 발생되는 것을 방지하기 위함이다. 한편, 상기 제2 희생층은 반도체 기판의 표면 프로파일에 따른 로딩 효과를 발생시키지 않는 물질로 이루어지는 것이 바람직하다. 예를 들면, 상기 제1 희생층은 오존(O3) 가스와 테트라 에틸 오르소 실리케이트(tetra ethyl ortho-silicate; TEOS) 가스를 이용하여 형성된 USG(undoped silicate glass)로 이루어지는 것이 바람직하며, 상기 제2 희생층은 산소(O2) 가스와 TEOS 가스를 이용하여 형성된 PE-TEOS 산화물(plasma enhanced tetra ethyl ortho-silicate oxide)로 이루어지는 것이 바람직하다.
따라서, 상기 희생 스페이서들을 균일하게 형성할 수 있으며, 상기 제2 몰드막으로부터 균일한 안정화 부재를 안정적으로 형성할 수 있고, 이에 따라 상기 커패시터들의 구조적 안정성이 크게 향상될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 향상된 구조적 안정성을 갖는 커패시터 제조 방법을 상세하게 설명하기로 한다.
도 2 내지 도 25는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다. 도 2 내지 도 25에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 2를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 MOS 트랜지스터들과 같은 반도체 소자들(미도시)을 갖는 제1 층간 절연막(102)을 형성한다. 상기 제1 층간 절연막(102)은 BPSG, PSG, USG, SOG, PE-TEOS 산화물 또는 HDP-CVD 산화물 등으로 이루어질 수 있다.
상기 반도체 소자들은 게이트 전극, 게이트 마스크 및 게이트 스페이서를 각각 포함하며 상기 반도체 기판(100)을 가로지르는 제1 방향으로 연장하는 다수의 워드 라인 구조물들과, 비트 라인 패턴, 비트 라인 마스크 및 비트 라인 스페이서 를 각각 포함하며 상기 제1 방향에 대하여 실질적으로 수직하는 제2 방향으로 연장하는 비트 라인 구조물들을 포함한다. 또한, 각각의 반도체 소자는 상기 워드 라인 구조물에 대하여 상기 제2 방향으로 서로 대향하는 불순물 도핑 영역들을 포함한다. 상기 불순물 도핑 영역들 중 일부는 후속하여 형성되는 커패시터들과 연결되며, 나머지는 상기 비트 라인 구조물들과 연결된다.
제1 층간 절연막(102) 상에 상기 불순물 도핑 영역들의 일부와 각각 연결되는 콘택 영역들(104, 또는 콘택 패드)을 갖는 제2 층간 절연막(106)을 형성한다. 상기 콘택 영역들(104)은 상기 커패시터들과 상기 MOS 트랜지스터들을 연결하는 기능을 수행한다. 제2 층간 절연막(106)은 BPSG, PSG, USG, SOG, PE-TEOS 산화물 또는 HDP-CVD 산화물 등으로 이루어질 수 있다.
제2 층간 절연막(106) 및 콘택 영역들(104) 상에 BPSG, PSG, USG, SOG, PE-TEOS 산화물 또는 HDP-CVD 산화물 등을 사용하여 제3 층간 절연막(108)을 형성한다. 제3 층간 절연막(108)은 상기 비트 라인 패턴과 후속하여 형성되는 스토리지 전극들을 전기적으로 절연시키는 역할을 한다. 상기 제3 층간 절연막(108)은 제1 층간 절연막(102) 및/또는 제2 층간 절연막(106)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(108)은 제1 층간 절연막(102) 및/또는 제2 층간 절연막(106)과 상이한 물질을 사용하여 형성할 수도 있다.
제3 층간 절연막(108) 상에 식각 저지막(110)을 형성한다. 식각 저지막(110)은 제3 층간 절연막(108) 및 제1 몰드막(112)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(110)은 실리콘 질화물로 형성될 수 있 다.
식각 저지막(110) 상에 상기 스토리지 전극들을 형성하기 위한 제1 몰드막(112)을 형성한다. 제1 몰드막(112)은 HDP-CVD 산화물, USG, BPSG, PSG, PE-TEOS 산화물 또는 SOG를 사용하여 형성한다. 여기서, 제1 몰드막(112)은 식각 저지막(110)의 상면을 기준으로 약 5,000∼50,000Å정도의 두께를 갖도록 형성된다. 상기 제1 몰드막(112)의 두께는 커패시터들에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 상기 커패시터들의 높이는 제1 몰드막(112)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터들을 형성하기 위하여 제1 몰드막(112)의 두께를 적절하게 조절할 수 있다. 또한, 상기 커패시터들은 후속하여 형성되는 안정화 부재에 의해 상호적으로 지지되므로 커패시터들의 쓰러짐이 방지되며, 이에 따라 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 커패시터들을 구현할 수 있다.
상기 제1 몰드막(112) 상에 제2 몰드막(114)을 형성한다. 상기 제2 몰드막(114)은 제1 몰드막(112)에 대하여 식각 선택비를 갖는 물질로 이루어지는 것이 바람직하다. 상기 안정화 부재로 형성되기 위한 제2 몰드막(114)은 제1 몰드막(112)의 상면으로부터 약 400∼5,000Å정도의 두께로 형성된다. 그러나, 본 발명은 상기 제2 몰드막(114)의 두께에 의해 한정되지는 않는다.
이어서, 상기 제2 몰드막(114) 상에 제3 몰드막(116)을 형성한다. 상기 제3 몰드막(116)은 제2 몰드막(114)으로부터 약 1,000∼6,000Å 정도의 두께로 형성될 수 있으며, HDP-CVD 산화물, PE-TEOS 산화물, USG, PSG, BPSG, 또는 SOG를 사용하 여 형성될 수 있다.
상기 제1 몰드막(112)과 제3 몰드막(116)은 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하며, 제1 몰드막(112) 또는 제3 몰드막(116)은 상기 특정 에천트에 대하여 제2 몰드막(114)보다 빠른 식각 속도를 갖는 것이 바람직하다. 예를 들면, 상기 제1 몰드막(112)과 제2 몰드막(114) 사이의 식각 선택비는 약 200:1 이상인 것이 바람직하다. 더 예를 들면, 제1 몰드막(112) 및 제3 몰드막(116)이 HDP-CVD 산화물로 이루어질 경우, 제2 몰드막(114)은 실리콘 질화물을 이용하여 형성될 수 있다. 이에 따라, 제1 및 제3 몰드막(112, 116)은 제2 몰드막(114)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
도 3 내지 도 5를 참조하면, 상기 제3 몰드막(116), 제2 몰드막(114), 제1 몰드막(112), 식각 저지막(110) 및 제3 층간 절연막(108)을 부분적으로 식각하여 콘택 영역들(104)을 노출시키는 제1 개구들(118)을 형성한다. 여기서, 상기 도 4는 도 3에 도시된 I-I 라인을 따라 절개된 단면도이며, 도 5는 도 3에 도시된 II-II 라인을 따라 절개된 단면도이다.
구체적으로, 상기 제3 몰드막(116) 상에 마스크층(미도시) 및 포토레지스트막(미도시)을 순차적으로 형성한 후, 상기 포토레지스트막을 노광 공정 및 현상 공정을 통해 포토레지스트 패턴(미도시)으로 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 통해 상기 마스크층을 마스크 패턴(120)으로 형성한다. 상기 마스크 패턴(120)을 형성한 후, 상기 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거하고, 상기 마스크 패턴(120)을 식각 마스크로 사용하는 이방성 식각 공정을 통해 상기 제1 개구들(118)을 형성한다. 여기서, 상기 마스크층은 실리콘 질화물로 이루어질 수 있으며, 저압 화학 기상 증착 공정(low pressure chemical vapor deposition; LPCVD)을 통해 형성될 수 있다. 한편, 도시되지는 않았으나, 상기 마스크층 상에 상기 포토레지스트 패턴을 형성하기 위한 반사 방지막을 더 형성할 수도 있다.
이와는 다르게, 상기 제3 몰드막(116) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 콘택 영역들(104)을 노출시키는 제1 개구들(118)을 형성할 수도 있다.
도 3에 도시된 바에 의하면, 상기 제1 개구들(118)은 다수의 행과 다수의 열을 갖는 매트릭스 형태로 배열되며, 행 방향(II-II 라인) 또는 열 방향(III-III 라인)으로 배열된 제1 개구들(118) 사이의 제1 간격은 대각선 방향으로 배열된 제1 개구들(118) 사이의 제2 간격보다 짧게 형성된다. 또한, 도시되지는 않았으나, 상기 대각선 방향(I-I 라인)은 상기 워드 라인의 연장 방향 또는 상기 비트 라인의 연장 방향과 평행하다.
도 6 및 도 7을 참조하면, 상기 노출된 콘택 영역들(104), 상기 제1 개구들(118)의 내측면들 및 상기 마스크 패턴(120) 상에 스토리지 전극들을 형성하기 위한 도전층(122)을 형성한다. 상기 도전층(122)은 N형 또는 P형 불순물이 고농도로 도핑된 폴리실리콘으로 이루어질 수 있으며, 균일한 두께를 갖도록 LPCVD 공정 및 도핑 공정을 통해 형성될 수 있다.
상기 제1 개구들(118)을 충분히 매립하도록 상기 도전층(122) 상에 제1 희생층(124)을 형성한다. 상기 제1 희생층(124)은 HDP-CVD 산화물, PE-TEOS 산화물, USG, BPSG, PSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 제1 몰드막(112) 및 제3 몰드막(116)과 동일한 물질로 형성되는 것이 바람직하다. 상기 제1 희생층(124)은 상기 도전층(122)으로부터 스토리지 전극들로 형성하는 동안 상기 스토리지 전극들을 보호하기 위해 형성된다.
도 8 내지 도 10을 참조하면, 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 평탄화 공정을 통해 상기 마스크 패턴(120)의 표면이 노출되도록 상기 제1 희생층(124) 및 도전층(122)을 부분적으로 제거하여 상기 제1 개구들(118)의 내측면들 및 상기 콘택 영역들(104) 상에 실린더 형상을 갖는 다수의 스토리지 전극들(126)을 형성한다. 또한, 상기 스토리지 전극들(126) 내에 희생 플러그들(128)이 형성된다. 여기서, 상기 마스크 패턴(120)은 상기 CMP 공정에서 연마 저지막으로서 기능한다.
이어서, 노출된 마스크 패턴(120)과 제3 몰드막(116)을 제거하여 스토리지 전극들(126)의 상부들(upper portions)을 노출시킨다. 예를 들면, 상기 마스크 패턴(120)은 인산을 포함하는 에천트를 이용하여 제거할 수 있으며, 상기 제3 몰드막(116)은 희석된 불산 용액을 이용하여 제거될 수 있다. 여기서, 상기 마스크 패턴(120) 및 제3 몰드막(116)을 제거하는 동안 희생 플러그들(128)의 상부들(upper portions)도 함께 제거되어 스토리지 전극들(126)의 내부들이 부분적으로 노출된 다.
도시된 바에 의하면, 상기 스토리지 전극들(126)은 상기 행 방향 및 열 방향을 따라 매트릭스 형태로 배열되며, 상기 제1 몰드막(112) 및 제2 몰드막(114)은 스토리지 전극들(126)의 상부들이 상방으로 노출되도록 상기 스토리지 전극들(126)을 감싸고 있다.
도 11 내지 도 13을 참조하면, 제2 몰드막(114), 상기 노출된 스토리지 전극들(126)의 상부들 및 희생 플러그들(128) 상에 제2 희생층(130)을 형성한다. 상기 제2 희생층(130)은 스텝 커버리지 특성이 우수한 USG로 이루어지는 것이 바람직하며, 오존(O3) 가스와 TEOS 가스를 이용하는 화학 기상 증착 공정을 통해 형성될 수 있다. 바람직하게는, 오존(O3) 가스와 TEOS 가스를 이용하여 약 400℃ 내지 550℃ 정도의 온도에서 대기압 화학 기상 증착 공정(atmospheric pressure chemical vapor deposition; APCVD)을 통해 형성될 수 있다.
상기 제2 희생층(130)은 상기 행 방향 및 열 방향으로 스토리지 전극들(126)의 사이 공간들을 충분히 매립하도록 형성되며, 상기 대각선 방향으로 스토리지 전극들(126) 사이에는 제1 리세스들(132)이 형성된다.
도 14 내지 도 16을 참조하면, 상기 제2 희생층(130) 상에 제3 희생층(134)을 형성한다. 상기 제3 희생층(134)은 PE-TEOS 산화물로 이루어질 수 있으며, 약 400℃ 정도의 온도에서 산소(O2) 가스와 TEOS 가스를 이용하는 플라즈마 강화 화학 기상 증착 공정(plasma enhanced chemical vapor deposition; PECVD)을 통해 형성 될 수 있다. 이때, 상기 제1 리세스들(132) 내에는 제2 리세스들(136)이 형성되며, 상기 스토리지 전극들(126)의 내부들이 충분히 매립된다. 그러나, 상기 스토리지 전극들(126)의 내부들은 상기 제2 희생층(130)에 의해 완전히 매립될 수도 있다.
도 17 내지 도 19를 참조하면, 제2 희생층(130) 및 제3 희생층(134)을 등방성 식각 공정을 통해 부분적으로 식각하여 스토리지 전극들(126)의 상부들의 측면들 상에 희생 스페이서(138)를 형성한다. 상기 제2 희생층(130) 및 제3 희생층(134)을 부분적으로 식각함으로써 상기 스토리지 전극들(126)의 상부면과 제2 몰드막(114)의 표면이 노출되며, 상기 희생 스페이서(138)는 제2 몰드막(114)의 표면을 노출시키는 제2 개구들(140)을 한정한다. 구체적으로, 상기 제2 개구들(140)은 상기 대각선 방향으로 상기 스토리지 전극들(126)의 사이에 위치하는 제2 몰드막(114) 부분들을 노출시킨다. 상기 제2 개구들(140)은 상기 제2 리세스(136)의 바닥 부위를 식각함으로써 형성된다.
도 20을 참조하면, 상기 희생 스페이서(138)를 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 제1 몰드막(112)을 노출시키는 제3 개구들(142)을 형성한다. 그러나, 상기 제3 개구들(142)은 인산을 포함하는 에천트를 이용하는 등방성 식각 공정을 통해 형성될 수도 있다. 또한, 상기 제2 개구들(140)과 제3 개구들(142)은 연속적으로 형성될 수도 있다.
도 21 내지 도 23을 참조하면, 상기 노출된 제1 몰드막(112)과 희생 플러그들(128) 및 희생 스페이서(138)를 제거하여 다수의 스토리지 전극들(126)을 상호 지지하는 안정화 부재(144)를 제2 몰드막(114)으로부터 완성한다. 상기 제1 몰드막 (112) 및 희생 스페이서(138)를 제거하는 동안 제2 몰드막(114)이 다소 제거될 수 있다. 상기 제1 몰드막(112)과 희생 플러그들(128) 및 희생 스페이서(138)는 실리콘 질화물과 실리콘 산화물 사이에서 식각 선택비를 갖는 에천트를 이용하여 제거될 수 있다. 예를 들면, 희석된 불산 용액을 이용하여 제1 몰드막(112)과 희생 플러그들(128) 희생 스페이서(138)를 제거할 수 있다.
도시된 바에 의하면, 상기 안정화 부재(144)는 메쉬 형상을 가지며, 상기 행 방향 및 상기 열 방향으로 스토리지 전극들(126)을 서로 연결한다. 또한, 상기 안정화 부재(144)는 상기 대각선 방향으로 스토리지 전극들 사이에 형성된 다수의 관통홀들(146)을 갖는다. 상기와 같이, 스토리지 전극들(126)은 안정화 부재(144)에 의해 상기 행 방향 및 열 방향으로 상호 지지되므로 높은 안정성을 가질 수 있다.
한편, 상기 스토리지 전극들(126)의 상부들 및 제2 몰드막(114) 상에 APCVD 공정을 통해 단일의 USG층을 형성하는 경우, 로딩 효과로 인해 상기 스토리지 전극들(126)의 상부들 및 제2 몰드막(114) 상에는 불균일한 두께를 갖는 USG층이 형성된다. 상기 로딩 효과는 반도체 기판(100)의 표면 프로파일에 따라 두께가 변화되는 증착 특성을 의미한다.
상기와 같이 단일의 USG층을 형성하는 경우, 반도체 기판(100)의 중심 부위와 에지 부위 사이 또는 셀 블록의 중심부위 및 에지 부위 사이에서 상기 단일의 USG층으로부터 형성된 희생 스페이서의 두께 변화가 크게 발생되기 때문에 제1 몰드막(112)을 노출시키는 제3 개구들(142)의 폭의 변화가 크게 발생될 수 있다. 상기 제3 개구들(142)의 폭 변화는 후속하는 제1 몰드막(112)의 제거를 위한 식각 공 정에서 안정화 부재(144)를 불균일하게 하는 요인으로 작용할 수 있다.
이와는 다르게, 상기 로딩 효과를 억제하기 위하여 상기 스토리지 전극들(126)의 상부들 및 제2 몰드막(114) 상에 PECVD 공정을 통해 단일의 PE-TEOS 산화막을 형성하는 경우, 상기 PE-TEOS 산화막의 열악한 스텝 커버리지 특성으로 인하여 상기 행 방향 및 상기 열 방향으로 스토리지 전극들(126)의 사이에서 보이드(void) 또는 심(seam)이 발생될 수 있다. 상기와 같이 발생된 보이드 또는 심으로 인하여, 후속하여 희생 스페이서를 형성하는 이방성 식각 공정에서 상기 행 방향 및 열 방향으로 스토리지 전극들(126) 사이에서 제2 몰드막(114) 부분들이 노출될 수 있다. 또한, 상기 대각선 방향으로 스토리지 전극들 사이에서 제1 몰드막(112)을 노출시키기 위한 이방성 식각 공정에서 상기 행 방향 및 열 방향으로 스토리지 전극들(126) 사이의 제2 몰드막(114) 부분들이 제거될 수 있다. 상기와 같이 손상된 제2 몰드막은 후속하여 제1 몰드막(112)을 제거하기 위한 등방성 식각 공정에서 재차 부분적으로 식각되므로, 안정화 부재로서 기능할 수 없게 된다. 즉, 상기 손상된 제2 몰드막으로부터 안정화 부재를 안정적으로 확보할 수 없게 된다.
그러나, 본 발명의 일 실시예에 따르면, 희생 스페이서(138)는 스텝 커버리지 특성이 우수한 USG로 이루어지는 제1 희생층(130)과 로딩 효과를 억제할 수 있는 PE-TEOS 산화물로 이루어지는 제2 희생층(134)으로부터 형성되므로, 안정화 부재(144)를 균일하게 형성할 수 있으며, 이로 인해 스토리지 전극들(126)의 구조적 안정성을 크게 향상시킬 수 있다.
도 24 및 도 25를 참조하면, 상기 스토리지 전극들(126) 및 안정화 부재 (144)의 표면들 상에 유전막(148)과 플레이트 전극(150)을 순차적으로 형성하여 커패시터들을 완성한다. 구체적으로, 상기 유전막(148)은 실리콘 산화물 또는 고유전율 물질로 이루어질 수 있으며, 상기 플레이트 전극(150)은 불순물 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
도 26 내지 도 34는 본 발명의 다른 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 26을 참조하면, 반도체 기판(200) 상에 MOS 트랜지스터들을 갖는 제1 층간 절연막(202)과 상기 MOS 트랜지스터들과 전기적으로 연결된 콘택 영역들(204)을 갖는 제2 층간 절연막(206)을 형성한다.
상기 제2 층간 절연막(206) 상에 제3 층간 절연막(208), 식각 저지막(210), 제1 몰드막(212), 제2 몰드막(214), 제3 몰드막(216), 연마 저지막(218), 버퍼 산화막(220) 및 마스크층(222)을 순차적으로 형성한다. 상기 연마 저지막(218)은 실리콘 질화물로 이루어질 수 있으며, 후속하는 스토리지 전극들을 형성하기 위한 CMP 공정에서 스토리지 전극들의 높이를 균일하게 하기 위해 형성된다. 또한, 상기 연마 저지막(218)은 LPCVD 공정을 통해 약 50Å 내지 1000Å 정도의 두께로 형성될 수 있다.
상기 버퍼 산화막(220)은 상기 연마 저지막(218)과 마스크층(222) 사이의 물리적인 스트레스를 완화하기 위해 형성된다.
상기 마스크층(222)은 제1 내지 제3 몰드막(212, 214, 216) 및 연마 저지막(218)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 마스크층(222) 은 폴리실리콘으로 이루어질 수 있으며, 버퍼 산화막(220)의 상면으로부터 약 100 내지 6,000Å 정도의 두께를 갖도록 형성될 수 있다.
한편, 상기 제3 층간 절연막(208), 식각 저지막(210) 및 제1 내지 제3 몰드막들(212, 214, 216)을 형성하는 방법은 도 2 내지 도 25를 참조하여 기 설명된 방법들과 유사하므로 이에 대한 추가적인 상세 설명은 생략하기로 한다.
도 27 내지 도 29를 참조하면, 상기 마스크층(222) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 스토리지 전극들을 형성하기 위한 마스크 패턴(224)을 형성한다.
상기 마스크 패턴(224)을 형성한 후 상기 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다. 이어서, 상기 마스크 패턴(224)을 식각 마스크로 하는 이방성 식각 공정을 수행하여 콘택 영역들(204)을 노출시키는 개구들(226)을 형성한다. 구체적으로, 상기 마스크 패턴(224)을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 버퍼 산화막(220), 연마 저지막(218), 제3 몰드막(216), 제2 몰드막(214), 제1 몰드막(212), 식각 저지막(210) 및 제3 층간 절연막(208)을 순차적으로 식각한다.
도 30 내지 도 31을 참조하면, 상기 콘택 영역들(204), 상기 개구들(226)의 내측면들 및 상기 마스크 패턴(224) 상에 도전층(228)을 형성하고, 상기 개구들(226)을 충분히 매립하도록 상기 도전층(228) 상에 희생층(230)을 형성한다. 상기 도전층(228)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 상기 희생층 (230)은 실리콘 산화물로 이루어질 수 있다. 여기서, 상기 도전층(228)과 희생층(230)에 대한 추가적인 상세 설명은 도 6 및 도 7을 참조하여 기 설명된 바와 동일하므로 생략하기로 한다.
도 32 내지 도 34를 참조하면, 연마 저지막(218)이 노출되도록 CMP 공정을 수행함으로써 상기 도전층(228)과 희생층(230)으로부터 다수의 스토리지 전극들(232)과 희생 플러그들(234)을 형성한다. 이때, 상기 CMP 공정의 종점(end point)은 연마 저지막(218)에 의해 결정될 수 있으며, 이에 따라 스토리지 전극들(232)은 균일한 높이를 갖도록 형성될 수 있다.
이어서, 상기 연마 저지막(218) 및 제3 몰드막(216)을 등방성 식각 공정을 통해 순차적으로 제거함으로써 노출된 스토리지 전극들(232)의 상부들을 노출시키고, 노출된 스토리지 전극들(232)의 상부 측면들 상에 희생 스페이서(미도시)를 형성한다. 이때, 상기 스토리지 전극들(232)이 균일한 높이를 가지므로, 균일한 두께를 갖는 희생 스페이서를 용이하게 형성할 수 있다.
상기 희생 스페이서를 형성하는 방법은 도 8 내지 도 19를 참조하여 기 설명된 바와 유사하므로 이에 대한 상세한 설명은 생략하기로 한다.
상기 희생 스페이서를 이용하여 제2 몰드막(214)으로부터 스토리지 전극들(232)의 구조적 안정성을 향상시키기 위한 안정화 부재(미도시)를 형성한 후, 상기 스토리지 전극들(232) 상에 유전막 및 플레이트 전극을 순차적으로 형성함으로써 커패시터들을 완성한다. 상기 안정화 부재, 유전막 및 플레이트 전극을 형성하는 방법은 도 20 내지 도 25를 참조하여 기 설명된 바와 유사하므로 이에 대한 상세 설명은 생략하기로 한다.
상술한 바와 같이 본 발명에 따르면, 스텝 커버리지 특성이 우수한 USG로 이루어진 제1 희생층과 로딩 효과를 억제할 수 있는 PE-TEOS로 이루어진 제2 희생층으로부터 스토리지 전극들의 상부 측면들 상에 희생 스페이서를 형성하므로, 상기 희생 스페이서를 식각 마스크로 사용하는 식각 공정을 통해 형성되는 안정화 부재를 균일하게 형성할 수 있다.
또한, 연마 저지막을 이용하여 스토리지 전극들의 높이를 균일하게 형성함으로써 안정화 부재를 더욱 균일하고 안정적으로 형성할 수 있다.
따라서, 상기 스토리지 전극들을 포함하는 커패시터들 사이의 2-비트 단락 현상을 원천적으로 방지할 수 있으며, 상기 커패시터들의 구조적 안정성을 크게 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 다수의 콘택 영역들을 갖는 기판 상에 상기 콘택 영역들과 각각 연결되며 다수의 행과 다수의 열을 갖는 매트릭스 형태로 배열된 스토리지 전극들과, 상기 스토리지 전극들의 상부들(upper portions)이 노출되도록 상기 스토리지 전극들을 감싸는 제1 몰드막과 제2 몰드막을 형성하는 단계;
    상기 제2 몰드막 및 상기 스토리지 전극들의 상부들 상에 제1 희생층을 형성하여, 상기 스토리지 전극들의 행 방향 및 열 방향으로 상기 스토리지 전극들 사이의 공간들을 매립하고, 상기 스토리지 전극들의 대각선 방향으로 상기 스토리지 전극들 사이에서 리세스들을 형성하는 단계;
    상기 제1 희생층 상에 제2 희생층을 형성하는 단계;
    상기 제1 희생층 및 상기 제2 희생층을 등방성으로 식각하여 상기 제2 몰드막을 노출시키는 개구들을 정의하는 희생 스페이서들을 상기 스토리지 전극들의 상부들의 측면들 상에 형성하는 단계;
    상기 노출된 제2 몰드막을 부분적으로 식각하여 상기 제1 몰드막을 노출시키는 단계;
    상기 제1 몰드막 및 상기 희생 스페이서들을 제거하는 단계; 및
    상기 스토리지 전극들 상에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 커패시터 제조 방법.
  2. 제1 항에 있어서, 상기 제2 희생층을 형성하는 동안 상기 리세스들 내에 제2 리세스들이 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1 항에 있어서, 상기 제1 희생층은 오존(O3) 가스와 TEOS 가스를 이용하는 화학 기상 증착 공정을 통해 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제1 항에 있어서, 상기 제2 희생층은 산소(O2) 가스와 TEOS 가스를 이용하는 플라즈마 강화 화학 기상 증착 공정을 통해 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제1 항에 있어서, 상기 스토리지 전극들과 상기 제1 몰드막 및 제2 몰드막을 형성하는 단계는,
    상기 반도체 기판 상에 상기 콘택 영역들을 노출시키는 제2 개구들을 한정하는 상기 제1 몰드막, 상기 제2 몰드막 및 제3 몰드막을 순차적으로 적층하는 단계;
    상기 콘택 영역들, 상기 제2 개구들의 내측면들 및 상기 제3 몰드막 상에 도전층을 형성하는 단계;
    상기 제2 개구들을 매립하도록 상기 도전층 상에 제3 희생층을 형성하는 단계;
    상기 제3 몰드막의 표면이 노출되도록 평탄화 공정을 수행하여 상기 스토리 지 전극들과 상기 스토리지 전극들 내에 희생 플러그들을 형성하는 단계; 및
    상기 제3 몰드막 및 상기 희생 플러그들의 일부들을 제거하여 상기 스토리지 전극들의 상부들을 노출시키는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제5항에 있어서, 상기 제1 몰드막 및 제3 몰드막은 각각 실리콘 산화물로 이루어지며, 상기 제2 몰드막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 제3 희생층은 상기 제3 몰드막과 동일한 물질로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제5항에 있어서, 상기 제2 개구들은 상기 제3 몰드막 상에 상기 제2 개구들을 형성하기 위한 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제1 항에 있어서, 상기 스토리지 전극들과 상기 제1 몰드막 및 제2 몰드막을 형성하는 단계는,
    상기 반도체 기판 상에 상기 콘택 영역들을 노출시키는 제2 개구들을 한정하 는 상기 제1 몰드막, 상기 제2 몰드막, 제3 몰드막, 연마 저지막을 순차적으로 적층하는 단계;
    상기 콘택 영역들, 상기 제2 개구들의 내측면들 및 상기 연마 저지막 상에 도전층을 형성하는 단계;
    상기 제2 개구들을 매립하도록 상기 도전층 상에 제3 희생층을 형성하는 단계;
    상기 연마 저지막이 노출되도록 화학적 기계적 연마 공정을 수행하여 상기 스토리지 전극들과 상기 스토리지 전극들 내에 희생 플러그들을 형성하는 단계; 및
    상기 연마 저지막, 상기 제3 몰드막 및 상기 희생 플러그들의 일부들을 제거하여 상기 스토리지 전극들의 상부들을 노출시키는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제9항에 있어서, 상기 연마 저지막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제9항에 있어서, 상기 연마 저지막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제1 1항에 있어서, 상기 제2 개구들은 상기 버퍼 산화막 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함 으로써 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제12항에 있어서, 상기 마스크 패턴은 폴리실리콘으로 이루어지는 것을 특징으로 하는 커패시터 형성 방법.
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