KR100533959B1 - 반도체 장치 제조 방법 - Google Patents

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정상섭
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Abstract

반도체 장치 제조 방법은 지지막을 포함하는 다수의 박막들을 패터닝함으로서 셀 영역에는 콘택 패드의 상부면을 노출시키는 제1 개구부를 형성하고, 상기 셀 영역과 페리 영역의 경계 영역에는 제2 개구부를 형성한다. 상기 제1 개구부 및 제2 개구부의 내측면 상에 연속적으로 형성되는 도전막의 일부를 제거하여 상기 제1 개구부의 측벽 및 저면에 스토리지 전극을 형성하고, 상기 제2 개구부의 측벽 및 저면에 가이드 링을 형성한다. 상기 셀 영역에서는 상기 지지막이 부분적으로 남아있고 상기 주변 영역에서는 상기 지지막의 표면이 노출되도록 상기 다수의 박막을 식각하여, 상기 셀 영역에서는 상기 스토리지 전극과 인접하는 스토리지 전극을 서로 지지하면서 상기 스토리지 전극의 상부를 감싸고, 상기 주변 영역에서는 상기 지지막 하부의 식각을 방지하기 위한 지지막 패턴을 형성한다. 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 차례로 형성한다. 따라서 상기 셀 영역과 주변 영역의 단차를 줄일 수 있다.

Description

반도체 장치 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 관한 것으로, 보다 상세하게는 실린더형 구조를 갖는 커패시터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
DRAM에서 셀 커패시턴스의 증가는 메모리셀의 독출(read-out )능력을 향상시키고 소프트 에러율(soft error)을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 한편, 메모리 셀의 집적도가 증가함에 따라서 하나의 칩에서 단위 셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀 커패시턴스 영역의 감소를 초래하게 되므로, 집적도의 증가와 더불어 단위면적에 확보되는 정전용량의 증가는 필수적이다.
이에, 한정된 면적에 큰 정전용량을 가지는 커패시터를 실현시키기 위한 노력이 계속되어 왔으며, 이들 대부분은 셀 커패시터를 구성하는 저장 전극(storage node)의 구조에 관한 것으로, 그 구조를 3 차원 입체 구조로 형성하여 유효면적을 증가시키는 방향으로 많은 연구가 이루어져 왔다. 그 결과, 종래의 플래너(planar)형에서 트랜치(trench)형, 스택(stack)형, 실린더(cylindrical)형 또는 이들의 복합형 등 다양한 종류의 입체구조의 저장전극이 연구 개발되고 있다.
그러나 저장전극의 구조를 개선하여 셀 정전용량을 증가시키고자 하는 시도는 디자인 룰의 한계, 복잡한 공정에 의한 에러율의 증가 등의 문제점이 지적되어 그 제조가능성에 대해 회의적인 평가를 받게 되었고, 이들 문제점을 극복하는 새로운 셀 커패시터 제조방법에 대한 필요성이 더욱 높아지게 되었다.
특히, 실린더형 커패시터는 정전용량을 향상시키기 위해 스토리지 전극을 높게 형성하고 있는 추세에 있다. 다만 상기 스토리지 전극이 높아짐에 따라 상기 스토리지 전극이 쓰러져 상기 스토리지 전극들 사이에 브리지(bridge)를 유발하는 문제가 발생하며, 따라서 이를 개선하기 위한 반도체 장치 제조 방법에 관한 연구가 지속되고 있다.
상기 스토리지 전극이 쓰러져 상기 스토리지 전극들 사이에 브리지가 유발되는 문제를 해결하기 위한 기술의 예로서, 대한 민국 공개특허공보 제2002-0073942호에는 반도체 기판 상에 제공된 캐패시터의 스토리지 전극 형성용 층간 절연막을 포토레지스트 패턴으로 이용하여 라인 패턴을 형성하고, 라인 패턴이 형성된 층간 절연막 상에 실리콘 질화막과 같은 절연막으로 이루어지는 고정층을 형성함으로써, 캐패시터의 높이 증가에 따른 쓰러짐 또는 기울어짐을 방지할 수 있는 기술이 개시되어 있다.
도 1 내지 도 4는 커패시터 스토리지 전극의 쓰러짐 방지 구조를 갖는 종래 실린더형 커패시터의 스토리지 전극 형성 방법의 문제점을 설명하기 위한 단면도들이다.
먼저 도 1을 참조하면, 먼저 콘택 플러그(12) 및 콘택 패드(22)를 포함하는 하부 구조물이 형성된 반도체 기판(10) 상에 콘택 플러그(12)와 전기적으로 접촉되도록 실린더형 스토리지 전극(40)을 형성한다. 상기 반도체 기판(10)은 셀 영역과 주변 영역을 포함한다.
상기 실린더형 스토리지 전극(40)들은 셀 어레이 영역에 형성되며, 특히 콘택 패드(22)의 상부면과 컨택되도록 형성된다. 스토리지 전극(40)들을 형성한 후에는 그 위에 유전체막(60) 및 플레이트 전극(70)을 순차적으로 형성한다. 한편 참조 부호 '30'은 식각 저지막 패턴을 나타내고 참조 부호 '50'은 스토리지 전극(40)을 서로 연결하여 쓰러짐을 방지하기 위한 지지막 패턴을 나타낸다.
다음에 도 2를 참조하면, 플레이트 전극(70) 위에 희생 절연막(80)을 형성한다. 상기 희생 절연막(80)은 셀 어레이 영역과 주변 영역에 모두 형성되며, 이에 따라 셀 어레이 영역에서의 높이가 주변 영역에서의 높이보다 더 크게 형성된다.
다음에 도 3을 참조하면, 주변 영역은 덮고 셀 어레이 영역은 노출시키는 마스크막 패턴(미도시)을 희생 절연막(80)위에 형성한다. 그리고 이 마스크막 패턴을 식각 마스크로 한 건식(dry) 식각 공정을 수행하여 셀 어레이 영역에서 돌출된 희생 절연막(80)의 일부를 제거하고 마스크막 패턴을 제거한다. 다음에 도 4에 도시된 바와 같이, 평탄화 공정을 수행하여 셀 어레이 영역의 플레이트 전극(70)이 노출되도록 희생 절연막(80)을 평탄화시킨다.
그런데 이와 같은 종래의 반도체 소자의 실린더형 반도체 장치 제조 방법을 사용하기 위해서는 먼저 건식 식각 공정 및 평탄화 공정을 수행하기 위하여 상당히 두꺼운, 예컨대 20000Å 이상의 두께를 갖도록 희생 절연막(80)을 증착해야 한다는 문제점이 있다. 그리고 고가의 평탄화 공정의 감소시켜 제조 비용을 절감을 위해 건식 식각 공정을 일차적으로 수행하고 다음에 고가의 평탄화 공정을 수행한다. 따라서 포토리소그라피 공정, 건식 식각 공정 및 평탄화 공정을 순차적으로 수행하여야 하므로 전체 제조 공정이 복잡해진다는 문제가 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 셀 영역과 주변 영역의 단차를 감소시키기 위한 스토리지 전극의 쓰러짐 방지 구조를 갖는 반도체 장치 제조 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따르면 기판 상에 형성한 지지막을 포함하는 다수의 박막들을 패터닝함으로서 상기 기판의 셀 영역에는 콘택 패드의 상부면을 노출시키는 제1 개구부를 형성하고, 상기 셀 영역과 페리 영역의 경계 영역에는 제2 개구부를 형성한다. 이어서, 상기 제1 개구부 및 제2 개구부 각각의 내측면 상에 연속적으로 형성한 도전막의 일부를 제거함으로서 상기 제1 개구부의 측벽 및 저면에는 스토리지 전극을 형성하고, 상기 제2 개구부의 측벽 및 저면에는 가이드 링을 형성한다. 상기 셀 영역에서는 상기 지지막이 부분적으로 남아있고 상기 주변 영역에서는 상기 지지막의 표면이 노출되도록 상기 다수의 박막을 식각함으로서 상기 셀 영역에서는 상기 스토리지 전극과 인접하는 스토리지 전극을 서로 지지하면서 상기 스토리지 전극의 상부를 감싸고, 상기 주변 영역에서는 상기 지지막 하부의 식각을 방지하기 위한 지지막 패턴을 형성한다. 이후, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 차례로 형성하여 상기 셀 영역과 주변 영역의 단차가 감소된 커패시터를 완성한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면 기판 상에 형성한 지지막을 포함하는 다수의 박막들의 패터닝함으로서 상기 기판의 셀 영역에는 콘택 패드의 상부면을 노출시키는 제1 개구부들을 형성하고, 상기 제1 개구부들 중 최외각에 위치하는 개구부들이 서로 연결되는 부위에는 제2 개구부를 형성한다. 이어서, 상기 제1 개구부 및 제2 개구부의 내측면 상에 연속적으로 형성한 도전막의 일부를 제거함으로서 상기 최외각에 위치하는 개구부들을 제외한 제1 개구부들의 측벽 및 저면에 스토리지 전극을 형성하고, 상기 최외각에 위치하는 개구부들 및 상기 제2 개구부들의 측벽 및 저면에는 가이드 링을 형성한다. 상기 셀 영역에서는 상기 지지막이 부분적으로 남아있고 상기 주변 영역에서는 상기 지지막의 표면이 노출되도록 상기 다수의 박막을 식각함으로서 상기 셀 영역에서는 상기 스토리지 전극과 인접하는 스토리지 전극을 서로 지지하면서 상기 스토리지 전극의 상부를 감싸고, 상기 주변 영역에서는 상기 지지막 하부의 식각을 방지하기 위한 지지막 패턴을 형성한다. 이후, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 차례로 형성하여 상기 셀 영역과 주변 영역의 단차가 감소된 커패시터를 완성한다.
이와 같이 구성된 본 발명에 따르면 상기 셀 영역과 주변 영역의 경계 영역에 구비되는 상기 가이드 링과 상기 주변 영역에 구비되는 지지막 패턴을 이용하여 상기 주변 영역의 지지막 패턴 하부가 식각되지 않는다. 따라서 상기 셀 영역과 상기 주변 영역의 단차가 줄어들게 된다. 그리고 상기 셀 영역과 주변 영역의 단차를 줄이기 위한 공정이 불필요하므로 상기 커패시터터를 제조하기 위한 공정이 간소화되고 제조 비용도 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 제조 방법에 대해 상세히 설명한다.
도 5 내지 도 26은 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도이다. 도 5 내지 도 26에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 기판 상에 도전성 구조물들을 형성하는 방법들을 설명하기 위한 단면도들이다. 도 5는 반도체 장치를 비트 라인을 따라 자른 단면도이며, 도 6은 반도체 장치를 워드 라인을 따라 자른 단면도이다.
도 5 및 도 6을 참조하면, 셀 영역(cell region, C)과 주변 영역(peripheral region, P)을 갖는 반도체 기판(100) 상에 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
소자 분리막(103)이 형성된 반도체 기판(100)의 액티브 영역에 얇은 두께의 게이트 산화막(도시되지 않음), 제1 도전막(도시되지 않음) 및 제1 마스크층(도시되지 않음)을 순차적으로 형성한다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함한다.
게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(도시되지 않음)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.
게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역들인 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(127)이 형성된다.
상기 워드 라인들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨다.
전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다.
상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(133) 및 제2 패드(136)를 형성한다.
제1 및 제2 패드(133, 136)가 형성된 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(130)에 매립된 제2 패드(136)를 노출시키는 제2 콘택홀(도시되지 않음)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인(148)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다.
상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막(도시되지 않음) 및 제2 마스크층(도시되지 않음)을 차례로 형성한다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인(148)을 형성한다. 상기 제3 패드는 비트 라인(148)과 제2 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전막 패턴(142)은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 이 경우, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속하여 스토리지 전극을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(142)을 보호하는 역할을 한다. 이 경우, 비트 라인 마스크(145)는 산화물로 구성된 제4 층간 절연막(160) 및 몰드막(166, 도 4 및 도 5 참조)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(145)는 실리콘 질화물과 같은 질화물로 이루어진다.
상기 비트 라인들(148) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(151)가 형성된 비트 라인(148)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인들(148) 사이의 갭(gap)을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(154)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(145)의 상면이 노출될 때까지 제3 층간 절연막(154)을 식각하여 제3 층간 절연막(154)의 상면을 평탄화시킨다.
평탄화된 제3 층간 절연막(154) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드들(133)을 노출시키는 제3 콘택홀들(155)을 형성한다. 제3 콘택홀들(155)은 스토리지 노드 콘택홀들에 해당된다. 이 경우, 제3 콘택홀들(155)은 비트 라인(148)의 측벽에 형성된 제2 스페이서(151)에 의하여 자기 정렬 방식으로 형성된다.
제3 콘택홀들(155)을 채우면서 제3 층간 절연막(154) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(154) 및 비트 라인(148)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 제3 콘택홀들(155) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성한다. 제4 패드(157)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 패드(133)와 후속하여 형성되는 스토리지 전극을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 스토리지 전극(196)은 제4 패드(157) 및 제1 패드(133)를 통하여 커패시터 콘택 영역인 제1 콘택 영역(121)에 전기적으로 연결된다. 상기에서 제1 층간 절연막(130), 제2 층간 절연막(139) 및 제3 층간 절연막(154)은 셀 영역(C)과 주변 영역(P) 전체에 걸쳐 존재하고, 상기 도전성 구조물들은 셀 영역(C)에만 존재한다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 도전성 구조물들 상에 몰드막들 및 연마 저지막을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 7 및 도 8을 참조하면, 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 지지막(169)을 포함하는 다수의 박막들을 형성한다. 상기 다수의 박막은 제4 층간절연막(160), 식각 저지막(163), 몰드막(166), 지지막(169), 희생막(172), 연마 저지막(175), 버퍼 산화막(176) 및 제3 마스크층(178)을 차례로 적층하여 형성된다.
구체적으로 살펴보면, 우선 제4 패드(157), 비트 라인(148) 및 제3 층간 절연막(154) 상에 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물 등을 사용하여 제4 층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 비트 라인(148)과 후속하여 형성되는 스토리지 전극(196)을 전기적으로 절연시키는 역할을 한다. 상술한 바와 마찬가지로, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제4 층간 절연막(160)은 제3 층간 절연막(154) 및/또는 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다.
제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163)은 제4 층간 절연막(160) 및 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.
식각 저지막(163) 상에 스토리지 전극(196)을 형성하기 위한 몰드막(166)을 형성한다. 몰드막(166)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다. 바람직하게는, 몰드막(166)은 TEOS를 사용하여 형성한다. 여기서, 몰드막(166)은 식각 저지막(163)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 몰드막(166)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터(221)의 높이는 몰드막(166)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터(221)를 형성하기 위하여 몰드막(166)의 두께를 적절하게 조절할 수 있다. 또한, 후술하는 바와 같이 커패시터(221)의 구조적 안정성을 현저하게 향상시킬 수 있는 지지막 패턴이 제공되기 때문에 커패시터(221)의 쓰러짐 없이 동일한 직경을 가지면서도 크게 높아진 높이를 가지는 커패시터(221)를 구현할 수 있다. 본 실시예에 따른 커패시터(221)는 비록 높은 종횡비를 갖는 경우에도 지지막 패턴(208)로 인하여 쓰러짐이 없이 크게 개선된 구조적 안정성을 가지게 된다.
상기 몰드막(166) 상에 지지막(169)을 형성한다. 상기 지지막 패턴(208)로 형성되기 위한 지지막(169)은 몰드막(166)의 상면으로부터 약 400∼5,000Å 정도의 두께로 형성된다. 그러나, 본 발명은 상기 지지막(169)의 두께에 의해 한정되지는 않는다.
이어서, 상기 지지막(169) 상에 희생막(172)을 형성한다. 상기 희생막(172)은 지지막(169)으로부터 약 1,000∼6,000Å 정도의 두께로 형성될 수 있으며, TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있다.
상기 몰드막(166)과 희생막(172)은 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하며, 몰드막(166) 또는 희생막(172)은 상기 특정 에천트에 대하여 지지막(169)보다 빠른 식각 속도를 갖는 것이 바람직하다. 예를 들면, 상기 몰드막(166)과 지지막(169) 사이의 식각 선택비는 약 200:1 이상인 것이 바람직하다. 더 예를 들면, 몰드막(166) 및 희생막(172)이 TEOS 또는 HDP-CVD 산화물로 이루어질 경우, 지지막(169)은 실리콘 질화물을 이용하여 형성될 수 있다. 이에 따라, 제1 및 희생막(166, 172)은 지지막(169)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
상기 희생막(172) 상에 연마 저지막(175)을 형성한다. 상기 연마 저지막(175)은 후속하는 스토리지 전극들을 형성하기 위한 CMP 공정에서 스토리지 전극들의 높이를 균일하게 하기 위한 목적으로 형성된다. 상기 연마 저지막(175)은 후속하여 형성되는 버퍼 산화막(176) 및 스토리지 전극 형성을 위한 스토리지 노드 마스크에 대하여 선택비를 갖는 물질로 이루어지는 것이 바람직하다. 예를 들면, 상기 연마 저지막(175)은 실리콘 질화물로 이루어질 수 있으며, 약 1mtorr 내지 50torr의 압력과 약 600℃ 내지 1100℃의 온도 조건에서 약 50Å 내지 1000Å의 두께를 갖도록 형성될 수 있다.
상기 연마 저지막(175) 상에 버퍼 산화막(176)을 형성한다. 상기 버퍼 산화막(176)은 상기 연마 저지막(175)과 스토리지 노드 마스크를 형성하기 위한 제3 마스크층(178) 사이의 물리적인 스트레스를 완화하기 위해 형성된다.
상기 버퍼 산화막(176) 상에 제3 마스크층(178)을 형성한다. 제3 마스크층(178)은 몰드막(166), 지지막(169), 희생막(172) 및 연마 저지막(175)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제3 마스크층(178)은 폴리실리콘으로 이루어질 수 있으며, 버퍼 산화막(176)의 상면으로부터 약 100 내지 6,000Å 정도의 두께를 갖도록 형성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 기판의 표면을 노출시키는 제1 개구부 및 제2 개구부를 형성하는 방법들을 설명하기 위한 평면도이며, 도 10은 도 9에 도시한 Ⅰ-Ⅰ 선에 따른 단면도이며, 도 11은 도 9에 도시한 Ⅱ-Ⅱ 선에 따른 단면도이다.
도 9 내지 도 11을 참조하면, 제3 마스크층(178) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하여 제3 마스크층(178)을 패터닝하여 버퍼 산화막(176) 상에 스토리지 전극을 형성하기 위한 스토리지 노드 마스크(181)를 형성한다. 한편, 도시되지는 않았으나, 제3 마스크층(178) 상에 상기 제6 포토레지스트 패턴을 형성하기 위한 반사 방지막(도시되지 않음)이 더 형성될 수도 있다.
상기 스토리지 노드 마스크(181)를 식각 마스크로 사용하는 이방성 식각 공정을 통해 버퍼 산화막(176), 연마 저지막(175), 희생막(172), 지지막(169), 몰드막(166), 식각 저지막(163) 및 제4 층간 절연막(160)을 순차적으로 식각하여 제4 패드(157)를 노출시키는 제1 개구부(184) 및 제2 개구부(185)를 형성한다. 제1 개구부(184)는 셀 영역(C) 내에 형성된다. 제2 개구부(185)는 제1 개구부(184)가 형성된 셀 영역(C)의 둘레를 따라 폐곡선 형태로 형성된다. 즉, 제2 개구부(185)는 셀 영역(C)과 주변 영역(P)의 경계에 위치한다. 상기 제2 개구부(185)가 형성된 위치는 커패시터 형성된 후 금속 콘택 플러그(217)가 형성될 위치이다. 따라서 상기 제2 개구부(185)는 상기 금속 콘택 플러그(217)가 형성될 수 있도록 충분한 폭을 가지도록 형성된다. 이때 상기 제2 개구부(185)는 균일한 폭을 갖는 것이 바람직하다.
상기 이방성 식각 공정의 예로는 플라즈마 식각(plasma etching) 공정 또는 반응성 이온 식각(reactive ion etching) 공정 등이 있다. 한편, 상기 제6 포토레지스트 패턴은 애싱 및 스트립 공정을 통해 제거될 수 있다.
여기서, 상기 워드 라인(127) 또는 비트 라인(148) 등과 같은 하부 도전성 구조물이 배열된 방향에 대하여 평행한 방향(Ⅰ-Ⅰ방향)을 제1 방향이라 정의하고, 상기 제1 방향에 대하여 좌측 또는 우측 사선 방향(Ⅱ-Ⅱ 방향)을 제2 방향이라 한다.
도 12는 도 10 및 도 11에 도시된 제1 개구부 및 제2 개구부의 내측면들 상에 형성된 도전막 및 제2 희생막을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다. 도 13은 도 10 및 도 11에 도시된 제1 개구부 및 제2 개구부의 내측면들 상에 형성된 도전막 및 제2 희생막을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 12 및 도 13을 참조하면, 상기 제4 패드, 상기 제1 개구부(184)의 내측면들, 상개 제2 개구부(185)의 내측면 및 상기 스토리지 노드 마스크(181) 상에 스토리지 전극 및 가이드링 형성을 위한 도전막(187)을 형성한다. 상기 도전막(187)은 N형 또는 P형 불순물이 고농도로 도핑된 폴리실리콘으로 이루어질 수 있으며, 균일한 두께를 갖도록 LPCVD 공정 및 도핑 공정을 통해 형성될 수 있다.
상기 제1 개구부(184) 및 제2 개구부(185)를 충분히 매립하도록 상기 도전막(187) 상에 제2 희생막(190)을 형성한다. 상기 제2 희생막(199)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 몰드막(166) 및 희생막(172)과 동일한 물질로 형성되는 것이 바람직하다. 상기 제2 희생막(190)은 상기 도전막(187)을 스토리지 전극들 및 가이드링으로 형성하는 동안 상기 스토리지 전극들 및 가이드링을 보호하기 위해 형성된다.
도 14는 도 10 및 도 11에 도시된 제1 개구부의 내측면 상에 형성된 스토리지 전극 및 제2 개구부의 내측면 상에 형성된 가이드링을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다. 도 15는 도 7 및 도 8에 도시된 제1 개구부의 내측면 상에 형성된 스토리지 전극 및 제2 개구부의 내측면 상에 형성된 가이드링을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 14 및 도 15를 참조하면, 상기 제2 희생막(190), 도전막(187)의 일부, 스토리지 노드 마스크(181) 및 버퍼 산화막(176)을 제거하여 상기 제1 개구부(184)의 내측면 상에 상기 제4 패드(157)와 전기적으로 연결된 스토리지 전극(193)을 형성한다. 또한 상기 제2 희생막(190), 도전막(187)의 일부, 스토리지 노드 마스크(181) 및 버퍼 산화막(176)을 제거하여 상기 제2 개구부(185)의 내측면 상에 가이드 링(195)을 형성한다. 상기 스토리지 전극(193) 및 가이드 링(195)은 CMP 공정을 통해 형성될 수 있다. 상기 CMP 공정은 연마 저지막(175)이 노출될 때까지 수행되며, 연마 저지막(175)에 의해 균일한 높이를 갖는 스토리지 전극들(193) 및 가이드 링(195)을 형성할 수 있다. 즉, 연마 저지막(175)이 기계적인 연마와 CMP 공정에 사용되는 슬러리에 의한 화학 반응에 대한 장벽 역할을 하므로 스토리지 전극들(193) 및 가이드 링(195)의 높이가 균일하게 형성될 수 있다.
도 16은 도 14 및 도 15에 도시된 지지막, 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다. 도 17은 도 14 및 도 15에 도시된 지지막, 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 16 및 도 17을 참조하면, 상기 스토리지 전극(193) 및 가이드 링(195)을 형성한 후, 잔류하는 연마 저지막(175)을 통상의 식각 공정을 이용하여 제거하고, LAL 식각액을 이용하여 희생막(172)을 제거한다. 상기 희생막(172)을 제거하는 동안 스토리지 전극(193) 및 가이드 링(195) 내의 제2 희생막(190)의 상부도 함께 제거된다.
이어서, 노출된 스토리지 전극(193)의 상부, 노출된 가이드 링(195)의 상부, 지지막(169) 및 제2 희생막(190)의 표면들 상에 산화물 스페이서 형성을 위한 스페이서 산화막(196)을 형성한다. 이때, 상기 스토리지 전극들(193) 및 가이드 링(195)의 높이가 균일하게 형성되어 있으므로, 상기 스페이서 산화막(196)은 하지막 의존성이 강한 APCVD 공정을 이용하여 형성될 수 있으며, 이에 따라 상기 제2방향으로 스토리지 전극들(193) 사이의 갭(gap)을 충분히 매립하도록 형성될 수 있다. 또한, 상기 APCVD 공정을 이용하므로 상기 갭 내부에서의 보이드 형성을 방지할 수 있다. 패턴 밀도의 차이로 인한 마이크로 로딩 효과(micro loading effect)에 의해 상부가 노출된 스토리지 전극(193)이 위치하는 셀 영역(C)보다 주변 영역(P)에 스페이서 산화막(196)이 보다 두껍게 형성된다.
도 18은 도 14 및 도 15에 도시된 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다. 도 19는 도 14 및 도 15에 도시된 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 20은 도 18 및 도 19에 도시된 지지막으로부터 형성된 지지막 패턴 및 식각 방지 패턴을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다. 도 21은 도 18 및 도 19에 도시된 지지막으로부터 형성된 지지막 패턴 및 식각 방지 패턴을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 18 내지 도 21을 참조하면, 상기 스페이서 산화막(196)에 대한 통상의 이방성 식각 공정을 수행함으로써 스토리지 전극(193)의 상부 측벽과 가이드 링(195)의 상부 측벽 상에 산화물 스페이서(199)를 형성한다. 이때, 상기 제1방향으로 상기 스토리지 전극들(193) 사이의 간격(W1)은 상기 제2방향으로 상기 스토리지 전극들(193) 사이의 간격(W2)보다 넓기 때문에 상기 산화물 스페이서(199)를 형성하는 동안 상기 제1방향으로의 상기 스토리지 전극들 사이의 지지막(169)이 노출되는 반면, 상기 제2방향으로의 상기 스토리지 전극들(193) 사이의 지지막(169)은 노출되지 않는다.
또한, 상기 제1방향으로 상기 스토리지 전극들(193)과 가이드 링(195) 사이의 간격과 상기 제2방향으로 상기 스토리지 전극들(193)과 가이드 링(195) 사이의 간격은 상기 제2방향으로 상기 스토리지 전극들(193) 사이의 간격(W2)과 같거나 상기 제2방향으로 상기 스토리지 전극들(193) 사이의 간격(W2)보다 좁다. 그러므로 상기 제1방향 또는 제2방향으로의 상기 스토리지 전극들(193)과 가이드 링(195) 사이의 지지막(169)은 노출되지 않는다.
한편, 상기 주변 영역(P)에서는 상기 스페이서 산화막(196)이 상기 셀 영역(C)에서보다 두껍게 형성되므로 상기 스페이서 산화막(196)에 대한 통상의 이방성 식각 공정을 수행하더라도 상기 주변 영역(P)의 스페이서 산화막(196)은 두께가 얇아질 뿐 전부 제거되지 않고 남아 있게 된다. 따라서 상기 주변 영역(P)의 지지막(169)은 노출되지 않는다.
이어서, 상기 노출된 지지막(169)을 제거하여 상기 제1방향으로 상기 스토리지 전극들(193) 사이의 지지막(169)을 부분적으로 제거한다. 이에 따라, 상기 스토리지 전극들(193) 사이는 상기 제1방향으로는 서로 이격되며, 상기 제2방향으로는 상기 지지막(169)에 의해 서로 연결된다. 즉, 상기 지지막(169)을 부분적으로 식각함으로써, 인접하는 스토리지 전극들(193)을 상호적으로 지지하며 각각 스토리지 전극(193)을 감싸는 메쉬 형상을 갖는 제1 지지막 패턴(202)가 지지막(169)으로부터 형성되며, 이에 따라 스토리지 전극들(193)의 구조적 안정성이 크게 향상된다.
상기와 같이 산화물 스페이서(199) 및 지지막 패턴(202, 203)을 형성하는 동안, 스페이서 산화막(196)이 보이드의 발생없이 균일하게 형성되므로 상기 제2방향으로 스토리지 전극들(193) 사이의 지지막(169)이 손상되지 않는다. 또한 상기 제1방향 또는 제2방향으로의 상기 스토리지 전극들(193)과 가이드 링(195) 사이의 지지막(169)도 노출되지 않으므로 손상되지 않는다.
상기 주변 영역(P)의 지지막(169)은 상부에 상기 스페이서 산화막(196)이 존재하므로 노출되지 않아 손상되지 않는다. 상기 주변 영역(P)의 지지막(169)은 하부의 몰드막(166)의 식각을 방지하는 제2 지지막 패턴(203)이 된다.
도 22는 본 발명의 일 실시예에 따른 완성된 스토리지 전극 및 가이드 링을 설명하기 위한 평면도이고, 도 23은 도 22에 도시된 스토리지 전극 및 가이드 링을 설명하기 위해 도 22에 도시된 Ⅰ-Ⅰ선을 따라 절개된 단면도이며, 도 24는 도 22에 도시된 스토리지 전극 및 가이드 링을 설명하기 위해 도 22에 도시된 Ⅱ-Ⅱ선을 따라 절개된 단면도이다.
도 22 내지 도 24를 참조하면, 상기 노출된 몰드막(166) 및 산화물 스페이서(199)를 등방성 식각 공정을 통해 제거한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
그러나 상기 등방성 식각 공정에 의해 상기 주변 영역(P)의 산화물 스페이서(199)는 제거되지만 상기 주변 영역(P)의 몰드막(166)은 제거되지 않는다. 상기 주변 영역(P)의 몰드막(166)은 상부의 제2 지지막 패턴(203) 및 측면의 가이드 링(195)에 의해 차단된다. 따라서 상기 주변 영역(P)의 몰드막(166)은 상기 식각액이나 식각 가스에 의해 노출되지 않고 남아있게 된다.
상기 몰드막(166)이 제거되는 동안 지지막 패턴(202, 203), 즉 제1 지지막 패턴(202)과 제2 지지막 패턴(203)의 표면 부위도 함께 제거될 수 있다. 따라서, 상기 몰드막(166)이 제거되는 동안 지지막 패턴(202, 203)이 식각액 또는 식각 가스에 충분히 견딜 수 있도록, 몰드막(166)과 지지막 패턴(202, 203) 사이의 식각 선택비가 큰 것이 바람직하며, 지지막 패턴(202, 203)의 두께가 충분히 두꺼운 것이 또한 바람직하다. 즉, 상기 지지막 패턴(202, 203)의 두께는 몰드막(166)의 두께, 그리고 몰드막(166)과 지지막 패턴(202, 203) 사이의 식각 선택비를 고려하여 결정될 수 있다.
도 25 및 도 26은 본 발명의 일 실시예에 따른 반도체 기판 상에 커패시터를 완성하는 방법들을 설명하기 위한 단면도들이다.
도 25 및 도 26을 참조하면, 상기 셀 영역(C)에서는 제1 지지막 패턴들(202)에 의해 인접하는 스토리지 전극들(193)이 서로 연결되고, 상기 주변 영역(P)에서는 몰드막(166)과 제2 지지막 패턴(203)이 존재하는 상태에서 각 스토리지 전극(193) 및 가이드 링(195) 상에 유전막(205) 및 플레이트 전극(208)을 순차적으로 형성하여 커패시터(211)를 완성한다. 상기 유전막(205) 및 플레이트 전극(208)은 도시된 바와 같이 스토리지 전극들(193), 가이드 링(195) 및 제1 지지막 패턴(202)의 표면들 상에 전체적으로 형성된다. 이 경우, 상기 제1 방향을 따라 위치하는 커패시터들(211)은 서로 소정의 간격으로 이격되는 반면, 제2 방향을 따라 위치하는 커패시터들(211)은 제1 지지막 패턴(202)으로 인하여 인접하는 커패시터들(211) 모두가 서로를 지지하는 구조로 형성된다. 또한 최외각에 위치하는 커패시터(211)들은 제1 지지막 패턴(202)으로 인하여 가이드 링(195)과 서로를 지지하는 구조로 형성된다.
따라서, 커패시터들(211)이 형성된 상태에서 상기 셀 영역(C)과 상기 주변 영역(P)의 단차가 크지 않다.
도 27 및 도 28은 본 발명의 일 실시예에 따른 커패시터 상에 콘택홀을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 27 및 도 28을 참조하면, 셀 영역(C) 및 주변 영역(P)에 제5 층간 절연막(213)을 도포하고 평탄화한다. 상기 제5 층간 절연막(213)의 셀 영역(C)의 플레이트 전극(208)과 주변 영역(P)의 제2 지지막 패턴(203)의 상부에 도포된다.
상기 평탄화된 제5 층간 절연막(213) 상에 제7 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제7 포토레지스트 패턴을 식각 마스크로 이용하여 제5 층간 절연막(213)을 부분적으로 이방성 식각한다. 따라서 제5 층간 절연막(213)에 제2 개구부(185)에 형성된 플레이트 전극(208), 즉 가이드 링(195)에 형성된 플레이트 전극(208)을 노출시키는 제4 콘택홀(215)을 형성한다.
상기 제4 콘택홀(215)은 상기 제2 개구부(185)에 형성된 플레이트 전극(208)을 노출시켜야하므로 상기 제2 개구부(185)의 폭보다 작은 폭을 가지도록 형성된다.
이어서 상기 제4 콘택홀(215)에 도전성 물질을 매립하여 상부 회로 배선을 하부의 반도체 부품에 연결하는 금속 콘택 플러그(217)를 형성한다.
이후, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
도 29는 도 9에 도시된 제2 개구부의 다른 형태를 설명하기 위한 평면도이다.
상기 실시예에서는 제2 개구부(185)가 상기 금속 콘택 플러그(217)를 형성하기 위해 도 9에서와 같이 동일한 폭을 가진 폐곡선 형태로 구비되는 것으로 도시되었지만, 도 29에서와 같이 제2 개구부(185a)는 상기 금속 콘택 플러그(217)가 형성될 부분에서만 큰 폭을 가지고 나머지 부분에서는 작은 폭을 가지도록 형성될 수도 있다. 즉, 상기 금속 콘택 플러그(217)가 형성되는 제2 개구부(185a)의 모서리 부분에서는 큰 폭을 가지고 나머지 부분에서는 작은 폭을 가지도록 형성된다.
도 30은 도 9에 도시된 제2 개구부의 변형된 형태를 설명하기 위한 평면도이고, 도 31은 도 29에 도시된 제2 개구부의 변형된 형태를 설명하기 위한 평면도이다.
도 30을 참조하면, 저면으로부터 수직 상방으로 돌출된 다수의 돌출부(186)를 갖도록 제2 개구부(185)가 형성된다. 도 31를 참조하면, 폭이 큰 부분의 저면으로부터 수직 상방으로 돌출된 다수의 돌출부(186a)를 갖도록 제2 개구부(185a)가 형성된다. 상기와 같이 제2 개구부(185, 185a)에 돌출부(186, 186a)가 형성되어 있어 상기 제2 개구부(185, 185a)에 가이드 링(195) 형성 후 상기 가이드 링(195)을 스토리지 전극(193)이나 플레이트 전극(208)을 형성하는 도전막으로 용이하게 매립할 수 있다. 따라서 이후 커패시터 상에 층간 절연물 증착시 상기 가이드 링(195)이 완전히 매립되어 있으므로 상기 제2 개구부(185, 185a)의 폭이 충분하지 않아 보이드(void)가 형성되는 것을 방지한다.
도 32 및 도 33은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 평면도들이다.
도 32는 반도체 기판의 표면을 노출시키는 제1 개구부 및 제2 개구부를 형성하는 단계를 설명하기 위한 평면도이며, 도 33은 완성된 스토리지 전극 및 가이드 링을 설명하기 위한 평면도이다.
상기 실시예에서는 제2 개구부(385)의 형태 및 위치 그리고 가이드 링(395)의 형태 및 위치를 제외하고는 상기 일 실시예의 반도체 장치 제조 방법과 동일한 공정을 수행하여 커패시터를 제조하므로 구체적인 제조 방법에 대한 설명은 생략한다. 또한 상기 실시예에서는 상기 일 실시예와는 달리 금속 콘택 플러그가 가이드 링(395)의 부위에 형성되지 않고 주변 영역(P)에 형성된다.
도 32를 참조하면, 셀 영역(C) 내에 다수의 제1 개구부(384, 384a)가 형성된다. 다수의 제2 개구부(385)는 다수의 개구(384, 384a) 중 최외각에 위치하는 제1 개구부(384a)들을 서로 연결한다. 즉, 제2 개구부들(385)은 셀 영역(C) 내에 위치한다. 따라서 금속 콘택 플러그는 커패시터 형성 후 제2 개구부(385)에 형성되지 않고 주변 영역(P)에 형성된다.
도 33을 참조하면, 가이드 링(395)은 제1 개구부(384a) 중 최외각 개구부의 측벽 및 저면과 제2 개구부들(385)의 측벽 및 저면을 따라 형성된다.
상기 가이드 링(395)을 스토리지 전극이나 플레이트 전극을 형성하는 도전막으로 용이하게 매립할 수 있도록 상기 제2 개구부들(385)의 폭을 좁게 할 수도 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들에 따른 반도체 장치 제조 방법은 셀 영역에 인접하는 스토리지 전극을 상호적으로 지지하며 상기 스토리지 전극의 상부를 감싸는 제1 지지막 패턴 및 주변 영역의 몰드막 상부에 상기 몰드막의 식각을 방지하는 제2 지지막 패턴을 형성하고, 상기 셀 영역과 주변 영역 사이에 가이드 링을 형성하여 상기 몰드막의 식각을 방지한다. 따라서 상기 셀 영역과 주변 영역의 단차가 감소되므로 상기 셀 영역과 주변 영역의 단차를 감소시키기 위한 별도의 공정이 불필요하고, 반도체 장치 제조 공정을 단순화할 수 있다. 또한 상기 반도체 장치 제조 공정이 줄어들게 되므로 상기 반도체 장치의 제조 비용을 줄일 수 있고, 반도체 장치 제조 공정 시간을 단축하여 생산성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자의 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 기판 상에 도전성 구조물들을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 도전성 구조물들 상에 몰드막들 및 연마 저지막을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 기판의 표면을 노출시키는 제1 개구부 및 제2 개구부를 형성하는 방법을 설명하기 위한 평면도이다.
도 10은 도 9에 도시한 Ⅰ-Ⅰ 선에 따른 단면도이다.
도 11은 도 9에 도시한 Ⅱ-Ⅱ 선에 따른 단면도이다.
도 12는 도 10 및 도 11에 도시된 제1 개구부 및 제2 개구부의 내측면들 상에 형성된 도전막 및 제2 희생막을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다.
도 13은 도 10 및 도 11에 도시된 제1 개구부 및 제2 개구부의 내측면들 상에 형성된 도전막 및 제2 희생막을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 14는 도 10 및 도 11에 도시된 제1 개구부의 내측면 상에 형성된 스토리지 전극 및 제2 개구부의 내측면 상에 형성된 가이드링을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다.
도 15는 도 7 및 도 8에 도시된 제1 개구부의 내측면 상에 형성된 스토리지 전극 및 제2 개구부의 내측면 상에 형성된 가이드링을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 16은 도 14 및 도 15에 도시된 지지막, 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다.
도 17은 도 14 및 도 15에 도시된 지지막, 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 스페이서 산화막을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 18은 도 14 및 도 15에 도시된 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다.
도 19는 도 14 및 도 15에 도시된 스토리지 전극 및 가이드 링의 상부 측벽 상에 형성된 산화물 스페이서를 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 20은 도 18 및 도 19에 도시된 지지막으로부터 형성된 지지막 패턴 및 식각 방지 패턴을 설명하기 위해 도 9에 도시된 제1방향을 따라 절개된 단면도이다.
도 21은 도 18 및 도 19에 도시된 지지막으로부터 형성된 지지막 패턴 및 식각 방지 패턴을 설명하기 위해 도 9에 도시된 제2방향을 따라 절개된 단면도이다.
도 22는 본 발명의 일 실시예에 따른 완성된 스토리지 전극 및 가이드 링을 설명하기 위한 평면도이다.
도 23은 도 22에 도시된 스토리지 전극 및 가이드 링을 설명하기 위해 도 22에 도시된 Ⅰ-Ⅰ선을 따라 절개된 단면도이다.
도 24는 도 22에 도시된 스토리지 전극 및 가이드 링을 설명하기 위해 도 22에 도시된 Ⅱ-Ⅱ선을 따라 절개된 단면도이다.
도 25 및 도 26은 본 발명의 일 실시예에 따른 반도체 기판 상에 커패시터를 완성하는 방법들을 설명하기 위한 단면도들이다.
도 27 및 도 28은 본 발명의 일 실시예에 따른 커패시터 상에 콘택홀을 형성하는 방법들을 설명하기 위한 단면도들이다.
도 29는 도 9에 도시된 제2 개구부의 다른 형태를 설명하기 위한 평면도이다.
도 30은 도 9에 도시된 제2 개구부의 변형된 형태를 설명하기 위한 평면도이다.
도 31은 도 29에 도시된 제2 개구부의 변형된 형태를 설명하기 위한 평면도이다.
도 32는 본 발명의 다른 실시예에 따른 반도체 기판의 표면을 노출시키는 제1 개구부 및 제2 개구부를 형성하는 방법을 설명하기 위한 평면도이다.
도 33은 본 발명의 다른 실시예에 따른 완성된 스토리지 전극 및 가이드 링을 설명하기 위한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
160 : 제4 층간 절연막 163 : 식각 저지막
166 : 몰드막 169 : 지지막
172 : 희생막 175 : 연마 저지막
176 : 버퍼 산화막 178 : 제3 마스크층
181 : 마스크 184 : 제1 개구부
185 : 제2 개구부 187 : 도전막
190 : 제2 희생막 196 : 스페이서 산화막
199 : 산화물 스페이서 202 : 제1 지지막 패턴
203 : 제2 지지막 패턴 205 : 유전막
208 : 플레이트 전극 211 : 커패시터
384 : 제1 개구부 385 : 제2 개구부
395 : 가이드 링 402 : 제1 지지막 패턴
403 : 제2 지지막 패턴

Claims (17)

  1. 기판 상에 형성한 지지막을 포함하는 다수의 박막들을 패터닝함으로서 상기 기판의 셀 영역에는 콘택 패드의 상부면을 노출시키는 제1 개구부를 형성하고, 상기 셀 영역과 페리 영역의 경계 영역에는 제2 개구부를 형성하는 단계;
    상기 제1 개구부 및 제2 개구부 각각의 내측면 상에 연속적으로 형성한 도전막의 일부를 제거함으로서 상기 제1 개구부의 측벽 및 저면에는 스토리지 전극을 형성하고, 상기 제2 개구부의 측벽 및 저면에는 가이드 링을 형성하는 단계;
    상기 셀 영역에서는 상기 지지막이 부분적으로 남아있고 상기 주변 영역에서는 상기 지지막의 표면이 노출되도록 상기 다수의 박막을 식각함으로서 상기 셀 영역에서는 상기 스토리지 전극과 인접하는 스토리지 전극을 서로 지지하면서 상기 스토리지 전극의 상부를 감싸고, 상기 주변 영역에서는 상기 지지막 하부의 식각을 방지하기 위한 지지막 패턴을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 플레이트 전극의 상부에 형성되는 층간 절연막을 식각하여 상기 제2 개구부의 폭보다 작은 폭을 가지며, 상기 제2 개구부에 형성된 플레이트 전극의 표면을 노출시키는 금속 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 제2 개구부는 상기 금속 콘택홀이 형성되는 부분에서만 상기 금속 콘택홀의 폭보다 더 큰 폭을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 지지막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 다수의 박막 중 상기 지지막은 나머지 박막에 비해 높은 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 제2 개구부는 매립을 위해 저면으로부터 돌출되는 다수의 돌출부를 갖도록 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 스토리지 전극 및 가이드 링을 형성하는 단계는,
    상기 제1 개구부의 측벽 및 저면 그리고 상기 제2 개구부의 측벽 및 저면에 연속적으로 도전막을 형성하는 단계;
    상기 도전막이 형성된 제1 개구부 및 제2 개구부 내부를 절연물질로 매립하여 식각에서 희생 기능을 갖는 희생막을 형성하는 단계; 및
    상기 다수의 박막 상에 위치하는 상기 도전막이 완전히 제거되도록 상기 희생막 및 도전막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 지지막 패턴 및 식각 방지 패턴을 형성하는 단계는,
    상기 지지막의 표면이 노출되도록 상기 희생막 및 다수의 박막을 제거하는 단계;
    상기 노출된 지지막, 상기 스토리지 전극과 상기 가이드 링의 표면 및 상기 희생막 상에 스페이서 산화막을 형성하는 단계;
    상기 스토리지 전극 사이의 간격이 넓은 부위에 형성된 스페이서 산화막은 제거되고, 상기 스토리지 전극 사이의 간격이 좁은 부위에 형성된 스페이서 산화막 및 상기 주변 영역의 지지막 상부의 스페이서 산화막은 남아있도록 상기 스페이서 산화막을 이방성 식각하여 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각 마스크로 하여 상기 스페이서 산화막의 제거에 의해노출된 지지막을 식각하는 단계를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 스페이서 산화막은 상기 셀 영역보다 상기 주변 영역에 더 두껍게 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제8항에 있어서, 상기 스페이서 산화막은 BPSG(Boro Phosphor Silicate Glass) 또는 USG(Undoped Silicate Glass)으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 기판 상에 형성한 지지막을 포함하는 다수의 박막들의 패터닝함으로서 상기 기판의 셀 영역에는 콘택 패드의 상부면을 노출시키는 제1 개구부들을 형성하고, 상기 제1 개구부들 중 최외각에 위치하는 개구부들이 서로 연결되는 부위에는 제2 개구부를 형성하는 단계;
    상기 제1 개구부 및 제2 개구부의 내측면 상에 연속적으로 형성한 도전막의 일부를 제거함으로서 상기 최외각에 위치하는 개구부들을 제외한 제1 개구부들의 측벽 및 저면에 스토리지 전극을 형성하고, 상기 최외각에 위치하는 개구부들 및 상기 제2 개구부들의 측벽 및 저면에는 가이드 링을 형성하는 단계;
    상기 셀 영역에서는 상기 지지막이 부분적으로 남아있고 상기 주변 영역에서는 상기 지지막의 표면이 노출되도록 상기 다수의 박막을 식각함으로서 상기 셀 영역에서는 상기 스토리지 전극과 인접하는 스토리지 전극을 서로 지지하면서 상기 스토리지 전극의 상부를 감싸고, 상기 주변 영역에서는 상기 지지막 하부의 식각을 방지하기 위한 지지막 패턴을 형성하는 단계; 및
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 지지막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제11항에 있어서, 상기 다수의 박막 중 상기 지지막은 나머지 박막에 비해 높은 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제11항에 있어서, 상기 스토리지 전극 및 가이드 링을 형성하는 단계는,
    상기 제1 개구부의 측벽 및 저면 그리고 상기 제2 개구부의 측벽 및 저면에 연속적으로 도전막을 형성하는 단계;
    상기 도전막이 형성된 제1 개구부 및 제2 개구부 내부를 절연물질로 매립하여 식각에서 희생 기능을 갖는 희생막을 형성하는 단계; 및
    상기 다수의 박막 상에 위치하는 상기 도전막이 완전히 제거되도록 상기 희생막 및 도전막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 지지막 패턴을 형성하는 단계는,
    상기 지지막의 표면이 노출되도록 상기 희생막 및 다수의 박막을 제거하는 단계;
    상기 노출된 지지막 표면, 상기 스토리지 전극과 상기 가이드 링의 표면 및 상기 희생막 상에 스페이서 산화막을 형성하는 단계;
    상기 스토리지 전극 사이의 간격이 넓은 부위에 형성된 스페이서 산화막은 제거되고, 상기 스토리지 전극 사이의 간격이 좁은 부위에 형성된 스페이서 산화막 및 상기 주변 영역의 지지막 상부의 스페이서 산화막은 남아있도록 상기 스페이서 산화막을 이방성 식각하여 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각 마스크로 하여 상기 스페이서 산화막의 제거에 의해 노출된 지지막을 식각하는 단계를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 상기 스페이서 산화막은 상기 셀 영역보다 상기 주변 영역에 더 두껍게 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제15항에 있어서, 상기 스페이서 산화막은 BPSG(Boro Phosphor Silicate Glass) 또는 USG(Undoped Silicate Glass)으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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