KR20090098550A - 커패시터를 구비하는 반도체 소자의 제조 방법 및 이에의해 제조된 반도체 소자 - Google Patents
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Abstract
커패시터를 구비하는 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 몰딩막을 형성하는 것을 구비한다. 상기 몰딩막 상에 서로 이격된 지지 패턴들을 형성한다. 상기 몰딩막을 관통하는 스토리지 노드 전극들을 형성하는 것을 구비한다. 상기 스토리지 노드 전극들은 상기 지지 패턴에 의해 서로 지지되도록 상기 지지 패턴의 양측벽들 상에 형성된다. 상기 몰딩막을 제거한다. 상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 유전막을 형성한다. 상기 유전막 상에 플레이트 전극을 형성한다. 아울러, 이에 의해 제조되는 반도체 소자 역시 제공된다.
스토리지 노드, 쓰러짐(leaning) 현상
Description
본 발명은 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것으로, 보다 상세하게는 커패시터를 구비하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것이다.
최근 반도체 소자의 집적도가 급격히 증가함에 따라 반도체 소자의 셀 단면적은 급격하게 감소하고 있으며, 이에 따라 커패시터를 포함하는 반도체 메모리 소자, 예를 들면 디램(DRAM)에서 소자 동작에 필요한 커패시턴스를 확보하기가 점점 어려워지고 있는 실정이다. 따라서, 보다 큰 커패시턴스를 얻기 위하여 얇은 유전체막 두께를 확보하거나, 유전율이 높은 물질을 사용하여 유전체막을 형성시키고 있다. 그러나, 가장 보편적으로 이용되고 있는 방법으로서 커패시터 전극을 이루는 스토리지 노드의 표면적을 늘이기 위하여 스토리지 노드의 형태를 입체적으로 형성하는 방법이 있는데, 그 중의 한 형태가 실린더형 스토리지 노드를 형성하는 것이다.
이와 같은 용도로 이용되고 있는 실린더형 스토리지 노드는 집적도의 증가로 인하여 그 폭에 비해 훨씬 큰 높이를 갖도록 형성될 수 있다. 그 결과, 상기 스토리지 노드는 공정 중에 콘택 플러그상에서 그 형태를 유지하지 못하고 쓰러지는 쓰러짐현상(Leaning)이 빈번하게 발생하고 있다. 예를 들면, 세정공정 중 세정액의 표면장력으로 인하여 스토리지 노드의 휨이 발생하여 쓰러지는 현상이 일어나거나, 후속 열처리 공정에서 스트레스를 받아 스토리지 노드의 변형이 유발되기 쉽다.
한편, 상술한 바를 개선하기 위하여 여러 가지 방안들이 시도되고 있다. 이러한 방안으로 반도체 메모리 소자의 제조 방법이 미국등록특허 제7,067,385 호에 "반도체 소자의 형성시 수직 방향 커패시터들에 사용되는 지지체(support for vertically oriented capacitors during the formation of a semiconductor device)" 라는 제목으로 호머 등(Homer et al.)에 의해 개시된 바 있다. 호머 등에 따르면, 몰딩막 내에 지지막을 형성한 후에, 상기 몰딩막과 상기 지지막을 관통하는 스토리지 노드 콘택들을 형성한다. 이어서, 상기 스토리지 노드 콘택들 사이에 상기 지지막으로 이루어지 지지체를 잔류시키도록 사진 식각 공정을 이용하여 이들 사이의 상기 지지막을 제외한 나머지를 제거한다. 상술한 공정에 의해 지지체가 형성되는 경우에, 정교한 공정을 요구하는 사진 공정을 수행해야 한다. 그러나, 반도체 소자의 집적도가 증가됨에 따라 상기 사진 공정에서 오정렬이 발생될 수 있어, 상기 스토리지 노드 전극들 사이에 상기지지막이 잔존되지 않을 수 있다. 그 결과, 상술한 공정을 이용하더라도 상기 스토리지 노드 전극들의 쓰러짐 또는 변형을 방지하기 위한 근본적인 해결책이 될 수 없다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 노드 전극의 쓰러짐 현상을 방지할 수 있는 지지패턴들이 배치된 스토리지 노드 전극들을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 전극의 쓰러짐 현상을 방지할 수 있는 지지패턴들이 배치된 스토리지 노드 전극들을 갖는 반도체 소자를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 몰딩막을 형성하는 것을 구비한다. 상기 몰딩막 상에 서로 이격된 지지 패턴들을 형성한다. 상기 몰딩막을 관통하는 스토리지 노드 전극들을 형성하는 것을 구비한다. 상기 스토리지 노드 전극들은 상기 지지 패턴에 의해 서로 지지되도록 상기 지지 패턴의 양측벽들 상에 형성된다. 상기 몰딩막을 제거한다. 상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 유전막을 형성한다. 상기 유전막 상에 플레이트 전극을 형성한다.
본 발명의 몇몇 실시예에서, 상기 지지 패턴들은 서로 평행하는 라인 형상을 갖도록 형성될 수 있다. 이 경우에, 상기 스토리지 노드 전극들은 상기 지지 패턴의 연장 방향과 평행한 상기 지지 패턴의 양측벽들 상에 형성됨과 아울러서, 상기 연장 방향을 따라 소정 간격 이격되어 형성될 수 있다. 또한, 상기 이웃하는 지지 패턴들 사이의 상기 스토리지 노드 전극들은 인접한 상기 지지 패턴들의 측벽들 상에 형성될 수있다.
다른 실시예들에서, 상기 지지 패턴들은 행들 및 열들을 따라 소정의 배열을 갖도록 형성되되, 상기 지지 패턴들은 홀수 행과 홀수 열의 교차점들 및 짝수 행과 짝수 열의 교차점들에 형성될 수 있다.
또 다른 실시예들에서, 상기 지지 패턴들은 행들 및 열들을 따라 소정의 배열을 갖도록 형성되되, 상기 지지 패턴들은 홀수 행과 홀수 열의 교차점들 및 짝수 행과 짝수 열의 교차점들에 형성될 수 있다.
또 다른 실시예들에서, 상기 몰딩막을 형성하기 전에, 상기 기판 상에 하부 도전성 라인들을 갖는 층간절연막을 형성하는 것을 더 포함하되, 상기 지지 패턴은 상기 하부 도전성 라인들과 중첩되도록 형성될 수 있다. 이 경우에, 상기 하부 도전성 라인들은 비트 라인들로 형성되고 상기 비트 라인들의 각각은 통과부(passing part) 및 상기 기판과 전기적으로 연결되는 영역으로 상기 통과부보다 큰 폭을 갖는 콘택부를 번갈아가면서 반복적으로 구비하도록 형성되되, 상기 지지 패턴들의 각각은 상기 통과부와 중첩되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 지지 패턴들은 상기 몰딩막에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 이 경우에, 상기 몰딩막은 실리콘 산화막으로 형성되며, 상기 지지 패턴들은 실리콘 질화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 스토리지 노드 전극들을 형성하는 것은 상기 지 지 패턴들 사이에 노출된 몰딩막 상에 매립막 패턴들을 형성하는 것을 구비할 수 있다. 상기 매립막 패턴들 및 상기 몰딩막을 패터닝하여 상기 지지 패턴들의 양측에 스토리지 노드 홀들을 형성한다. 상기 스토리지 노드 홀들을 갖는 상기 기판과 일치하는(consistent with) 표면 프로파일을 갖도록 스토리지 노드막을 형성한다. 상기 매립막 패턴들 및 상기 지지 패턴들의 상부면들 상의 상기 스토리지 노드막을 제거하여 상기 스토리지 노드 콘택홀들로부터 연장되어 상기 지지 패턴들의 측벽들 상에 상기 스토리지 노드 전극들을 형성한다.
또한, 상기 매립막 패턴들은 상기 몰딩막과 동일한 물질막으로 형성되되, 상기 몰딩막을 제거하는 동안에 상기 매립막 패턴들을 제거할 수 있다.
아울러, 상기 몰딩막을 형성하기 전에, 상기 기판과 상기 몰딩막 사이에 제공되는 스토리지 노드 플러그들을 형성할 수 있다. 상기 스토리지 노드 홀들은 상기 스토리지 노드 플러그들을 노출시키도록 형성될 수 있다.
이에 더하여, 상기 지지 패턴들이 서로 평행한 라인 형상을 갖도록 형성되는 경우에, 상기 스토리지 노드 홀들을 형성하는 것은 상기 지지 패턴들을 가로질러 배치됨과 아울러서 서로 평행한 라인 형상들을 갖는 포토레지스트 패턴들을 형성하는 것을 구비할 수 있다. 상기 포토레지스트 패턴들 및 상기 지지 패턴들을 식각 마스크로 하여 상기 매립막 패턴들 및 상기 몰딩막을 식각할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 반도체 소자가 제공된다. 상기 반도체 소자는 기판 상에 서로 평행하는 라인 형상들을 갖는 지지 패턴들을 구비한다. 상기 지지 패턴의 연장 방향과 평행한 상기 지지 패턴의 양측벽들 상에 형성되어 상기 지지 패턴에 의해 서로 지지됨과 아울러서, 상기 연장 방향을 따라 소정 간격 이격되어 스토리지 노드 전극들이 형성된다. 상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 유전막이 배치된다. 상기 유전막 상에 플레이트 전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 기판 및 상기 스토리지 노드 전극들 사이에 층간절연막이 배치될 수 있다. 상기 층간절연막 내에 하부 도전성 라인들이 배치될 수 있다. 상기 층간절연막 내에 제공되며 상기 하부 도전성 라인들 사이에 스토리지 노드 플러그들이 배치될 수 있다. 상기 지지 패턴들은 상기 하부 도전성 라인들과 중첩되도록 제공되며, 상기 스토리지 노드 전극들은 상기 스토리지 노드 플러그들 상에 형성될 수 있다. 상기 하부 도전성 라인들은 비트 라인들일 수 있다.
다른 실시예들에서, 상기 스토리지 노드 전극들의 상부단들(upper ends)이 상기 지지 패턴들의 측벽들 상에 접촉될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 양태에 따르면, 반도체 소자가 제공된다. 상기 반도체 소자는 기판 상에 행들 및 열들을 따라 배치되되, 홀수 행과 홀수 열의 교차점들 및 짝수 행과 짝수 열의 교차점들에 형성되는 지지 패턴들을 구비한다. 상기 지지 패턴들의 각각의 양측에 배치되며, 상기 지지 패턴들에 지지되는 스토리지 노드 전극들이 형성된다. 상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 배치되는 유전막이 형성된다. 상기 유전막 상에 배치되는 플레이트 전극이 형성된다.
본 발명의 몇몇 실시예들에서, 상기 기판 및 상기 스토리지 노드 전극들 사이에 배치되는 층간절연막이 형성될 수 있다. 상기 층간절연막 내에 배치되는 비트 라인들이 형성될 수 있다. 상기 층간절연막 내에 제공되며 상기 비트 라인들 사이에 배치되는 스토리지 노드 플러그들이 형성될 수 있다. 상기 비트 라인들의 각각은 통과부(passing part) 및 상기 기판과 전기적으로 연결되며 상기 통과부보다 큰 폭을 갖는 콘택부를 번갈아가면서 반복적으로 구비하며, 상기 비트 라인들의 통과부들은 상기 지지 패턴들과 중첩되게 형성될 수 있다. 상기 스토리지 노드 전극들은 상기 스토리지 노드 플러그들 상에 형성될 수 있다.
다른 실시예들에서, 상기 스토리지 노드 전극들의 상부단들(upper ends)이 상기 지지 패턴들의 측벽들 상에 접촉될 수 있다.
본 발명에 따르면, 스토리지 노드 전극들의 최상부 끝단을 서로 연결시키는 지지 패턴들을 형성함으로써 상기 스토리지 노드 전극들의 쓰러짐 현상을 방지할 수 있다. 한편, 상기 스토리지 노드 전극들은 스토리지 노드 홀들을 채우면서 스토리지 노드 플러그들 상에 형성됨으로써 상기 스토리지 노드 플러그들과 전기적으로 연결될 수 있다. 또한, 상기 스토리지 노드 플러그들 사이에는 비트 라인과 같은 하부 도전성 라인들이 형성될 수 있다. 이 경우에, 상기 지지 패턴들은 상기 하부 도전성 라인들에 중첩되어 형성된다. 그 결과, 상기 스토리지 노드 홀들의 형성시 상기 지지 패턴들을 식각 마스크로 사용함으로써 상기 스토리지 노드 홀들은 인접한 상기 스토리지 노드 플러그들을 노출시키지 않을 수 있다. 즉, 상기 스토리지 노드 홀들은 자기정렬되어 형성되어 이들의 오정렬이 방지될 수 있다. 따라서, 상기 지지 패턴들에 의해 지지되는 상기 스토리지 노드 전극들을 반도체 소자에 적용함으로써 상기 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
이하, 도 1 내지 도 8b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 도 1는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이며, 도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 1의 I-I'선을 따라 절단한 공정 단면도들이고, 도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 1의 II-II'선을 따라 절단한 공정 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100) 내에 소자분리막(104)을 형성하여 활성영역들(102)을 한정할 수 있다. 상기 기판(100)은 반도체 기판으로 제공될 수 있으며, 단결정 반도체 기판 또는 단결정 반도체 바디층을 갖는 에스오아이(SOI; Silicon On Insulator) 기판으로 형성될 수 있다. 상기 단결정 반도체 기판 또는 상기 단결정 반도체 바디층은 실리콘층, 저마늄층 또는 실리콘 저마늄 등을 포함할 수 있다. 상기 소자분리막(104)은 트렌치소자분리 기술을 이용하여 형성할 수 있다. 상기 소자분리막(104)은 실리콘산화막 등과 같은 절연막으로 형성할 수 있다.
상기 활성영역들(102)을 갖는 상기 기판(100) 상에 게이트 패턴들(117)을 형성할 수 있다. 상기 게이트 패턴들(117)은 도 1에 도시된 바와 같이, 상기 활성영역들(102)을 가로지르면서 연장되어 워드 라인들을 구성할 수 있다. 상기 게이트 패턴들(117)의 각각은 차례로 적층된 게이트 절연막(115) 및 게이트 전극(116)을 구비하도록 형성될 수 있다. 상기 게이트 절연막(115)은 열산화막 또는 고유전막(high-k dielectric layer)으로 형성될 수 있다. 상기 게이트 전극(116)은 도핑된 실리콘막 또는 금속막으로 형성될 수 있다. 도면에 도시되지 않았으나, 상기 게이트 패턴들(117) 상부에 실리콘 질화막을 포함하는 캐핑막 패턴들이 추가로 형성될 수 있다. 이에 더하여, 상기 게이트 패턴들(117)의 측벽들 상에는 게이트 스페이서들(118)을 형성할 수 있다. 상기 게이트 스페이서들(118)은 실리콘 질화막으로 형성될 수 있다. 한편, 도시되어 있지 않으나, 상기 게이트 패턴들(117) 양측의 상기 활성영역(102)에는 불순물 영역들이 형성될 수 있다.
상기 게이트 패턴들(117)을 갖는 기판(100) 상에 하부 층간절연막(110)을 형성할 수 있다. 상기 하부 층간절연막(110)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 층간절연막(110)을 관통하여 상기 게이트 패턴들(117)의 양측의 상기 활성영역들(102) 상에 랜딩 패드들(112, 114)을 형성할 수 있다. 도 2의 하나의 활성영역(102)을 예로 들어 설명하면, 상기 랜딩 패드들(112, 114)은 상기 게이트 패턴들(117) 사이에 제공되는 상기 활성영역(102) 상에 비트 라인 랜딩 패드(112) 및 상기 게이트 패턴들(117)의 일측에 제공되며 상기 비트 라인 랜딩 패드(112)의 반대측에 배치되는 스토리지 랜딩 패드들(114)로 구성될 수 있다. 상기 랜딩 패드들(112, 114)은 상기 게이트 스페이서들(118)과 상기 하부 층간절연막(110)의 식각 선택비를 이용하는 자기정렬 공정(self-align process)을 사용하여 형성될 수 있다. 상기 랜딩 패드들(112, 114)은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다.
상기 하부 층간절연막(110) 상에 상기 워드 라인들(117)을 가로지르는 비트 라인들(124)을 갖는 상부 층간절연막(120)을 형성할 수 있다. 상기 상부 층간절연막(120)은 상기 하부 층간절연막(110)과 실질적으로 동일한 물질막으로 형성될 수 있다. 상기 비트 라인들(124)의 각각은 상기 비트 라인 랜딩 패드들(112)로 연장되는 비트 라인 플러그들(122)을 통하여 상기 비트 라인 랜딩 패드들(112)과 전기적으로 연결될 수 있다. 이 경우에, 상기 비트 라인들(124)의 각각은 상기 비트 라인 플러그(122)와 연결되는 부분을 갖는 콘택부(124t) 및 상기 비트 라인 플러그(122)와 연결되지 않는 통과부(124p)를 번갈아가면서 반복적으로(alternatively and repeatedly) 구비하도록 형성될 수 있다. 도 2에 도시된 바와 같이, 상기 콘택부들(124t)은 상기 통과부들(124p)보다 큰 폭을 갖도록 설계될 수 있다. 이는 상기 비트 라인 플러그(122)와 콘택 면적을 증가시켜 공정 여유도(margine)를 확보하기 위함이다. 한편, 상기 비트 라인들(124) 및 상기 비트 라인 플러그들(122)은 도핑된 실리콘막 또는 금속막으로 형성될 수 있다.
상기 상부 층간절연막(120)을 관통하여 상기 비트 라인들(124) 사이에 배치되며, 소정 간격으로 이격되게 스토리지 노드 플러그들(126)을 형성할 수 있다. 이 경우에, 상기 스토리지 노드 플러그들(126)은 상기 스토리지 랜딩 패드들(114) 상에 형성되어 이들과 전기적으로 연결될 수 있다.
상기 스토리지 노드 플러그들(126)을 갖는 상기 상부 층간절연막(120) 상에 몰딩막(140)을 형성한다. 상기 몰딩막(140)은 상기 하부 층간절연막(110)과 동일하게 실리콘 산화막으로 형성될 수 있다. 이에 더하여, 상기 몰딩막(140) 및 상기 상부 층간절연막(120) 사이에 개재되는 식각 저지막(130)이 추가로 형성될 수 있다. 상기 식각 저지막(130)은 상기 몰딩막(140)에 대하여 식각 선택비를 갖는 물질막으로서 실리콘 질화막으로 형성될 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 몰딩막(140) 상에 서로 이격된 지지 패턴들(142)을 형성할 수 있다. 상기 지지 패턴들(142)은 상기 워드 라인들(117) 또는 상기 비트 라인들(124)과 같은 하부 도전성 라인들과 중첩되도록 형성될 수 있다. 본 실시예에서는 상기 지지 패턴들(142)이 열 방향(Y)을 따라 소정 간격 이격되며, 행 방향(X)으로 연장되어 상기 비트 라인들(124)과 중첩되는 것을 예로 들 어 설명한다. 이에 따라, 상기 지지 패턴들(142)은 상기 행 방향(X)으로 연장되며, 서로 평행하는 라인 형상들을 갖도록 형성될 수 있다. 또한, 상기 지지 패턴들(142)은 상기 비트 라인들(124)의 통과부들(124p)과 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 한편, 상기 지지 패턴들(142)은 상기 몰딩막(140)에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
상기 지지 패턴들(142)을 갖는 상기 기판(100)의 전면에 매립막을 형성할 수 있다. 상기 매립막은 상기 몰딩막(140)과 동일한 물질막으로 형성될 수 있다. 상기 지지 패턴들(142)의 상부면을 노출시키도록 상기 매립막에 대하여 평탄화 공정을 진행하여 상기 지지 패턴들(142) 사이의 상기 몰딩막(140) 상에 잔존하는 매립막 패턴들(144)을 형성할 수 있다. 본 실시예에서는 상기 매립막 패턴들(144)이 적용된 것으로 예로 드나, 공정에 따라 이는 생략될 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 지지 패턴들(142) 및 상기 매립막 패턴들(144) 상에 상기 지지 패턴들(142)을 가로지르며, 서로 평행한 라인 형상들을 갖는 포토레지스트 패턴들(145)을 형성할 수 있다. 이 경우에, 상기 포토레지스트 패턴들(145)은 상기 워드 라인들(117)과 중첩되도록 형성될 수 있다. 그 결과, 상기 지지 패턴들(142) 및 상기 포토레지스트 패턴들(145)에 의해 둘러싸이는 영역들은 상기 스토리지 노드 플러그들(126)과 중첩될 수 있다. 이 경우에, 상기 라인 형상들의 지지 패턴들(142) 및 상기 라인 형상들의 포토레지스트 패턴들(145)을 조합하여 형성된 개구부들을 갖는 마스크 패턴은 홀 형상의 포토레지스트 패턴의 형 성에 비하여 용이하게 형성될 수 있다.
이어서, 상기 지지 패턴들(142) 및 상기 포토레지스트 패턴들(145)을 식각 마스크로 사용하여 상기 매립막 패턴들(144) 및 상기 몰딩막(140)을 식각할 수 있다. 상술한 식각 공정은 식각 저지막(130)까지 진행될 수 있으며, 별도로 상기 식각 저지막(130)에 대하여 식각 공정을 수행할 수 있다. 그 결과, 상기 지지 패턴들(142)의 양측에 상기 스토리지 노드 플러그들(126)을 노출시키는 스토리지 노드 홀들(146)을 형성할 수 있다. 이 경우에, 상기 지지 패턴들(142) 사이의 상기 스토리지 노드 홀들(146)의 각각은 상기 열 방향(Y)을 따라 인접한 상기 지지 패턴들(142)의 측벽들과 수직적으로 자기정렬되어(self-aligned) 형성될 수 있다. 또한, 상기 지지 패턴들(142) 사이의 상기 스토리지 노드 홀들(146)은 상기 지지 패턴들(142)의 연장 방향 즉, 상기 행 방향(X)을 따라 소정 간격으로 이격되어 배열될 수 있다. 본 실시예에서는 상기 스토리지 노드 홀들(146)을 형성하는 과정에서 상기 지지 패턴들(142)을 이용함으로써 상기 스토리지 노드 홀들(146)의 각각은 이에 상응하는 스토리지 노드 플러그(126)에 인접한 스토리지 노드 플러그(126)를 노출시키지 않는다. 즉, 상기 스토리지 노드 홀들(146)의 오정렬을 방지함으로 인하여 공정 여유도(margine)가 확보될 수 있다.
한편, 상기 스토리지 노드 홀들(146)은 홀 형상의 개구부를 갖는 포토레지스트 패턴을 이용하여 다양한 배열을 갖도록 형성될 수 있다. 예를 들면, 상기 이웃하는 지지 패턴들(142) 사이의 스토리지 노드 홀들은 상술한 바와 같이, 상기 행(X) 방향을 따라 소정 간격으로 이격되어 형성될 수 있다. 그러나, 상기 이웃하 는 지지 패턴들(142) 사이의 상기 스토리지 노드 홀들은 상기 열(Y) 방향을 따라 인접한 상기 지지 패턴들(142)의 측벽들 중 하나에만 정렬되도록 형성된다. 이 경우에, 상기 이웃하는 지지 패턴들(142) 사이의 상기 스토리지 노드 홀들은 서로 다른 지지 패턴들(142)의 측벽들과 정렬되도록 어긋나게 형성될 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 포토레지스트 패턴들(145)을 제거한 후에, 상기 스토리지 노드 홀들(146)을 갖는 상기 기판(100)과 일치하는(consistent with) 표면 프로파일을 갖도록 스토리지 노드막(148)을 형성한다. 상기 스토리지 노드막(148)은 도전막으로서 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 스토리지 노드막(148)은 균일한 두께를 갖도록 저압화학기상증착(low pressure chemical vapor deposition; LPCVD) 또는 원자층증착법(atomic layer deposition; ALD)을 사용하여 형성될 수 있다.
상기 스토리지 노드막(148) 상에 상기 스토리지 노드 홀들(146)을 채우는 희생막(150)을 형성할 수 있다. 상기 희생막(150)은 상기 몰딩막(140)과 동일한 물질막으로 형성될 수 있으며, 예를 들어, 실리콘 산화막으로 형성될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 지지 패턴들(142) 및 상기 매립막 패턴들(144)의 상부면들이 노출되도록 상기 희생막(150) 및 상기 스토리지 노드막(148)을 평탄화할 수 있다. 상기 평탄화는 화학적기계적연마공정(chemical mechanical polishing; CMP) 또는 에치백(ethcback) 공정을 사용하여 수행될 수 있다. 그 결과, 상기 스토리지 노드막(148)은 상기 스토리지 노드 홀들(146)의 각각에 잔존함과 아울러서 이들로부터 연장되어 상기 스토리지 노드 홀들(146)의 양측 에 형성된 상기 지지 패턴들(142)의 측벽들 상에 잔존될 수 있다. 즉, 상기 스토리지 노드막(148)에 대하여 노드 분리함으로써 스토리지 노드 전극들(148a)이 형성된다. 또한, 상기 스토리지 노드 전극들(148a) 내에 상기 희생막(150)이 잔존될 수 있다. 이 경우에 하나의 지지 패턴(142)을 기준으로 상기 스토리지 노드 전극들(148a)의 배열들을 살펴보면, 상기 스토리지 노드 전극들(148a)은 도 1 및 도 6a에 도시된 바와 같이, 상기 행 방향(X)과 평행한 상지 지지 패턴(142)의 양측벽들 상에 형성됨과 아울러서, 상기 행 방향(X)을 따라 소정 간격 이격되어 형성될 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 노출된 매립막 패턴들(144), 상기 잔존한 희생막(150) 및 상기 몰딩막(140)에 대하여 등방성 식각 공정을 수행할 수 있다. 상기 등방성 식각 공정은 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 습식 식각 공정의 경우에 상기 식각액은 예를 들면, 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등을 사용할 수 있다. 그 결과, 상기 지지 패턴들(142) 및 상기 스토리지 노드 전극들(148a)이 전면적으로 노출되며, 상기 지지 패턴들(142)은 상기 인접한 스토리지 노드 전극들(148a)을 지지한다. 구체적으로, 상기 스토리지 노드 전극들(148a)은 상기 라인 형상들의 상기 지지 패턴들(142)의 양측에 배열됨과 아울러서, 상기 행 방향(X)을 따라 소정 간격 이격되어 형성될 수 있다. 이 경우에, 상기 스토리지 노드 전극들(148a)의 각각의 양측 상부 끝단들(ends)은 상 기 열 방향(Y)을 따라 상기 지지 패턴들(142)에 의해 서로 지지되도록 형성된다. 결론적으로, 상기 스토리지 노드 전극들(148a)의 쓰러짐(leaning) 현상 또는 변형 현상이 억제되며, 상기 인접한 스토리지 노드 전극들(148a) 사이에 브릿지(bridge)가 방지된다.
한편, 다른 실시예에서는 상기 스토리지 노드 홀들이 도 4a 및 도 4b의 설명에서 언급한 바와 같이, 상기 이웃하는 지지 패턴들(142) 사이에서 어긋나게 배열될 수 있다. 이 경우에, 상기 이웃하는 지지 패턴들(142) 사이에 배치된 상기 스토리지 노드 전극들이 상기 어긋난 스토리지 노드 홀들을 채움으로써 서로 다른 지지 패턴들(142)의 측벽들 상에 어긋나게 형성된다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 지지 패턴들(142)에 의해 지지되는 상기 스토리지 노드 전극들(148a) 상에 차례로 유전막(160) 및 플레이트 전극(162)을 형성할 수 있다. 상기 유전막(）및 상기 플레이트 전극(162)은 상기 스토리지 노드 전극들(148a) 및 상기 지지 패턴들(142)의 표면들 상에 전면적으로 형성될 수 있다. 상기 유전막(160)은 실리콘 산화막, 실리콘 질화막, 이들의 조합막 또는 고유전막(high-k dielectric)으로 형성될 수 있다. 상기 플레이트 전극(162)은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다.
본 실시예에서는 상기 스토리지 노드 전극들(148a)이 실린더 형상을 갖는 것으로 형성되나, 이에 제한되지 않고, 다양한 형상으로 변형가능하다. 예를 들면, 상기 스토리지 노드 전극들(148a)은 상기 스토리지 노드 홀들(146) 내를 완전히 채우는 바(bar) 형상을 갖도록 형성될 수 있다.
이하, 도 1, 도 8a 및 도 8b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대하여 설명하기로 한다.
기판(100) 내에 소자분리막(104)에 의해 상기 활성영역들(102)이 한정될 수 있다. 상기 기판(100)은 반도체 기판으로 제공될 수 있으며, 단결정 반도체 기판 또는 단결정 반도체 바디층을 갖는 에스오아이(SOI; Silicon On Insulator) 기판일 수 있다. 상기 소자분리막(104)은 실리콘 산화막 등과 같은 절연막으로 구성될 수 있다.
상기 활성영역들(102)을 갖는 상기 기판(100) 상에 게이트 패턴들(117)이 배치될 수 있다. 상기 게이트 패턴들(117)은 도 2에 도시된 바와 같이, 상기 활성영역들(102)을 가로지르면서 연장되어 워드 라인들을 구성할 수 있다. 상기 게이트 패턴들(117)의 각각은 차례로 적층된 게이트 절연막(115) 및 게이트 전극(116)을 포함할 수 있다. 도면에 도시되지 않았으나, 상기 게이트 패턴들(117) 상부에 실리콘 질화막을 포함하는 캐핑막 패턴들이 추가로 배치될 수 있다. 이에 더하여, 상기 게이트 패턴들(117)의 측벽들 상에는 게이트 스페이서들(118)이 위치될 수 있다. 한편, 도시되어 있지 않으나, 상기 게이트 패턴들(117) 양측의 상기 활성영역(102)에는 불순물 영역들이 제공될 수 있다.
상기 게이트 패턴들(117)을 갖는 기판(100) 상에 하부 층간절연막(110)이 위치될 수 있다. 상기 하부 층간절연막(110)을 관통하여 상기 게이트 패턴들(117)의 양측의 상기 활성영역들(102) 상에 배치되는 랜딩 패드들(112, 114)이 제공될 수 있다. 도 2의 하나의 활성영역(102)을 예로 들어 설명하면, 상기 랜딩 패드들(112, 114)은 상기 게이트 패턴들(117) 사이에 배치되는 상기 활성영역(102) 상에 비트 라인 랜딩 패드(112) 및 상기 게이트 패턴들(117)의 일측에 제공되며 상기 비트 라인 랜딩 패드(112)의 반대측에 배치되는 스토리지 랜딩 패드들(114)로 구성될 수 있다. 상기 랜딩 패드들(112, 114)은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다.
상기 하부 층간절연막(110) 상에 상부 층간절연막(120)이 배치될 수 있으며, 상기 상부 층간절연막(120) 내에 상기 워드 라인들(117)을 가로지르는 비트 라인들(124)이 위치될 수 있다. 상기 상부 층간절연막(120)은 상기 하부 층간절연막(110)과 실질적으로 동일한 물질막으로 형성될 수 있다. 상기 비트 라인들(124)의 각각은 상기 비트 라인 랜딩 패드들(112)로 연장되는 비트 라인 플러그들(122)을 통하여 상기 비트 라인 랜딩 패드들(112)과 전기적으로 연결될 수 있다. 이 경우에, 상기 비트 라인들(124)의 각각은 상기 비트 라인 플러그(122)와 연결되는 부분을 갖는 콘택부(124t) 및 상기 비트 라인 플러그(122)와 연결되지 않는 통과부(124p)를 번갈아가면서 반복적으로(alternatively and repeatedly) 포함할 수 있다. 도 2에 도시된 바와 같이, 상기 콘택부들(124t)은 상기 통과부들(124p)보다 큰 폭을 갖도록 설계될 수 있다.이는 상기 비트 라인 플러그(122)와 콘택 면적을 증가시키기 위함이다.
상기 상부 층간절연막(120)을 관통하여 상기 비트 라인들(124) 사이에 배치되며, 소정 간격으로 이격되는 스토리지 노드 플러그들(126)이 제공될 수 있다. 이 경우에, 상기 스토리지 노드 플러그들(126)은 상기 스토리지 랜딩 패드들(114) 상 에 형성되어 이들과 전기적으로 연결될 수 있다. 이에 더하여, 상기 스토리지 노드 플러그들(126)을 갖는 상기 상부 층간절연막(120) 상에 식각 저지막(130)이 형성될 수 있다.
상기 식각 저지막(130)을 관통하여 상기 스토리지 노드 플러그들(126) 상에 상기 스토리지 노드 전극들(148a)이 배치될 수 있다. 상기 스토리지 노드 전극들(148a)은 도 2에 도시된 바와 같이, 상기 비트 라인들(124) 사이에 배치되어 행 방향(X)을 따라 소정 간격으로 이격됨과 아울러서 상기 워드 라인들(117) 사이에 배치되어 열 방향(Y)을 따라 소정 간격으로 이격될 수 있다. 상기 스토리지 노드 전극들(148a)은 도전막으로서 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 상기 스토리지 노드 전극들(148a)은 실린더 형상을 갖도록 형성될 수 있다. 상기 스토리지 노드 전극들(148a)은 도면에 도시된 형상에 제한되지 않고, 다양한 형상을 가질 수 있다. 예를 들면, 상기 스토리지 노드 전극들(148a)은 바(bar) 형상을 갖도록 형성될 수 있다.
상기 스토리지 노드 전극들(148a)의 상부단들 사이를 통과하며, 서로 평행하는 라인 형상들을 갖는 지지 패턴들(142)이 형성된다. 상기 스토리지 노드 전극들(148a)의 상부단들은 도 1 및 도 8a에 도시된 바와 같이, 상기 지지 패턴(142)의 연장 방향, 즉, 상기 행 방향(X)과 평행한 상지 지지 패턴(142)의 양측벽들 상에 접촉되어 형성될 수 있다. 이에 더하여, 상기 이웃하는 지지 패턴들(142) 사이의 상기 스토리지 노드 전극들(148a)은 양쪽의 상기 지지 패턴들(142)의 측벽들 상에 접촉되면서 형성될 수 있다. 이에 따라, 인접한 상기 스토리지 노드 전극들(148a) 이 상기 지지 패턴들(142)에 의해 서로 지지된다.
한편, 상기 지지 패턴들(142)은 상기 스토리지 노드 전극들(148a) 사이의 하부 도전성 라인들과 중첩되어 형성될 수 있으며, 상기 하부 도전성 라인들은 상기 워드 라인들(117) 또는 상기 비트 라인들(124)일 수 있다. 본 실시예에서는 상기 지지 패턴들(142)이 행 방향(X)으로 연장되며, 열 방향(Y)을 따라 소정 간격 이격되어 상기 비트 라인들(124)과 중첩된 것으로 예시하고 있다. 또한, 상기 지지 패턴들(142)은 상기 비트 라인들(124)의 통과부들(124p)과 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 아울러, 상기 지지 패턴들(142)은 절연막으로서 실리콘 질화막으로 형성될 수 있다.
본 실시예에서는, 상기 이웃하는 지지 패턴들(142) 사이의 상기 스토리지 노드 전극들(148a)이 상기 양쪽의 지지 패턴들(142)에 의해 지지되는 것을 예로 들고 있다. 다른 실시예에서는, 상기 이웃하는 지지 패턴들(142) 사이의 스토리지 노드 전극들은 상기 양쪽의 지지 패턴들 중 한쪽에만 지지될 수 있다. 이 경우에, 서로 이웃하는 상기 지지 패턴들(142) 사이의 상기 스토리지 노드 전극들은 서로 다른 지지 패턴들에 의해 지지되도록 어긋나게 배열될 수 있다.
상기 유전막(160）및 상기 플레이트 전극(162)은 상기 스토리지 노드 전극들(148a) 및 상기 지지 패턴들(142)의 표면들 상에 전면적으로 형성될 수 있다. 상기 유전막(160)은 실리콘 산화막, 실리콘 질화막, 이들의 조합막 또는 고유전막(high-k dielectric)으로 형성될 수 있다. 상기 플레이트 전극(162)은 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다.
이하, 도 9 내지 도 12b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다. 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이며, 도 10a 내지 도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 9의 III-III'선을 따라 절단한 공정 단면도들이고, 도 10b 내지 도 12b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 10의 IV-IV'선을 따라 절단한 공정 단면도들이다. 후술할 다른 실시예는 주로 지지 패턴들을 형성하는 과정에서 도 1 내지 도 8b를 참조하여 설명한 실시예들과 차이점을 가진다.
도 9, 도 10a 및 도 10b를 참조하면, 기판(100) 내에 소자분리막(104)을 형성하여 활성영역들(102)을 한정할 수 있다. 상기 활성영역들(102)을 갖는 상기 기판(100) 상에 게이트 패턴들(117)을 형성할 수 있다. 상기 게이트 패턴들(117)은 도 9에 도시된 바와 같이, 상기 활성영역들(102)을 가로지르면서 연장되어 워드 라인들을 구성할 수 있다. 상기 게이트 패턴들(117)의 각각은 차례로 적층된 게이트 절연막(115) 및 게이트 전극(116)을 구비하도록 형성될 수 있다. 이에 더하여, 상기 게이트 패턴들(117)의 측벽들 상에는 게이트 스페이서들(118)을 형성할 수 있다. 한편, 도면에 도시되어 있지 않으나, 상기 게이트 패턴들(117) 양측의 상기 활성영역(102)에는 불순물 영역들이 형성될 수 있다.
상기 게이트 패턴들(117)을 갖는 기판(100) 상에 하부 층간절연막(110)을 형성할 수 있다. 상기 하부 층간절연막(110)을 관통하여 상기 게이트 패턴들(117)의 양측의 상기 활성영역들(102) 상에 랜딩 패드들(112, 114)을 형성할 수 있다. 도 9 의 하나의 활성영역(102)을 예로 들어 설명하면, 상기 랜딩 패드들(112, 114)은 상기 게이트 패턴들(117) 사이에 제공되는 상기 활성영역(102) 상에 비트 라인 랜딩 패드(112) 및 상기 게이트 패턴들(117)의 일측에 제공되며 상기 비트 라인 랜딩 패드(112)의 반대측에 배치되는 스토리지 랜딩 패드들(114)로 구성될 수 있다.
상기 하부 층간절연막(110) 상에 상기 워드 라인들(117)을 가로지르는 비트 라인들(124)을 갖는 상부 층간절연막(120)을 형성할 수 있다. 상기 비트 라인들(124)의 각각은 상기 비트 라인 랜딩 패드들(112)로 수직되게 연장되는 비트 라인 플러그들(122)을 통하여 상기 비트 라인 랜딩 패드들(112)과 전기적으로 연결될 수 있다. 이 경우에, 상기 비트 라인들(124)의 각각은 행 방향(X)을 따라 상기 비트 라인 플러그(122)와 연결되는 부분을 갖는 콘택부(124t) 및 상기 비트 라인 플러그(122)와 연결되지 않는 통과부(124p)를 번갈아가면서 반복적으로(alternatively and repeatedly) 구비하도록 형성될 수 있다. 상기 비트 라인 플러그(122)와 콘택 면적을 증가시켜 공정 여유도(margine)를 확보하기 위해 상기 콘택부들(124t)의 폭(W2)은 상기 통과부들(124p)의 폭(W1)보다 큰 값을 갖도록 설계될 수 있다.
이에 더하여, 도 9에 도시한 바와 같이, 열 방향(Y)을 따라 배치되는 상기 콘택부들(124t)과 상기 통과부들(124p)이 번갈아가면서 배열되도록 상기 이웃하는 비트 라인들(124)의 각각에 형성된 상기 통과부들(124p)은 서로 어긋나게 배열될 수 있다. 이에 대해 구체적으로 설명하기 전에, 도 9에서 상기 행들(Ro, Re)은 상기 행 방향(X)과 평행됨과 아울러서 상기 비트 라인들(124)과 중첩되는 라인들을 지칭하며, 홀수 행들(Ro)과 짝수 행들(Re)로 구분될 수 있다. 상기 열들(Co, Ce)은 상기 열 방향(Y)과 평행됨과 아울러서 상기 워드 라인들 사이에 존재하는 가상의 라인들을 지칭하며, 홀수 열들(Co)과 짝수 열들(Ce)들로 구분될 수 있다. 이를 토대로, 상기 통과부들(124p)은 상기 홀수 행들(Ro)과 상기 홀수 열들(Co)의 교차점들 및 상기 짝수 행들(Re)과 상기 짝수 열들(Ce)의 교차점들에 배열되도록 형성될 수 있다. 이와 관련하여, 상기 콘택부들(124t)은 상기 홀수 행들(Ro)과 상기 짝수 열들(Ce)의 교차점 및 상기 짝수 행들(Re)과 상기 홀수 열들(Co)의 교차점에 배열되도록 형성된다. 이 경우에, 상기 통과부들(124p)은 상기 교차점들에 한정되어 위치되지 않고, 도 10에 도시된 바와 같이, 상기 양측의 워드 라인들의 일부와 중첩되도록 연장되어 상기 콘택부들(124t)과 연결된다. 한편, 본 실시예에서 예시한 좌표들은 상기 통과부들(124p)의 배열을 용이하게 설명하기 위한 것일 뿐, 절대적인 좌표를 의미하지 않는다. 따라서, 도 10에서 상기 홀수 행들 및 상기 홀수 열들에 대한 기준은 임의적으로 결정될 수 있다.
상기 상부 층간절연막(120)을 관통하여 상기 비트 라인들(124) 사이에 배치되며, 소정 간격으로 이격되는 스토리지 노드 플러그들(126)을 형성할 수 있다. 이 경우에, 상기 스토리지 노드 전극들(148a)은 도 9에서와 같이, 상기 열 방향(Y)을 따라 서로 이웃하는 상기 콘택부들(124t)과 상기 통과부들(124p) 사이에 형성될 수 있다. 한편, 상기 스토리지 노드 플러그들(126)은 상기 스토리지 랜딩 패드들(114) 상에 형성되어 이들과 전기적으로 연결될 수 있다.
상기 스토리지 노드 플러그들(126)을 갖는 상기 상부 층간절연막(120) 상에 몰딩막(140)을 형성한다. 이에 더하여, 상기 몰딩막(140) 및 상기 상부 층간절연막(120) 사이에 개재되는 식각 저지막(130)이 추가로 형성될 수 있다.
상술한 상기 워드 라인들, 상기 랜딩 패드들(112, 114), 상기 비트 라인들(124), 상기 스토리지 노드 플러그들(126) 및 상기 몰딩막(140)에 대한 공정들 및 재질들은 도 2a 및 도 2b의 실시예에서 설명한 것과 실질적으로 동일하므로 생략하기로 한다.
상기 몰딩막(140) 상에 상기 비트 라인들(124)의 상기 통과부들(124p)과 중첩되면서 서로 이격되는 섬(island) 형상의 지지 패턴들(242)을 형성할 수 있다. 상기 지지 패턴들(242)은 상기 몰딩막(140)에 대하여 식각 선택비를 갖는 물질막으로서, 예를 들면, 실리콘 질화막으로 형성될 수 있다. 다음으로, 상기 지지 패턴들(242) 사이의 노출된 상기 몰딩막(140) 상에 매립막 패턴(244)이 형성될 수 있다. 상기 매립막 패턴(244)은 상기 몰딩막(140)과 동일한 물질막으로 형성될 수 있다.
상기 지지 패턴들(242) 양측의 상기 매립막 패턴(244)의 소정 영역들 및 이들 사이의 상기 지지 패턴들(242)을 노출시키는 개구부들(245a)을 갖는 포토레지스트 패턴(245)을 형성할 수 있다. 상기 매립막 패턴(244)의 소정 영역들은 상기 스토리지 노드 플러그들(126)과 중첩되도록 형성될 수 있다. 상기 노출된 지지 패턴들(242) 및 상기 포토레지스트 패턴(245)을 식각 마스크로 사용하여 상기 매립막 패턴(244) 및 상기 몰딩막(140)을 차례로 식각할 수 있다. 상술한 식각 공정은 상기 식각 저지막(130)까지 진행되며, 추가로 상기 식각 저지막(130)에 대하여 식각 공정을 수행할 수 있다. 그 결과, 상기 지지 패턴들(242)의 양측에 상기 스토리지 노드 플러그들(126)을 노출시키는 스토리지 노드 홀들(246)이 형성될 수 있다. 이 경우에, 상기 지지 패턴(242)의 양쪽의 상기 스토리지 노드 홀들(246)의 각각은 상기 지지 패턴(242)의 양측벽들에 각각 정렬된다.
본 실시예에서는 상기 스토리지 노드 홀들(246)을 형성하는 과정에서 상기 지지 패턴들(242)을 이용함으로써 상기 스토리지 노드 홀들(246)의 각각은 이에 상응하는 스토리지 노드 플러그(126)에 인접한 스토리지 노드 플러그(126)를 노출시키지 않을 수 있다. 즉, 상기 스토리지 노드 홀들(246)의 오정렬을 방지함으로 인하여 공정 여유도(margine)가 확보될 수 있다.
도 9, 도 11a 및 도 11b를 참조하면, 상기 포토레지스트 패턴(245)을 제거한 후에, 상기 스토리지 노드 홀들(246)을 갖는 상기 기판(100)과 일치하는(consistent with) 표면 프로파일을 갖도록 스토리지 노드막(248)을 형성한다. 상기 스토리지 노드막(248)에 대한 공정들 및 재질은 도 5a 및 도 5b의 실시예들에서 언급된 것들과 실질적으로 동일하여 생략하기로 한다. 계속해서, 상기 스토리지 노드막(248) 상에 상기 스토리지 노드 홀들(246)을 채우는 희생막(250)을 형성할 수 있다. 상기 희생막(250)은 상기 몰딩막(140)과 동일한 물질막으로 형성될 수 있으며, 예를 들어, 실리콘 산화막으로 형성될 수 있다.
도 9, 도 12a 및 도 12b를 참조하면, 상기 지지 패턴들(242) 및 상기 매립막 패턴들(244)의 상부면들이 노출되도록 상기 희생막(250) 및 상기 스토리지 노드막(248)을 평탄화할 수 있다. 그 결과, 상기 스토리지 노드막(248)은 상기 스토리 지 노드 홀들(246)의 각각에 잔존함과 아울러서 이들로부터 연장되어 상기 스토리지 노드 홀들(246)의 각각의 일측에 형성된 상기 지지 패턴(242)의 측벽 상에 잔존될 수 있다. 즉, 상기 스토리지 노드막(248)에 대하여 노드 분리함으로써 스토리지 노드 전극들(248a)이 형성된다. 또한, 상기 스토리지 노드 전극들(248a) 내에 상기 희생막(150)이 잔존될 수 있다.
이어서, 상기 노출된 매립막 패턴들(244), 상기 잔존한 희생막(250) 및 상기 몰딩막(140)에 대하여 등방성 식각 공정을 수행할 수 있다. 상기 등방성 식각 공정에 대한 설명은 도 7a 및 도 7의 실시예들에서 설명한 공정들과 실질적으로 동일하므로 생략하기로 한다. 그 결과,상기 지지 패턴들(242) 및 상기 스토리지 노드 전극들(248a)이 전면적으로 노출되며, 상기 지지 패턴들(242)은 상기 인접한 스토리지 노드 전극들(248a)을 지지한다. 구체적으로, 상기 스토리지 노드 전극들(248a)은 서로 이격된 상기 지지 패턴들(242)의 각각의 양측에 배열되며, 상기 스토리지 노드 전극들(248a)의 각각의 상부 끝단들(ends)은 상기 열 방향(Y)을 따라 배치되는 상기 지지 패턴(242)의 양측벽들에 서로 접촉되어 서로 지지된다. 이에 따라, 상기 스토리지 노드 전극들(248a)의 쓰러짐(leaning) 현상 또는 변형 현상이 억제되며, 상기 인접한 스토리지 노드 전극들(248a) 사이에 브릿지(bridge)가 방지된다.
이하, 도 9, 도 12a 및 도 12b를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자에 대하여 설명하기로 한다. 본 실시예는 도 1, 도 8a 및 도 8b를 참조하여 설명된 실시예들과 주로 지지 패턴들의 형상에 대하여 차이점을 갖는다.
기판(100) 내에 소자분리막(104)에 의해 상기 활성영역들(102)이 한정될 수 있다. 상기 활성영역들(102)을 갖는 상기 기판(100) 상에 게이트 패턴들(117)이 배치될 수 있다. 상기 게이트 패턴들(117)은 도 9에 도시된 바와 같이, 상기 활성영역들(102)을 가로지르면서 연장되어 워드 라인들을 구성할 수 있다. 상기 게이트 패턴들(117)의 각각은 차례로 적층된 게이트 절연막(115) 및 게이트 전극(116)을 포함할 수 있다. 도면에 도시되지 않았으나, 상기 게이트 패턴들(117) 상부에 실리콘 질화막을 포함하는 캐핑막 패턴들이 추가로 배치될 수 있다. 이에 더하여, 상기 게이트 패턴들(117)의 측벽들 상에는 게이트 스페이서들(118)이 위치될 수 있다. 한편, 도면에 도시되어 있지 않으나, 상기 게이트 패턴들(117) 양측의 상기 활성영역(102)에는 불순물 영역들이 제공될 수 있다.
상기 게이트 패턴들(117)을 갖는 기판(100) 상에 하부 층간절연막(110)이 위치될 수 있다. 상기 하부 층간절연막(110)을 관통하여 상기 게이트 패턴들(117)의 양측의 상기 활성영역들(102) 상에 배치되는 랜딩 패드들(112, 114)이 제공될 수 있다. 도 9의 하나의 활성영역(102)을 예로 들어 설명하면, 상기 랜딩 패드들(112, 114)은 상기 게이트 패턴들(117) 사이에 배치되는 상기 활성영역(102) 상에 비트 라인 랜딩 패드(112) 및 상기 게이트 패턴들(117)의 일측에 제공되며 상기 비트 라인 랜딩 패드(112)의 반대측에 배치되는 스토리지 랜딩 패드들(114)로 구성될 수 있다.
상기 하부 층간절연막(110) 상에 상부 층간절연막(120)이 배치될 수 있으며, 상기 상부 층간절연막(120) 내에 상기 워드 라인들(117)을 가로지르는 비트 라인 들(124)이 위치될 수 있다. 상기 비트 라인들(124)의 각각은 상기 비트 라인 랜딩 패드들(112)로 수직되게 연장되는 비트 라인 플러그들(122)을 통하여 상기 비트 라인 랜딩 패드들(112)과 전기적으로 연결될 수 있다. 이 경우에, 상기 비트 라인들(124)의 각각은 행 방향(X)을 따라 상기 비트 라인 플러그(122)와 연결되는 부분을 갖는 콘택부(124t) 및 상기 비트 라인 플러그(122)와 연결되지 않는 통과부(124p)를 번갈아가면서 반복적으로(alternatively and repeatedly) 포함할 수 있다. 상기 비트 라인 플러그(122)와 콘택 면적을 증가시키기 위해 도 9에 도시된 바와 같이, 상기 콘택부들(124t)의 폭(W2)은 상기 통과부들(124p)의 폭(W1)보다 큰 값을 갖도록 설계될 수 있다.
이에 더하여, 도 9에 도시한 바와 같이, 열 방향(Y)을 따라 배치되는 상기 이웃하는 비트 라인들(124)에서 서로 다른 비트 라인들(124)에 형성된 통과부들(124p)은 서로 어긋나게 배열될 수 있다. 구체적으로, 상기 통과부들(124p)은 홀수 행들(Ro)과 홀수 열들(Co)의 교차점들 및 짝수 행들(Re)과 짝수 열들(Ce)의 교차점들에 배열되도록 형성될 수 있다. 이와 관련하여, 상기 콘택부들(124t)은 홀수 행들(Ro)과 짝수 열들(Ce)의 교차점 및 짝수 행들(Re)과 상기 홀수 열들(Co)의 교차점에 배열되도록 형성된다. 이 경우에, 상기 통과부들(124p)은 상기 교차점들에 한정되어 위치되지 않고, 도 9에 도시된 바와 같이, 상기 양측의 워드 라인들의 일부와 중첩되도록 연장되어 상기 콘택부들(124t)과 연결된다. 상기 홀수 및 짝수 행들(Re)과 아울러서 상기 홀수 및 짝수 열들(Ce)에 대한 설명은 본 구조와 관련된 제조 방법 즉, 도 10a 및 도 10b의 실시예들에 대하여 기술하는 과정에서 언급되어 있으므로, 이들에 대한 설명은 생략하기로 한다. 한편, 본 실시예에서 예시한 좌표들은 상기 통과부들(124p)의 배열을 용이하게 설명하기 위한 것일 뿐, 절대적인 좌표를 의미하지 않는다. 따라서, 도 10에서 상기 홀수 행들 및 상기 홀수 열들에 대한 기준은 임의적으로 결정될 수 있다.
상기 상부 층간절연막(120)을 관통하여 상기 비트 라인들(124) 사이에 배치되는 스토리지 노드 플러그들(126)이 제공될 수 있다. 이 경우에, 상기 스토리지 노드 전극들(148a)은 도 9에서와 같이, 상기 열 방향(Y)을 따라 서로 이웃하는 상기 콘택부들(124t)과 상기 통과부들(124p) 사이에 배치될 수 있다. 한편, 상기 스토리지 노드 플러그들(126)은 상기 스토리지 랜딩 패드들(114) 상에 형성되어 이들과 전기적으로 연결될 수 있다. 이에 더하여, 상기 스토리지 노드 플러그들(126)을 갖는 상기 상부 층간절연막(120) 상에 식각 저지막(130)이 형성될 수 있다.
상기 식각 저지막(130) 상에 이격되게 배치됨과 아울러서 상기 비트 라인들(124)의 상기 통과부들(124p)과 중첩되게 배열되는 지지 패턴들(242)이 배치될 수 있다. 이 경우에, 상기 지지 패턴들(242)은 섬 형상을 갖도록 형성될 수 있다.
한편, 상기 식각 저지막(130)을 관통하여 상기 스토리지 노드 플러그들(126) 상에 상기 스토리지 노드 전극들(248a)이 배치될 수 있다. 상기 스토리지 노드 전극들(248a)은 도 9에 도시된 바와 같이, 상기 비트 라인들(124) 사이에 배치되어 상기 행 방향(X)을 따라 소정 간격으로 이격됨과 아울러서 상기 워드 라인들(117) 사이에 배치되어 상기 열 방향(Y)을 따라 소정 간격으로 이격될 수 있다. 이 경우에, 상기 스토리지 노드 전극들(248a)의 상부단들은 상기 지지 패턴들(242)의 각각 의 양측벽들과 접촉되어 배열된다. 그 결과, 상기 스토리지 노드 전극들(248a)은 상기 지지 패턴들(242)에 의해 서로 연결되며 지지된다. 본 실시예에서는 상기 스토리지 노드 전극들(248a)은 실린더 형상을 갖도록 형성될 수 있다. 다른 실시예에서는 상기 스토리지 노드 전극들(248a)은 도면에 도시된 형상에 제한되지 않고, 다양한 형상을 가질 수 있다. 예를 들면, 상기 스토리지 노드 전극들(248a)은 바(bar) 형상을 갖도록 형성될 수 있다.
한편, 도 8a 및 도 8b의 실시예에서와 같이, 상기 지지 패턴들(242) 및 상기 스토리지 노드 전극들(248a) 상에 유전막 및 플레이트 전극이 전면적으로 형성될 수 있다. 이로써, 상기 스토리지 노드 전극들(248a), 유전막 및 플레이트 전극으로 커패시터들이 구성된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 1의 I-I'선을 따라 절단한 공정 단면도들이다.
도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 2의 II-II'선을 따라 절단한 공정 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 10a 내지 도 12a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 9의 III-III'선을 따라 절단한 공정 단면도들이다.
도 10b 내지 도 12b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 위하여 도 10의 IV-IV'선을 따라 절단한 공정 단면도들이다.
Claims (20)
- 기판 상에 몰딩막을 형성하고,상기 몰딩막 상에 서로 이격된 지지 패턴들을 형성하고,상기 몰딩막을 관통하는 스토리지 노드 전극들을 형성하되, 상기 스토리지 노드 전극들은 상기 지지 패턴에 의해 서로 지지되도록 상기 지지 패턴의 양측벽들 상에 형성되며,상기 몰딩막을 제거하고,상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 유전막을 형성하고,상기 유전막 상에 플레이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 지지 패턴들은 서로 평행하는 라인 형상을 갖도록 형성되되, 상기 스토리지 노드 전극들은 상기 지지 패턴의 연장 방향과 평행한 상기 지지 패턴의 양측벽들 상에 형성됨과 아울러서, 상기 연장 방향을 따라 소정 간격 이격되어 형성되는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 이웃하는 지지 패턴들 사이의 상기 스토리지 노드 전극들은 인접한 상 기 지지 패턴들의 측벽들 상에 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 지지 패턴들은 행들 및 열들을 따라 소정의 배열을 갖도록 형성되되, 상기 지지 패턴들은 홀수 행과 홀수 열의 교차점들 및 짝수 행과 짝수 열의 교차점들에 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 몰딩막을 형성하기 전에, 상기 기판 상에 하부 도전성 라인들을 갖는 층간절연막을 형성하는 것을 더 포함하되, 상기 지지 패턴은 상기 하부 도전성 라인들과 중첩되도록 형성되는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 하부 도전성 라인들은 비트 라인들로 형성되고 상기 비트 라인들의 각각은 통과부(passing part) 및 상기 기판과 전기적으로 연결되는 영역으로 상기 통과부보다 큰 폭을 갖는 콘택부를 번갈아가면서 반복적으로 구비하도록 형성되되, 상기 지지 패턴들의 각각은 상기 통과부와 중첩되도록 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 지지 패턴들은 상기 몰딩막에 대하여 식각 선택비를 갖는 물질막으로 형성되는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 몰딩막은 실리콘 산화막으로 형성되며, 상기 지지 패턴들은 실리콘 질화막으로 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스토리지 노드 전극들을 형성하는 것은상기 지지 패턴들 사이에 노출된 몰딩막 상에 매립막 패턴들을 형성하고,상기 매립막 패턴들 및 상기 몰딩막을 패터닝하여 상기 지지 패턴들의 양측에 스토리지 노드 홀들을 형성하고,상기 스토리지 노드 홀들을 갖는 상기 기판과 일치하는(consistent with) 표면 프로파일을 갖도록 스토리지 노드막을 형성하고,상기 매립막 패턴들 및 상기 지지 패턴들의 상부면들 상의 상기 스토리지 노드막을 제거하여 상기 스토리지 노드 콘택홀들로부터 연장되어 상기 지지 패턴들의 측벽들 상에 상기 스토리지 노드 전극들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 매립막 패턴들은 상기 몰딩막과 동일한 물질막으로 형성되되, 상기 몰딩막을 제거하는 동안에 상기 매립막 패턴들을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 몰딩막을 형성하기 전에, 상기 기판과 상기 몰딩막 사이에 제공되는 스토리지 노드 플러그들을 형성하는 것을 더 포함하되, 상기 스토리지 노드 홀들은 상기 스토리지 노드 플러그들을 노출시키도록 형성되는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 지지 패턴들이 서로 평행한 라인 형상을 갖도록 형성되는 경우에, 상기 스토리지 노드 홀들을 형성하는 것은상기 지지 패턴들을 가로질러 배치됨과 아울러서 서로 평행한 라인 형상들을 갖는 포토레지스트 패턴들을 형성하고,상기 포토레지스트 패턴들 및 상기 지지 패턴들을 식각 마스크로 하여 상기 매립막 패턴들 및 상기 몰딩막을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
- 기판 상에 서로 평행하는 라인 형상들을 갖는 지지 패턴들;상기 지지 패턴의 연장 방향과 평행한 상기 지지 패턴의 양측벽들 상에 형성 되어 상기 지지 패턴에 의해 서로 지지됨과 아울러서, 상기 연장 방향을 따라 소정 간격 이격되어 형성되는 스토리지 노드 전극들;상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 배치되는 유전막; 및상기 유전막 상에 배치되는 플레이트 전극을 포함하는 반도체 소자.
- 제 13 항에 있어서,상기 기판 및 상기 스토리지 노드 전극들 사이에 배치되는 층간절연막;상기 층간절연막 내에 배치되는 하부 도전성 라인들; 및상기 층간절연막 내에 제공되며 상기 하부 도전성 라인들 사이에 배치되는 스토리지 노드 플러그들을 더 포함하되, 상기 지지 패턴들은 상기 하부 도전성 라인들과 중첩되도록 제공되며, 상기 스토리지 노드 전극들은 상기 스토리지 노드 플러그들 상에 형성되는 반도체 소자.
- 제 14 항에 있어서,상기 하부 도전성 라인들은 비트 라인들인 반도체 소자.
- 제 13 항에 있어서,상기 이웃하는 지지 패턴들 사이의 상기 스토리지 노드 전극들은 양쪽의 상기 지지 패턴들의 측벽들 상에 형성되는 반도체 소자.
- 제 13 항에 있어서,상기 스토리지 노드 전극들의 상부단들(upper ends)이 상기 지지 패턴들의 측벽들 상에 접촉되는 반도체 소자.
- 기판 상에 행들 및 열들을 따라 배치되되, 홀수 행과 홀수 열의 교차점들 및 짝수 행과 짝수 열의 교차점들에 형성되는 지지 패턴들;상기 지지 패턴들의 각각의 양측에 배치되며, 상기 지지 패턴들에 지지되는 스토리지 노드 전극들;상기 스토리지 노드 전극들 및 상기 지지 패턴들 상에 배치되는 유전막; 및상기 유전막 상에 배치되는 플레이트 전극을 포함하는 반도체 소자.
- 제 18 항에 있어서,상기 기판 및 상기 스토리지 노드 전극들 사이에 배치되는 층간절연막;상기 층간절연막 내에 배치되는 비트 라인들; 및상기 층간절연막 내에 제공되며 상기 비트 라인들 사이에 배치되는 스토리지 노드 플러그들을 더 포함하되, 상기 비트 라인들의 각각은 통과부(passing part) 및 상기 기판과 전기적으로 연결되며 상기 통과부보다 큰 폭을 갖는 콘택부를 번갈아가면서 반복적으로 구비하며, 상기 비트 라인들의 통과부들은 상기 지지 패턴들과 중첩되게 형성되고, 상기 스토리지 노드 전극들은 상기 스토리지 노드 플러그들 상에 형성되는 반도체 소자.
- 제 18 항에 있어서,상기 스토리지 노드 전극들의 상부단들(upper ends)이 상기 지지 패턴들의 측벽들 상에 접촉되는 반도체 소자.
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