JP4391060B2 - 集積回路メモリ素子及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は集積回路メモリ素子及びその製造方法に係り、より具体的にはキャパシタを高めなくてもキャパシタンスを増大させうる集積回路メモリ素子及びその製造方法に関する。
【0002】
【従来の技術】
半導体素子が高集積化するにつれて単位セルが占める面積が減少している。一方、DRAMの駆動能力はキャパシタのキャパシタンスにより決定されるので、キャパシタが占める面積の減少にもかかわらずキャパシタンスを増加させるための多様な努力が続いている。このような努力の一環として、キャパシタの有効面積を増加させるために、キャパシタを凹面状、シリンダー状、ピン状または箱状のように立体的に形成している。
【0003】
ここで、一般の凹面状ストレージノード電極を持つ集積回路メモリ素子の製造方法について図1Aないし図1Cを参照して説明する。各図面のx方向に表示された図面はワードラインと平行した方向に切断した断面図であり、y方向に表示された図面はビットラインと平行した方向に切断した断面図である。
【0004】
まず、図1Aを参照して、素子分離膜11が適当に形成された半導体基板10の上部にワードライン構造物15を公知の方法で形成する。ここで、ワードライン構造物15はゲート絶縁膜12、ゲート絶縁膜12の上部のゲート電極13及びゲート電極の上部及び側部を取り囲む絶縁物14より構成される。ワードライン構造物15の両側の半導体基板10の上部には自己整列方式でコンタクトプラグ16を形成した後、コンタクトプラグ16が形成された半導体基板10の結果物の上部に第1層間絶縁膜17を形成する。
【0005】
次に、コンタクトプラグ16及び第1層間絶縁膜17の上部に第2層間絶縁膜18を形成する。次いで、コンタクトプラグ16のうち選択される部分が露出されるように第2層間絶縁膜18をエッチングする。その後の、露出されたコンタクトプラグ(図示せず)とコンタクトされるように、第2層間絶縁膜18の上部にビットライン構造物21を形成する。ここで、ビットライン構造物21は実質的なビットライン19と、ビットライン19の上面及び側面を取り囲んでいる絶縁物20とを含む。ビットライン構造物21が形成された半導体基板10の結果物の上に第3層間絶縁膜22及びエッチング阻止層23を順次形成する。
【0006】
図1Bを参照して、選択されたコンタクトプラグ16が露出されるようにエッチング阻止層23及び第3層間絶縁膜22の所定部分をエッチングして、ストレージノードコンタクトホール24を形成する。その後、ストレージノードコンタクトホール24内にストレージノードコンタクトプラグ25を公知の方法で形成する。
【0007】
その後、図1Cに示されたように、露出されたストレージノードコンタクトプラグ25とコンタクトされるように、公知の方法でストレージノード電極26を形成する。その後、ストレージノード電極26表面に誘電体膜27を蒸着した後、誘電体膜27が形成された半導体基板10の上部にプレート電極28を形成する。
【0008】
しかし、従来の集積回路メモリ素子は次のような問題点がある。
【0009】
まず、メモリ素子の集積度が増加するにつれて、配線のピッチサイズはこれに比例して減少している。特に、配線のピッチサイズが0.21μm以下に減少すれば、単位セル当たりキャパシタンスが25fF以上確保されねばならないが、このようなキャパシタンスを確保するためには、ストレージノード電極の高さが最小10,000Å以上にならなければならない。
【0010】
このように、高いキャパシタンスを得るために、ストレージノード電極26の高さを高めれば、セル領域のアスペクト比が大きく増加するだけでなく、キャパシタが形成されるセル領域と他に回路素子が形成される周辺領域との間に大きい段差が生じる。合わせて、このようなストレージノード電極に少しの物理的な衝撃が加われば、キャパシタ(ストレージノード電極)が傾いたり破損されてマルチビットフェール(multi bit fail)を誘発したり、隣接するキャパシタの上部が接触して2ビットフェール(twin bit fail)を誘発したりする。これにより、高いキャパシタンスを確保するためにストレージノード電極を高め続けるには限界がある。
【0011】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、キャパシタを高めなくてもストレージキャパシタンスを向上させうる集積回路メモリ素子及びその製造方法を提供することである。
【0012】
また、本発明が解決しようとする他の技術的課題は、ストレージノード電極間のブリッジ発生を防止しつつ素子特性を改善させうる集積回路メモリ素子を提供することである。
【0013】
また、本発明が解決しようとするまた他の技術的課題は、前記集積回路メモリ素子の製造方法を提供することである。
【0014】
【課題を解決するための手段】
本発明の目的と共に他の目的及び新規の特徴は、本明細書の記載及び添付図面によって明らかになる。
【0015】
本願で開示された発明のうち、代表的特徴の概要を簡単に説明すれば次の通りである。
【0016】
まず、本発明の一実施形態による集積回路メモリ素子は、半導体基板と、前記半導体基板の所定部分に形成される多数のワードライン構造物と、隣接するワードライン構造物間に各々介在されるワードラインコンタクトプラグと、前記ワードラインコンタクトプラグのうちいずれか一つと電気的にコンタクトされるストレージノードコンタクトプラグと、前記ストレージノードコンタクトプラグ間に延びるプレート電極とを含む。ここで、前記プレート電極は前記ストレージノードコンタクトプラグの下部領域間に延びる。
【0017】
また、本発明の他の実施形態による集積回路メモリ素子は、半導体基板の所定部分に多数のワードライン構造物が配列されている。このようなワードライン構造物のうち隣接したワードライン間にコンタクトプラグが埋め込まれている。コンタクトプラグのうち選択されるコンタクトプラグとコンタクトされるように多数のビットライン構造物が配列され、コンタクトプラグ間及び、選択されていないコンタクトプラグとビットライン構造物との間に層間絶縁膜が介在されている。また、コンタクトプラグのうち、ビットライン構造物とコンタクトされていない残りのコンタクトプラグとコンタクトされるようにストレージノードコンタクトプラグが形成されている。このようなストレージノードコンタクトプラグの上部にストレージノード電極が形成されている。ストレージノードコンタクトプラグ表面及びストレージノード電極の表面に誘電体膜が蒸着されており、誘電体膜表面にプレート電極が形成されている。この時、ストレージノードコンタクトプラグは一定高さだけはビットライン構造物間に挟まれて支持されている。
【0018】
ここで、ワードライン構造物はゲート電極と、ゲート電極と基板との間を絶縁させるゲート絶縁膜及び前記ゲート電極の上部及び側部を取り囲む絶縁物とを含む。また、ビットライン構造物はビットラインと前記ビットラインの上部及び側部を取り囲む絶縁物とを含む。
【0019】
また、本発明の他の実施形態による集積回路メモリ素子の製造方法は次の通りである。活性領域が形成された半導体基板上に多数のワードライン構造物を形成する。次に、前記隣接するワードライン間に介在されるワードラインコンタクトプラグを形成する。それから、前記ワードラインコンタクトプラグのうちいずれか一つと電気的にコンタクトされるストレージノードコンタクトプラグを形成し、前記ストレージノードコンタクトプラグ間に延びるようにプレート電極を形成する。
【0020】
また、本発明の他の実施形態による集積回路メモリ素子の製造方法は次の通りである。先ず、活性領域が限定された半導体基板上の所定部分にワードライン構造物を形成した後、活性領域上のワードライン構造物間にコンタクトプラグを形成する。次いで、コンタクトプラグが形成された半導体基板上に絶縁膜を形成し、前記コンタクトプラグのうち選択されたコンタクトプラグと所定部分コンタクトされるように絶縁膜の上部にビットライン構造物を形成する。次いで、ビットライン構造物の上部に層間絶縁膜を蒸着した後、層間絶縁膜の上部にエッチング阻止層を形成する。その後、コンタクトプラグのうち前記ビットライン構造物とコンタクトされていない残りのコンタクトプラグが露出されるように層間絶縁膜及びエッチング阻止層の所定部分をエッチングして、ストレージノードコンタクトホールを形成する。次いで、ストレージノードコンタクトホール内部が充填されるようにストレージノードコンタクトプラグを形成し、ストレージノードコンタクトプラグとコンタクトされるようにストレージノード電極を形成する。次に、残留するエッチング阻止層及びストレージノードコンタクトプラグの両側の層間絶縁膜を選択的に除去する。次に、露出されたストレージノードコンタクトプラグ及びストレージノード電極の表面に誘電体膜を形成し、誘電体膜の上部にプレート電極を形成する。
【0021】
ここで、ワードライン構造物は、半導体基板上にゲート絶縁膜、導電層及びハードマスク膜を形成した後、ハードマスク膜と導電層及びゲート絶縁膜を所定大きさにパターニングする。次いで、パターニングされたハードマスク膜と導電層及びゲート絶縁膜側壁に絶縁スペーサを形成する。
【0022】
活性領域上のワードライン構造物間にコンタクトプラグを形成する段階は次の通りである。先ず、ワードラインが形成された半導体基板結果物の上部にコンタクトプラグ絶縁用酸化膜を蒸着する。次いで、活性領域が露出されるようにコンタクトプラグ絶縁用酸化膜を所定部分エッチングした後、露出されたワードライン構造物間の活性領域にコンタクトプラグを形成する。
【0023】
また、ビットライン構造物は、前記第2絶縁膜の上部に前記導電層と、層間絶縁膜とエッチング選択比が相異なる物質でビットライン絶縁膜を形成した後、ビットライン絶縁膜及び導電層を所定部分パターニングする。次いで、パターニングされたビットライン絶縁膜及び導電層側壁に、前記層間絶縁膜とエッチング選択比が相異なる物質よりなるスペーサを形成する。
【0024】
また、ストレージノードコンタクトプラグは、ストレージノードコンタクトホールが十分に埋め込まれるように、前記層間絶縁膜の上部に導電層を形成した後、導電層を前記エッチング阻止層が露出されるまで化学的機械的研磨(chemical mechanical polishing:以下CMP)して、導電層をストレージノードコンタクトホール内部に埋め込むことによって形成される。
【0025】
前記エッチング阻止層はSiNまたはSiON膜よりなり、残留するエッチング阻止層はストレージノード電極及びストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去できる。
【0026】
また、ストレージノードコンタクトプラグ間の層間絶縁膜は前記ストレージノード電極及びストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去できる。
【0027】
本発明によれば、ストレージノード電極及びストレージノードコンタクトプラグより構成される下部電極間のエッチング阻止層及び層間絶縁膜を選択的に除去する。その後、露出された下部電極の表面に誘電体膜を形成した後、プレート電極を形成する。
【0028】
【発明の実施の形態】
以下、添付した図面に基づいて、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態を多様な形態に変形でき、本発明の範囲が後述する実施形態により限定されることと解析されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状などはより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在することもあり、または、その間に第3の層が介在されることもある。
【0029】
図2Aないし図2Dは本発明の望ましい実施形態を説明するための各工程別断面図である。各図面でx方向に表示された図面はワードラインと平行した方向に切断した断面図であり、y方向に表示された図面はビットラインと平行した方向に切断した断面図である。
【0030】
まず、図2Aを参照して、例えば、導電性があるシリコンよりなる半導体基板100の適当な所に素子分離膜102を形成して活性領域を限定する。この時、本実施形態の素子分離膜102としてはSTI(shallow trench isolation)方式の素子分離膜を利用できる。活性領域が限定された半導体基板100の上部に多数のワードライン構造物108を形成する。ここで、ワードライン構造物108はゲート絶縁膜104、ゲート絶縁膜105の上部のゲート電極105及びゲート電極105のの上部及び側部を取り囲む絶縁物106より構成される。このようなワードライン構造物108は次のような方式で形成する。半導体基板100の上部にゲート絶縁膜104とゲート電極用導電層及びハードマスク膜を順次積層した後、ワードラインの形態にパターニングする。その後、パターニングされたハードマスク膜、ゲート電極用物質及びゲート絶縁膜104の両側壁にスペーサを形成する。ここで、パターニングされたゲート電極用物質がゲート電極105になり、ハードマスク膜及びスペーサはゲート電極105の上部及び側部を取り囲む絶縁物106になる。この時、絶縁物106は以後コンタクトプラグ形成時に自己整列方式で形成されるように、層間絶縁膜材料のシリコン酸化膜とはエッチング選択比が相異なるシリコン窒化膜系列(SiNまたはSiON)の物質で形成されうる。ワードライン構造物108の両側の活性領域に不純物をドーピングしてソース、ドレーン領域(図示せず)を形成する。その後、ワードライン構造物108が形成された半導体基板100の上部に第1層間絶縁膜112を蒸着する。ここで、第1層間絶縁膜112としてはシリコン酸化膜系列の絶縁膜が使われ、ワードライン構造物108間の空間が十分に埋め込まれる程の厚さに蒸着する。その後、セル領域の活性領域が露出されるように第1層間絶縁膜112を所定部分をエッチングする。
【0031】
次に、プラグ用導電層、例えば、ドーピングされたポリシリコン膜を露出されたワードライン構造物108間の空間が十分に埋め込まれるように蒸着した後、ワードライン構造物108の表面が露出されるようにCMPして隣接するワードライン構造物108間にコンタクトプラグ110を形成する。
【0032】
第1層間絶縁膜112及びコンタクトプラグ110の上部に第2層間絶縁膜114を形成する。この時、第2層間絶縁膜114としてはシリコン酸化膜系列またはシリコン窒化膜系列の絶縁膜が使われうる。
【0033】
引続き、コンタクトプラグ110のうち選択された部分、すなわち、ドレーン領域とコンタクトされたコンタクトプラグ(図示せず)とが露出されるように第2層間絶縁膜114の所定部分をエッチングした後、露出されたコンタクトプラグとコンタクトされるようにビットライン構造物118を形成する。この時、ビットライン構造物118はビットライン116と、ビットライン116の上面及び側面を取り囲んでいる絶縁物117とを含む。この時、ビットライン116を取り囲む絶縁物117も、第1層間絶縁膜112を構成するシリコン酸化膜とはエッチング選択比が相異なるシリコン窒化膜などの物質で形成される。このようなビットライン構造物は次のように形成される。まず、第2層間絶縁膜の上部に導電層及びエッチング阻止用絶縁膜を順次積層する。その後、エッチング阻止用絶縁膜及び導電層を所定形態にパターニングした後、パターニングされたエッチング阻止用絶縁膜及び導電層の側壁にエッチング阻止用絶縁物よりなるスペーサを形成する。ここで、パターニングされた導電層はビットライン116になり、エッチング阻止用絶縁膜及びスペーサはビットライン116を取り囲んでいる絶縁物117になる。ビットライン構造物118が形成された半導体基板100の結果物の上部に第3層間絶縁膜120及びエッチング阻止層122を順次形成する。この時、第3層間絶縁膜120は第1層間絶縁膜112と同じくシリコン酸化膜系列の絶縁膜で形成され、エッチング阻止層122はシリコン酸化膜系列の絶縁膜とエッチング選択比が相異なる物質、例えば、シリコン窒化膜またはシリコン窒酸化膜で形成される。
【0034】
その後、図2Bを参照して、以後形成されるキャパシタと電気的にコンタクトされるコンタクトプラグ110が露出されるようにエッチング阻止層122及び層間絶縁膜120、114の所定部分をエッチングしてストレージノードコンタクトホールstを形成する。この時、エッチング阻止層122はストレージノードコンタクトホールstの形成時、誤整列を防止する役割をする。その後、ストレージノードコンタクトホールstが十分に埋め込まれるように、半導体基板100の上部に導電層を蒸着した後、この導電層をCMPして、ストレージノードコンタクトホールst内にストレージノードコンタクトプラグ124を形成する。その後、ストレージノードコンタクトプラグ124とコンタクトされるように公知の方法でシリンダー形態のストレージノード電極126を形成する。以下、ストレージノードコンタクトプラグ124及びストレージノード電極126を含む媒体を下部電極128と称する。ここで、隣接する下部電極128間には第2層間絶縁膜114、第3層間絶縁膜120及びエッチング阻止層122が存在する。
【0035】
図2Cを参照して、下部電極128、すなわち、ストレージノード電極126とストレージノードコンタクトプラグ124との間に存在するエッチング阻止層122(図2B参照)を公知のシリコン窒化膜除去方式で選択的に除去する。望ましくは、下部電極128に影響を及ぼさないように湿式エッチング方式で除去する。この時、エッチング阻止層122を構成する物質は第3層間絶縁膜124を構成するシリコン酸化膜とはエッチング選択比が相異なるので、エッチング阻止層122だけ選択的に除去される。その後、下部電極128間の第3層間絶縁膜124を除去する。同様に、下部電極128の影響なしに第3層間絶縁膜124が選択的に除去されるように、第3層間絶縁膜124を湿式エッチングする。このように下部電極128間のエッチング阻止層122及び第3層間絶縁膜120の除去によって下部電極128間には所定の空間が与えられ、ストレージノード電極126はもとより、ストレージノードコンタクトプラグ124の側壁部が一部露出される。この時、ストレージノードコンタクトプラグ124の一定深さだけビットライン構造物118間に介在され、ビットライン構造物118によってストレージノードコンタクトプラグ124が支持される。
【0036】
次に、図2Dに示されたように、露出された下部電極128、すなわち、ストレージノード電極126及びストレージノードコンタクトプラグ124の表面に誘電体膜130を蒸着する。この時、誘電体膜130としてはNO(nitride−oxide)膜またはタンタル酸化膜などが利用される。その後、誘電体膜130が形成された半導体基板100の上部にプレート電極132を形成してキャパシタを完成する。
【0037】
この時、誘電体膜130がストレージノード電極126だけでなくストレージノードコンタクトプラグ124の側壁面にも被覆されるので、下部電極128の表面積は実質的に増加する。これにより、下部電極128の高さが従来と同一であってもキャパシタンスはかなり増大する。合わせて、キャパシタの高さを高めなくてもキャパシタンスを向上させうるので、セル領域のアスペクト比はもとより、セル領域と周辺領域との段差も緩和される。
【0038】
【発明の効果】
以上述べたように、本発明によれば、ストレージノード電極及びストレージノードコンタクトプラグより構成される下部電極間のエッチング阻止層及び層間絶縁膜を選択的に除去する。その後、露出された下部電極の表面に誘電体膜を形成した後、プレート電極を形成する。
【0039】
これにより、誘電体膜がストレージノード電極はもとより、ストレージノードコンタクトプラグの側壁面にまで形成されるので、結果的に下部電極の表面積が増大する。したがって、ストレージノード電極の高さを高めなくても高いキャパシタンスを確保でき、セル領域のアスペクト比及びセル領域と周辺領域との段差を縮められる。
【0040】
また、下部電極間の層間絶縁膜の除去時にブリッジの原因であるエッチング阻止層を同時に除去することによって下部電極間のブリッジ問題を解決できる。合わせて、エッチング阻止層が除去されることによってストレスが大きく減少し、脱気を容易に行えるので、素子特性を向上させうる。
【0041】
その他、本発明の要旨を抜け出さない範囲で多様に変更実施できる。
【図面の簡単な説明】
【図1A】 従来の集積回路メモリ素子の製造方法を説明するため断面図であって、最初の段階を示す図である。
【図1B】 図1Aの次の段階を示す図である。
【図1C】 図1Bの次の段階を示す図である。
【図2A】 本発明の実施形態による集積回路メモリ素子及びその製造方法を説明するための断面図であって、最初の段階を示す図である。
【図2B】 図2Aの次の段階を示す図である。
【図2C】 図2Bの次の段階を示す図である。
【図2D】 図2Cの次の段階を示す図である。
【符号の説明】
100 半導体基板
102 素子分離膜
108 ワードライン構造物
110 コンタクトプラグ
112 第1層間絶縁膜
114 第2層間絶縁膜
118 ビットライン構造物
124 ストレージノードコンタクトプラグ
126 ストレージノード電極
128 下部電極
130 誘電体膜
132 プレート電極
Claims (10)
- 半導体基板と、
前記半導体基板の所定部分に形成される複数のワードライン構造物であって、ゲート電極と、前記ゲート電極と前記半導体基板との間を絶縁させるゲート絶縁膜及び前記ゲート電極の上部及び側部を取り囲む絶縁物とを含んでいる前記ワードライン構造物と、
隣接する前記ワードライン構造物間に埋め込まれる複数のコンタクトプラグと、
前記複数のコンタクトプラグのうち選択されるコンタクトプラグとコンタクトされるように形成される複数のビットライン構造物であって、ビットラインと前記ビットラインの上部及び側部を取り囲む絶縁物とを含んでいる前記ビットライン構造物と、
前記コンタクトプラグと前記ビットライン構造物との間に形成され、選択されていない前記コンタクトプラグと前記ビットライン構造物との間を絶縁させる層間絶縁膜と、
前記ビットライン構造物とコンタクトされていない残りの前記コンタクトプラグとコンタクトされるように形成され、下部領域の一部が隣接する前記ビットライン構造物間に介在され、上部領域が前記ビットライン構造物の上方に突出するストレージノードコンタクトプラグと、
前記ストレージノードコンタクトプラグの上面に前記ストレージノードコンタクトプラグとコンタクトされるように形成されるストレージノード電極と、
前記ビットライン構造物で覆われていない部分の前記ストレージノードコンタクトプラグの表面及び前記ストレージノード電極の表面に蒸着される誘電体膜と、
前記誘電体膜表面に形成され、前記ストレージノードコンタクトプラグ間に延びるプレート電極とを含むことを特徴とする集積回路メモリ素子。 - 前記プレート電極は前記ビットライン構造物で覆われていない部分において、前記ストレージノードコンタクトプラグの下部領域間に延びることを特徴とする請求項1に記載の集積回路メモリ素子。
- 前記ストレートノードコンタクトプラグは、前記下部領域の一部が前記ビットライン構造物によって支持される請求項1に記載の集積回路メモリ素子。
- 活性領域が限定された半導体基板を提供する段階と、
前記半導体基板上の所定部分に複数のワードライン構造物を形成する段階と、
前記活性領域上の隣接する前記ワードライン構造物間に複数のコンタクトプラグを形成する段階と、
前記複数のコンタクトプラグが形成された前記半導体基板上に絶縁膜を形成する段階と、
前記複数のコンタクトプラグのうち選択されたコンタクトプラグとコンタクトされるように前記絶縁膜の上部に複数のビットライン構造物を形成する段階と、
前記複数のビットライン構造物の上部に層間絶縁膜を蒸着する段階と、
前記層間絶縁膜の上部にエッチング阻止層を形成する段階と、
前記複数のコンタクトプラグのうち前記ビットライン構造物とコンタクトされていない残りのコンタクトプラグが露出されるように前記層間絶縁膜及び前記エッチング阻止層の所定部分をエッチングして、ストレージノードコンタクトホールを形成する段階と、
前記ストレージノードコンタクトホール内部が充填されるようにストレージノードコンタクトプラグを形成する段階と、
前記ストレージノードコンタクトプラグとコンタクトされるようにストレージノード電極を形成する段階と、
残留する前記エッチング阻止層及び前記ストレージノードコンタクトプラグ間の前記層間絶縁膜を除去して、前記ビットライン構造物で覆われていない部分の前記ストレージノードコンタクトプラグの表面を露出させる段階と、
露出された前記ストレージノードコンタクトプラグの表面及び前記ストレージノード電極の表面に誘電体膜を形成する段階と、
前記誘電体膜表面にプレート電極を形成する段階とを含んでおり、
前記ビットライン構造物を形成する段階は、
前記絶縁膜の上部に導電層を形成する段階と、
前記導電層の上部に前記層間絶縁膜とエッチング選択比が相異なる物質でビットライン絶縁膜を形成する段階と、
前記ビットライン絶縁膜及び前記導電層の所定部分をパターニングする段階と、
前記パターニングされたビットライン絶縁膜及び導電層の側壁に、前記層間絶縁膜とエッチング選択比が相異なる物質よりなるスペーサを形成する段階とを含む段階であることを特徴とする集積回路メモリ素子の製造方法。 - 前記ワードライン構造物を形成する段階は、
前記半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部に導電層を形成する段階と、
前記導電層の上部に絶縁物よりなるハードマスク膜を形成する段階と、
前記ハードマスク膜と前記導電層及び前記ゲート絶縁膜の所定部分をパターニングする段階と、
前記パターニングされたハードマスク膜と導電層及びゲート絶縁膜の側壁に絶縁スペーサを形成する段階とを含むことを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。 - 前記活性領域上の前記ワードライン構造物間に前記コンタクトプラグを形成する段階は、
前記ワードライン構造物が形成された前記半導体基板の上部にコンタクトプラグ絶縁用酸化膜を蒸着する段階と、前記ワードライン構造物間の前記活性領域が露出されるように前記コンタクトプラグ絶縁用酸化膜の所定部分をエッチングする段階と、前記露出されたワードライン構造物間の活性領域に前記コンタクトプラグを形成する段階とを含むことを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。 - 前記ストレージノードコンタクトプラグを形成する段階は、
前記ストレージノードコンタクトホールが十分に埋め込まれるように、前記層間絶縁膜の上部に導電層を形成する段階と、
前記導電層を前記エッチング阻止層が露出されるまでCMPして、前記導電層を前記ストレージノードコンタクトホール内部に埋め込む段階とを含むことを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。 - 前記エッチング阻止層はSiNまたはSiON膜であることを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。
- 前記残留するエッチング阻止層は、前記ストレージノード電極及び前記ストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去することを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。
- 前記ストレージノードコンタクトプラグ間の前記層間絶縁膜は、前記ストレージノード電極及び前記ストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去することを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。
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