KR20060036560A - 커패시터 및 이를 제조하는 방법 - Google Patents

커패시터 및 이를 제조하는 방법 Download PDF

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KR20060036560A
KR20060036560A KR1020040085555A KR20040085555A KR20060036560A KR 20060036560 A KR20060036560 A KR 20060036560A KR 1020040085555 A KR1020040085555 A KR 1020040085555A KR 20040085555 A KR20040085555 A KR 20040085555A KR 20060036560 A KR20060036560 A KR 20060036560A
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박인선
이현덕
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삼성전자주식회사
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Abstract

반도체 기판 상에 사각 튜브 형상을 갖는 커패시터를 제조하는 방법에서, 상기 커패시터는 격자 형상을 갖는 마스크 패턴들을 이용하여 형성된다. 상기 마스크 패턴들은 반도체 기판 상에 형성된 게이트 구조물들과 그 사이를 매립하는 콘택 플러그 상에 층간 절연막과 몰드막 및 연마 저지막을 순차적으로 형성한 후, 상기 연마 저지막 상에 형성된다. 상기 커패시터의 스토리지 전극은 상기 마스크 패턴들을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 콘택 플러그를 노출시키도록 형성된 개구의 내측에 형성되며, 스토리지 전극의 하부는 층간 절연막에 매립된다. 따라서, 스토리지 전극과 콘택 플러그 사이의 더미 콘택 패드가 불필요하며, 스토리지 전극과 기판의 불순물 영역 사이의 접촉 저항이 감소된다.

Description

커패시터 및 이를 제조하는 방법{Capacitor and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 2 내지 도 15는 도 1에 도시된 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자 분리막
110 : 게이트 구조물 112a, 112b : 불순물 영역
114, 118, 122, 124 : 층간 절연막
116 : 커패시터 콘택 플러그 120 : 비트 라인
126 : 식각 저지막 128 : 몰드막
130 : 연마 저지막 132 : 제1마스크 패턴
134 : 버퍼 패턴 136 : 제2마스크 패턴
144 : 스토리지 전극 146 : 유전막
148 : 플레이트 전극 150 : 커패시터
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에 사용되는 실린더 형상의 커패시터와 그 제조 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 사각 튜브 형상 또는 실린더 형상으로 형성하고 있다.
상기 사각 튜브 형상의 경우, 실린더 형상의 커패시터보다 커패시터 유효 면적이 증가한다는 장점을 갖고 있다. 예를 들면, 정사각형의 단면 형상을 갖는 커패시터의 경우, 동일한 기판 면적 상에 형성되는 실린더형 커패시터보다 약 27.3% 정도의 커패시턴스의 증가 효과를 얻을 수 있으며, 직사각형의 단면 형상을 갖는 커패시터의 경우, 동일한 기판 면적 상에 형성되는 실린더형 커패시터보다 약 60% 정 도의 커패시턴스 증가 효과를 얻을 수 있다.
또한, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다. 즉, 커패시터의 높이가 증가됨에 따라 그 구조적 안정성이 저하되고, 이에 따라 커패시터들이 기울어지거나 쓰러짐으로써 상기 커패시터들 사이에서 2-비트 단락과 같은 치명적인 결함이 발생된다.
한편, 반도체 장치의 고집적화에 따라, 셀 트랜지스터와 비트 라인 및 커패시터들을 연결하기 위한 콘택 패드 또는 콘택 플러그들을 형성하기 위한 공간 확보가 용이하지 않다는 문제점이 발생되고 있으며, 이러한 문제점들을 해결하기 위하여 더미 콘택 플러그(dummy contact plug)를 채용하는 방법이 사용되고 있으며, 이러한 연결 부위들 사이에서의 접촉 저항 및 얼라인 마진 확보 등의 문제점이 추가적으로 발생되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 향상된 커패시턴스와 구조적 안정성 및 감소된 접촉 저항을 갖는 커패시터를 제공하는데 있다.
본 발명의 제2목적은 상술한 바와 같은 커패시터를 제조하는데 적합한 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 일 측면에 따른 커패시터는, 사각 튜브 형상을 갖고, 기판 상에 형성된 게이트 구조물들 사이를 매립하는 콘택 플러그로부터 상방으로 연장하며, 상기 게이트 구조물들 사이에서 상기 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 연결된 스토리지 전극과, 상기 스토리지 전극 상에 형성된 유전막과, 상기 유전막 상에 형성된 플레이트 전극을 포함한다.
상기 제2목적을 달성하기 위한 본 발명의 다른 측면에 따른 커패시터 제조 방법은, 사각 튜브 형상을 갖고, 기판 상에 형성된 게이트 구조물들 사이를 매립하는 콘택 플러그로부터 상방으로 연장하며, 상기 게이트 구조물들 사이에서 상기 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 연결되는 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극 상에 유전막을 형성하는 단계와, 상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 스토리지 전극은 다음과 같은 방법을 통해 형성될 수 있다. 먼저, 상기 게이트 구조물들과 상기 콘택 플러그 상에 층간 절연막, 식각 저지막 및 몰드막을 형성하고, 상기 몰드막 상에 제1방향으로 연장하는 제1마스크 패턴과, 상기 제1마스크 패턴 상에 상기 제1방향과 수직하는 제2방향으로 연장하며 상기 제1마스크 패턴과 격자 형상을 이루는 제2마스크 패턴을 형성한다. 이어서, 상기 제1 및 제2마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 상기 콘택 플러그를 노출시키는 개구를 형성하고, 상기 개구를 통해 노출된 콘택 플러그 및 상기 개구의 내측면 상에 상기 스토리지 전극을 형성한다.
구체적으로, 상기 몰드막 상에는 연마 저지막 및 버퍼 산화막이 형성되며, 상기 버퍼 산화막은 패터닝을 통해 상기 연마 저지막의 표면을 노출시키는 버퍼 패턴으로 형성된다. 상기 제1마스크 패턴은 상기 버퍼 패턴 상에 형성되는 제1마스크층을 평탄화시킴으로써 형성될 수 있다. 또한, 상기 스토리지 전극은 상기 제2마스크 패턴을 제거한 후, 상기 노출된 콘택 플러그와 상기 개구의 내측면들, 제1마스크 패턴 및 버퍼 패턴 상에 도전층을 형성하고, 상기 도전층 상에 희생막을 형성하여 상기 개구를 매립한 후, 상기 제1마스크 패턴 및 상기 버퍼 패턴이 노출되도록 상기 희생막의 상부 및 상기 도전층의 상부를 제거함으로써 형성될 수 있다.
따라서, 상기 스토리지 전극은 게이트 구조물들 사이의 불순물 영역과 연결된 콘택 플러그들로부터 연장되므로, 종래의 경우에서 콘택 플러그와 스토리지 전극을 전기적으로 연결하기 위한 별도의 콘택 패드가 불필요하다. 즉, 종래의 경우보다 접촉 부위가 감소되므로 접촉 저항을 감소시킬 수 있으며, 상기 일 실시예에 따르면, 스토리지 전극의 하부는 비트 라인을 매립하는 층간 절연막에 의해 지지되므로, 구조적 안정성이 향상될 수 있다. 또한, 튜브 형상을 가지므로, 실린더 타입의 스토리지 전극보다 표면적이 증가되어 향상된 커패시턴스를 가질 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100) 상에는 다수의 게이트 구조물들(110)이 형성되어 있으며, 상기 게이트 구조물들(110) 사이의 반도체 기판(100)의 표면 부위에는 다수의 불순물 영역들(112a, 112b)이 형성되어 있다. 상기 다수의 불순물 영역들(112a, 112b)은 셀 트랜지스터들의 소스/드레인으로서 기능한다. 또한, 반도체 기판(100)의 표면 부위에는 상기 셀 트랜지스터들을 서로 격리시키기 위한 소자 분리막(102)이 형성되어 있다.
게이트 구조물들(110) 사이에는 상기 불순물 영역들(112a, 112b)과 비트 라인들(미도시) 및 커패시터들(150)을 연결하기 위한 콘택 플러그들이 형성되어 있으며, 상기 콘택 플러그들은 상기 비트 라인들과 제1불순물 영역들(112a)을 연결하기 위한 비트라인 콘택 플러그들(미도시)과 상기 커패시터들(150)과 제2불순물 영역들(112b)을 연결하기 위한 커패시터 콘택 플러그들(116)을 포함한다.
게이트 구조물들(110)은 제1층간 절연막(114)에 의해 서로 절연되어 있으며, 게이트 구조물들(110)과 상기 콘택 플러그들 상에는 제2층간 절연막(118), 제3층간 절연막(122) 및 제4층간 절연막(124)이 형성되어 있으며, 상기 비트 라인들은 제3층간 절연막(122)을 통해 게이트 구조물들(110)의 연장 방향에 수직하는 방향으로 연장한다. 즉, 상기 비트 라인들은 제2, 제3 및 제4층간 절연막(118, 122, 124)에 의해 게이트 구조물들(110) 및 커패시터들(150)과 절연된다.
커패시터들(150)의 스토리지 전극들(144)은 커패시터 콘택 플러그들(116) 상으로부터 각각 상방으로 연장하며, 사각 튜브 형상을 갖는다. 또한, 상기 스트로지 전극들(144)은 제2, 제3 및 제4층간 절연막(118, 122, 124)에 의해 상기 비트 라인들과 절연되며, 상기 스토리지 전극들(144)의 하부는 제2, 제3 및 제4층간 절연막(118, 122, 124)에 의해 둘러싸여 있다. 따라서, 커패시터들(150)의 구조적 안정성이 향상될 수 있다.
각각의 스토리지 전극(144) 상에는 유전막(146)이 형성되어 있으며, 유전막(146) 상에는 플레이트 전극(148)이 형성되어 있다. 구체적으로, 상기 유전막(146)은 각각의 스토리지 전극(144)의 내측 표면들, 상부면 및 제4층간 절연막(124) 상으로 노출된 외측 표면들 상에 연속적으로 형성되어 있다.
도 2 내지 도 15는 도 1에 도시된 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3을 참조하면, 반도체 기판(100)의 표면 부위에 널리 알려진 STI(shallow trench isolation) 방법을 이용하여 소자 분리막(102)을 형성함으로써 반도체 기판(100) 상에 액티브 영역(104)을 형성한다. 상기 액티브 영역(104) 및 소자 분리막(102) 상에서 반도체 기판(100)을 가로지르는 제1방향으로 연장하는 다수의 게이트 구조물들(110)을 형성하고, 상기 게이트 구조물들(110) 사이의 액티브 영역들(104)에 소스/드레인으로서 기능하는 불순물 영역들(112a, 112b)을 각각 형성한다. 각각의 게이트 구조물(110)은 게이트 절연막 패턴, 게이트 전극, 마스크 패턴 및 스페이서들을 포함한다. 상기 게이트 구조물들(110)을 매립하는 제1층간 절연막(114)을 형성하고, 게이트 구조물들(110)의 상부 표면이 노출되도록 제1층간 절연막(114)을 평탄화시킨다.
이어서, 제1층간 절연막(114)을 패터닝하여 게이트 구조물들(110) 사이의 불순물 영역들(112a, 112b)을 노출시키는 콘택홀들(미도시)을 형성하고, 상기 콘택홀들을 매립하는 콘택 플러그들을 형성한다. 상기 콘택 플러그들은 후속하여 형성되는 비트 라인들(120)과 제1불순물 영역들(112a)을 전기적으로 연결하기 위한 비트 라인 콘택 플러그들(미도시)과, 후속하여 형성되는 커패시터들(150)과 제2불순물 영역들(112b)을 전기적으로 연결하기 위한 커패시터 콘택 플러그들(116)을 포함한다.
상기 게이트 구조물들(110), 상기 콘택 플러그들 및 제1층간 절연막(114) 상에 제2층간 절연막(118)을 형성한다. 상기 제2층간 절연막(118)은 후속하여 형성되는 비트 라인들(120)과 게이트 구조물들(110) 사이를 절연시키기 위해 형성된다. 상기 제2층간 절연막(114)을 패터닝하여 상기 비트라인 콘택 플러그들과 각각 전기적으로 연결되며, 게이트 구조물들(110)이 연장하는 제1방향에 대하여 수직하는 제2방향으로 연장하는 비트라인들(120)을 제2층간 절연막(118) 상에 형성한다.
상기 제2층간 절연막(118) 및 비트라인들(120) 상에 제3층간 절연막(122)을 형성하고, 상기 제3층간 절연막(122)의 표면을 평탄화시킨다. 제3층간 절연막(122)의 평탄화 이후에 제4층간 절연막(124)을 제3층간 절연막(122) 상에 형성한다. 제2, 제3 및 제4층간 절연막(118, 122, 124)은 후속하여 형성되는 커패시터들(150)과 비트 라인(120)을 전기적으로 절연시키는 기능을 수행하며, 커패시터들(150)의 하부를 구조적으로 지지하는 기능을 수행한다. 한편, 상기 층간 절연막들(114, 118, 122, 124)은 BPSG, PSG, USG, TEOS 산화물 또는 HDP-CVD 산화물로 이루어질 수 있다.
상기와 같은 게이트 구조물들(110), 불순물 영역들(112a, 112b), 콘택 플러그들, 비트라인들(120) 등을 포함하는 반도체 장치의 하부 구조물을 형성하는 방법은 이미 널리 알려져 있으므로, 이에 대한 추가적인 상세 설명은 생략한다. 따라 서, 본 발명의 범위는 상기와 같은 반도체 장치의 하부 구조물의 형성 방법에 의해 제한되지 않는다. 한편, 도 2는 비트라인들(120)을 따라 절개된 단면도이며, 도 3은 게이트 구조물들(110)을 따라 절개된 단면도이다.
도 4 내지 도 6을 참조하면, 상기 제4층간 절연막(124) 상에 식각 저지막(126)을 형성한다. 식각 저지막(126)은 제4 층간 절연막(124) 및 후속하여 형성될 몰드막(128)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(126)은 저압 화학기상증착 공정(low pressure chemical vapor deposition; LPCVD)을 이용하여 실리콘 질화물로 형성될 수 있다.
식각 저지막(126) 상에 스토리지 전극들(144)을 형성하기 위한 몰드막(128)을 형성한다. 상기 몰드막(128)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG와 같은 실리콘 산화물을 사용하여 형성한다. 여기서, 몰드막(128)은 식각 저지막(126)의 상면을 기준으로 약 5,000∼50,000Å 정도의 두께를 갖도록 형성된다. 본 실시예에 있어서, 상기 몰드막(128)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 상기 몰드막(128)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(128)의 두께를 적절하게 조절할 수 있다.
상기에서는 단일의 몰드막(128)을 사용하고 있으나, 서로 다른 실리콘 산화물들을 이용하여 복층으로 형성할 수도 있다. 몰드막(128)을 형성한 후, 몰드막(128) 상에 연마 저지막(130)을 형성한다. 상기 연마 저지막(130)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON) 등으로 이루어질 수 있다.
상기 연마 저지막(130) 상에 버퍼 산화막(buffer oxide layer; 미도시)을 형성한다. 상기 버퍼 산화막은 TEOS 산화물, HDP-CVD 산화물, PSG, USG 또는 BPSG로 이루어질 수 있으며, 바람직하게는 상기 몰드막(128)과 동일한 물질로 이루어질 수 있다.
상기 버퍼 산화막을 이용하여 반도체 기판(100) 상에 형성된 하부 구조물의 비트 라인(120)과 평행한 방향으로 연장하는 제1마스크 패턴(132)을 연마 저지막(130) 상에 형성한다. 구체적으로, 상기 버퍼 산화막 상에 상기 제1방향으로 연장하는 제1포토레지스트 패턴(미도시)을 형성하고, 상기 제1포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행하여 연마 저지막(130)의 표면을 노출시키는 제1개구를 갖는 버퍼 패턴(134)을 형성한다. 이어서, 상기 제1개구를 매립하는 제1마스크층(미도시)을 상기 버퍼 패턴(134) 상에 형성하고, 상기 버퍼 패턴(134)의 표면이 노출되도록 화학적 기계적 연마 공정(chemical mechanical polishing; CMP)과 같은 평탄화 공정을 수행하여 상기 제1마스크 패턴(132)을 형성한다.
여기서, 상기 버퍼 패턴(134)은 반도체 기판(100) 상의 커패시터 콘택 플러그들(116)과 수직 방향으로 대응한다. 상기 제1마스크 패턴(132)은 실리콘 질화물(SiN), 폴리실리콘, 실리콘 산질화물(SiON) 또는 실리콘 탄화물(SiC)로 이루어질 수 있으며, 상기 제1포토레지스트 패턴은 버퍼 패턴(134)을 형성한 후 애싱 및 스트립 공정을 통해 제거된다.
한편, 도 5는 도 4에 도시된 X1-X1 라인을 따라 절개된 단면도이고, 도 6은 도 4에 도시된 Y1-Y1 라인을 따라 절개된 단면도이다.
도 7 내지 도 10을 참조하면, 상기 버퍼 패턴(134)과 제1마스크 패턴(132) 상에 제2마스크 패턴(136)을 형성한다. 제2마스크 패턴(136)은 제1마스크 패턴(132)의 연장 방향에 대하여 실질적으로 수직하는 방향으로 연장하며, 상기 콘택 플러그(116)와 수직 방향으로 대응하는 버퍼 패턴(134)의 표면 부위를 노출시키는 제2개구(136a)를 갖는다. 즉, 상기 제1마스크 패턴(132)과 제2마스크 패턴(136)은 격자 형상을 갖도록 서로 수직하는 방향으로 연장한다. 상기 제2마스크 패턴(136)은 비정질 탄소(amorphous carbon), 폴리실리콘 또는 실리콘 질화물(SiN)로 이루어질 수 있다.
구체적으로, 상기 제2마스크 패턴(136)은 상기 버퍼 패턴(134)과 제1마스크 패턴(132) 상에 제2마스크층(미도시)과 제2포토레지스트 패턴(미도시)을 형성하고, 상기 제2포토레지스트 패턴을 식각 마스크로 하는 통상의 이방성 식각 공정을 수행함으로써 형성될 수 있다.
한편, 도 8은 도 7에 도시된 X1-X1 라인을 따라 절개된 단면도이고, 도 9는 도 7에 도시된 Y1-Y1 라인을 따라 절개된 단면도이며, 도 10은 도 7에 도시된 Y2-Y2 라인을 따라 절개된 단면도이다.
상기와는 달리, 도 11 및 도 12에 도시된 바와 같이 버퍼 패턴(134)의 표면을 노출시키기 않고, 제1마스크층의 표면 부위만을 평탄화시켜 제1마스크 패턴(132')을 형성하고, 상기 제1마스크 패턴(132') 상에 제2마스크 패턴(136')을 형성할 수도 있다.
도 13을 참조하면, 먼저, 상기 제1마스크 패턴(132)과 제2마스크 패턴(136)을 식각 마스크로 사용하는 통상의 이방성 식각 공정을 이용하여 버퍼 패턴(134), 연마 저지막(130) 및 몰드막(128)을 부분적으로 제거하고, 이어서, 식각 저지막(126)과 제4, 제3 및 제2층간 절연막들(124, 122, 118)을 순차적으로 제거하여 상기 커패시터 콘택 플러그들(116)을 노출시키는 제3개구(138)들을 형성한다. 상기 제3개구(138)는 후속하여 형성될 스토리지 전극(144)을 형성하기 위한 스토리지 노드 콘택홀로서 기능한다. 한편, 도시된 바와 같이, 제3개구(138)는 게이트 구조물들(110)의 상부를 부분적으로 노출시킬 수도 있다.
이어서, 상기 제2마스크 패턴(136)을 제거한다. 상기 제2마스크 패턴(136)은 제2마스크 패턴(136)과 나머지 다른 막들 사이에서 식각 선택비를 갖는 에천트를 사용하는 등방성 또는 이방성 식각 공정을 이용하여 제거될 수 있다. 그러나, 상기 제2마스크 패턴(136)은 후속하여 스토리지 전극들(144)을 분리시키기 위한 CMP 공정에서 제거될 수도 있다.
도 14를 참조하면, 상기 노출된 커패시터 콘택 플러그(116) 및 제3개구(138)를 한정하는 표면들, 구체적으로 제1마스크 패턴(132), 버퍼 패턴(134), 연마 저지막(130), 몰드막(128), 식각 저지막(126), 제2, 제3 및 제4층간 절연막(118, 122, 124)의 표면들 상에 도전층(140)을 형성한다. 상기 도전층(140)은 폴리실리콘, 티타늄 질화물 등과 같은 도전성 물질로 이루어질 수 있다.
이어서, 상기 제3개구(138)를 충분히 매립하는 희생막(142)을 상기 도전층(140) 상에 형성한다. 상기 희생막(142)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG 또는 BPSG를 이용하여 형성될 수 있으며, 바람직하게는 몰드막(128) 및 버퍼 패턴(134)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생막(142)은 상기 도전층(140)을 스토리지 전극(144)으로 형성하는 동안 상기 스토리지 전극(144)을 보호하기 위해 형성된다.
도 15를 참조하면, 상기 커패시터 콘택 플러그(116)와 연결된 스토리지 전극(144)을 형성하기 위하여 CMP 공정을 통해 상기 연마 저지막(130)이 노출되도록 희생막(142)의 상부, 도전층(140)의 상부, 제1마스크 패턴(132) 및 버퍼 패턴(134)을 제거한다. 이어서, 노출된 연마 저지막(130), 잔류하는 희생막(142) 및 몰드막(128)을 통상의 등방성 식각 공정을 통해 순차적으로 제거함으로써 스토리지 전극(144)을 완성한다. 상기 등방성 식각 공정으로는 식각액을 이용하는 습식 식각 공정 또는 식각 가스를 사용하는 화학적 건식 식각 공정이 적용될 수 있다. 상기 식각액으로는 불화수소를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액, 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등이 사용될 수 있으며, 상기 식각 가스로는 불화수소 및 수증기를 함유하는 식각 가스, 사불화탄소 및 산소를 포함하는 식각 가스 등이 사용될 수 있다.
이어서, 상기와 같이 형성된 스토리지 전극(144) 상에 유전막(146)을 형성하고, 상기 유전막(146) 상에 플레이트 전극(148)을 형성함으로써, 도 1에 도시된 바와 같이, 반도체 기판(100) 상의 커패시터 콘택 플러그(116)와 전기적으로 연결된 커패시터(150)를 완성한다.
상기와 같은 본 발명에 따르면, 수직 방향으로 격자 형상을 갖는 제1마스크 패턴 및 제2마스크 패턴을 이용하여 실린더형 커패시터보다 큰 커패시턴스를 갖는 사각 튜브 형상의 커패시터를 용이하게 형성할 수 있다.
또한, 상기 커패시터의 스토리지 전극은 게이트 구조물들 사이의 콘택 플러그로부터 상방으로 일체로 형성되므로, 종래의 버퍼 콘택 패드를 사용하는 경우에 비하여 접촉 저항을 크게 감소시킬 수 있으며, 스토리지 전극의 하부가 비트 라인들 사이에서 층간 절연막들에 매립되어 있으므로, 커패시터의 전체적인 구조적 안정성이 크게 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 사각 튜브 형상을 갖고, 기판 상에 형성된 게이트 구조물들 사이를 매립하는 콘택 플러그로부터 상방으로 연장하며, 상기 게이트 구조물들 사이에서 상기 기판의 표면 부위에 형성된 불순물 영역과 전기적으로 연결된 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 커패시터.
  2. 제1항에 있어서, 상기 스토리지 전극의 하부는, 상기 콘택 플러그와 인접하는 게이트 구조물에 대하여 상기 불순물 영역과 대향하는 제2불순물 영역과 전기적으로 연결되어 상기 기판을 가로지르는 방향으로 연장하는 비트 라인과 상기 스토리지 전극 사이를 전기적으로 절연시키기 위한 층간 절연막에 의해 둘러싸여져 있는 것을 특징으로 하는 커패시터.
  3. 제2항에 있어서, 상기 유전막은 상기 스토리지 전극의 내측 표면들과 상부면 및 상기 층간 절연막 상으로 노출된 외측 표면들 상에 연속적으로 형성되어 있는 것을 특징으로 하는 커패시터.
  4. 사각 튜브 형상을 갖고, 기판 상에 형성된 게이트 구조물들 사이를 매립하는 콘택 플러그로부터 상방으로 연장하며, 상기 게이트 구조물들 사이에서 상기 기판 의 표면 부위에 형성된 불순물 영역과 전기적으로 연결되는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 커패시터 제조 방법.
  5. 제4항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 게이트 구조물들과 상기 콘택 플러그 상에 층간 절연막, 식각 저지막 및 몰드막을 형성하는 단계;
    상기 몰드막 상에 제1방향으로 연장하는 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴 상에 상기 제1방향과 수직하는 제2방향으로 연장하며 상기 제1마스크 패턴과 함께 격자 형상을 이루는 제2마스크 패턴을 형성하는 단계;
    상기 제1 및 제2마스크 패턴을 식각 마스크로 이용하는 식각 공정을 통해 상기 콘택 플러그를 노출시키는 개구를 형성하는 단계; 및
    상기 노출된 콘택 플러그 및 상기 개구의 내측면 상에 상기 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제5항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 몰드막 상에 연마 저지막 및 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막을 패터닝하여 상기 연마 저지막의 표면을 노출시키는 버퍼 패턴을 형성하는 단계; 및
    상기 제1마스크 패턴을 형성하기 위한 제1마스크층을 상기 버퍼 패턴 상에 형성하는 단계를 더 포함하며,
    상기 제1마스크 패턴은 상기 버퍼 패턴의 상부면이 노출되도록 상기 제1마스크층의 상부(upper portion)를 제거함으로써 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 제2마스크 패턴을 제거하는 단계;
    상기 노출된 콘택 플러그와 상기 개구의 내측면들, 제1마스크 패턴 및 버퍼 패턴 상에 도전층을 형성하는 단계;
    상기 도전층 상에 희생막을 형성하여 상기 개구를 매립하는 단계; 및
    상기 제1마스크 패턴 및 상기 버퍼 패턴이 노출되도록 상기 희생막의 상부 및 상기 도전층의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
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