KR20050072168A - 반도체 메모리 소자 및 그의 제조방법 - Google Patents

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KR20050072168A
KR20050072168A KR1020040000066A KR20040000066A KR20050072168A KR 20050072168 A KR20050072168 A KR 20050072168A KR 1020040000066 A KR1020040000066 A KR 1020040000066A KR 20040000066 A KR20040000066 A KR 20040000066A KR 20050072168 A KR20050072168 A KR 20050072168A
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Abstract

본 발명은 생산성을 극대화할 수 있는 반도체 메모리 소자 및 그의 제조방법에 관한 것으로, 그 소자는 반도체 기판에 정의된 셀 영역에서 콘택 플러그를 노출시키도록 형성된 층간절연막과, 상기 셀 영역 내부에서 상기 콘택 플러그와 전기적으로 연결되어 각 노드가 분리된 스토리지 전극과, 상기 스토리지 전극과 동일 또는 유사한 모양으로 상기 셀 영역의 외곽을 둘러싸는 주변 영역에 형성된 더미 전극과, 상기 스토리지 전극 및 상기 더미 전극 상에 형성된 유전막 및 플레이트 전극과, 상기 더미 전극과 동일 또는 유사한 높이를 갖도록 서로 인접하는 복수개의 셀 영역 사이의 상기 주변 영역 상에 형성된 주형막을 포함하여 이루어진다.

Description

반도체 메모리 소자 및 그의 제조방법{Semiconductor memory device and Method for the same}
발명은 반도체 메모리 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 캐패시터의 형성에 따른 단차를 방지할 수 있는 반도체 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리 셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.
스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.
스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 사용되어 있다.
그러나, 유전체막에 대한 연구가 상당히 진전되어 한계점에 도달한 상태이므로 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 캐패시터 구조에서 벗어난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 캐패시터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 이때, 트렌치형 커패시터의 경우, 하부전극의 면적을 크게 가져갈 수 있지만, 격리(isolation)와 같은 문제나 공정기술상의 복잡성을 가지고 있다. 이에 따라, 최근에는 실린더형 커패시터가 널리 사용되고 있다. 그러나, 셀 영역과 주변 영역사이의 단차가 커지게 되며, 포토리소그라피의 포커스 마진이 감소하여 금속 배선이 얇아지거나 끊어질 수 있으며, 브리지 같은 문제가 발생할 수 있다.
통상의 경우 이러한 COB(Capacitor Over Bit line)구조를 갖는 실린더형 커패시터 형성에 있어서, 셀 커패시터 형성 후 셀 영역과 주변 영역간에는 셀 커패시터 만큼의 단차가 발생한다.
이하, 도면을 참조하여 종래 기술에 따른 반도체 메모리 소자의 제조방법을 설명한다.
도1a 내지 도 1k는 종래 기술에 따른 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도1a에 도시한 바와 같이, 제1 층간 절연막(12) 및 도전 구조물(14)이 형성된 반도체 기판(10) 상에 식각 방지막(16)을 형성한다. 이때, 상기 도전 구조물(14)은 상기 반도체 기판(10)의 셀 영역(X)에만 형성되어 있다.
도1b에 도시한 바와 같이, 상기 식각 정지막(16)이 형성된 상기 반도체 기판(10) 상에 실리콘 산화막을 이용하여 소정 두께의 주형막(18)을 형성한다.
도1c에 도시한 바와 같이, 상기 주형막(18)이 형성된 상기 반도체 기판(10) 상에 실리콘 질화막을 이용하여 하드 마스크막(20)을 형성한다.
도1d에 도시한 바와 같이, 상기 하드 마스크막(20) 상부에 포토레지스트를 도포하고, 상기 도전 구조물(14) 상부의 상기 하드 마스크막(20)의 일부가 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 주형막(18)이 노출되도록 상기 하드 마스크막(20)의 일부를 제거한다.
도1e에 도시한 바와 같이, 상기 포토레지스트 및 하드 마스크막(20)을 식각 마스크로 사용하여 상기 식각정지막(16)이 노출되도록 상기 주형막(18)을 제거하여 트렌치(22)를 형성한다. 이후, 상기 포토레지스트를 제거한다.
도1f에 도시한 바와 같이, 상기 주형막(18)을 식각 마스크로 사용하여 상기 도전 구조물(14)이 노출되도록 상기 식각정지막(16)을 제거한다. 이때, 상기 식각 정지막(16)과 동시에 상기 하드 마스크막(20)을 제거한다.
도1g에 도시한 바와 같이, 상기 트렌치(22)의 측면과 저면 및 상기 주형막(18)의 상부에 균일한 두께의 폴리 실리콘으로 스토리지 전극(24)을 형성하고, 상기 트렌치(22)가 매몰되도록 희생막(21)을 형성하고, 상기 스토리지 전극(24) 및 상기 주형막(18)이 노출되도록 상기 희생막(21) 및 상기 스토리지 전극(24)을 화학 기계적 연마 또는 에치백하여 스토리지 전극(24)의 노드를 분리한다.
도 1h에 도시한 바와 같이, 상기 스토리지 전극(24)의 노드가 분리된 반도체 기판(10) 상의 상기 희생층 및 주형막(18)을 제거한다.
도 1i에 도시한 바와 같이, 상기 스토리지 전극(24)상에 유전막(26) 및 플레이트 전극(28)을 형성하여 상기 셀 영역(X)에 캐패시터를 완성한다. 이때, 상기 셀 영역(X)과 경계를 갖는 주변 영역(Y)의 상부에 형성된 플레이트 전극(28)을 제거한다.
도 1j에 도시한 바와 같이, 상기 캐패시터가 형성된 반도체 기판(10)의 전면에 상기 캐패시터가 매립되도록 제2 층간 절연막(30)을 형성한다.
도 1k에 도시한 바와 같이, 상기 셀 영역 상부에 형성된 제 2 층간 절연막(30)을 화학기계적 연마 또는 에치백하여 상기 반도체 기판(10) 상에 형성된 제 2 층간 절연막(30)을 평탄화한다.
도시하지는 않았지만, 상기 제 2 층간 절연막(30)이 형성된 상기 플레이트 전극(28) 및 상기 제 1 층간 절연막(12) 하부에 형성된 각종 배선이 노출되도록 상기 제2 층간 절연막(30)을 제거하여 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 상기 제2 층간 절연막(30) 상에 금속 물질을 형성하고 패터닝하여 금속 배선을 형성한다. 또한, 상기 금속 배선이 형성된 반도체 기판(10) 상에 제 3 층간 절연막을 형성하고, 상기 제3 층간 절연막이 형성된 상기 반도체 기판(10) 상의 상기 금속 배선이 노출되도록 상기 제3 층간 절연막을 제거하여 제 2 콘택홀을 형성하고, 상기 제 2 콘택홀이 형성된 반도체 기판 상에 금속 물질을 형성하고 패터닝하여 패드 전극을 형성한다.
상술한 바와 같이, 종래 기술에 따른 반도체 메모리 소자 제조방법은 다음과 같은 문제점이 있었다.
종래 기술에 따른 반도체 메모리 소자 제조방법은, 상기 제 2 층간 절연막의 형성 시 상기 커패시터에 의해 셀 영역과 상기 셀 영역에 인접하는 주변 영역에서 단차가 발생함으로 상기 제 2 층간 절연막을 상기 커패시터의 높이 이상 형성해야하고, 상기 제 2 층간 절연막을 평탄화하기 위해 상기 셀 영역에 형성된 제2 층간 절연막을 제거해야하는 공정을 요하기 때문에 생산성이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 상기 셀 영역과 주변 영역의 단차가 발생되는 것을 방지하여 생산성을 극대화할 수 있는 반도체 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 반도체 기판에 정의된 셀 영역에서 콘택 플러그를 노출시키도록 형성된 층간절연막과, 상기 셀 영역 내부에서 상기 콘택 플러그와 전기적으로 연결되어 각 노드가 분리된 스토리지 전극과, 상기 스토리지 전극과 동일 또는 유사한 모양으로 상기 셀 영역의 외곽을 둘러싸는 주변 영역에 형성된 더미 전극과, 상기 스토리지 전극 및 상기 더미 전극 상에 형성된 유전막 및 플레이트 전극과, 상기 더미 전극과 동일 또는 유사한 높이를 갖도록 서로 인접하는 복수개의 셀 영역 사이의 상기 주변 영역 상에 형성된 주형막을 포함함을 특징으로 한다.
본 발명의 다른 양태는, 반도체 기판에 정의된 셀 영역에서 도전 구조물을 노출시키는 층간절연막이 형성된 반도체 기판의 전면에 주형막을 형성하는 단계와, 상기 셀 영역과 주변영역의 경계부에서 상기 도전 구조물이 노출되도록 상기 주형막을 선택적으로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 내부에 스토리지 전극 및 더미 전극을 형성하고, 상기 스토리지 전극 및 더미 전극의 노드를 분리하는 단계와, 상기 셀 영역에 형성된 상기 주형막을 제거하기 위해 상기 주변 영역에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 식각마스크로 사용하여 상기 셀 영역에 형성된 상기 주형막을 선택적으로 제거하는 단계와, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함하는 반도체 메모리 소자 제조방법이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 소자를 개략적으로 나타낸 평면도이고, 도 3은 도2의 Ⅰ∼Ⅰ'선을 따라 취한 단면도이다.
도 2 내지 도 3에 도시한 바와 같이, 본 발명에 따른 반도체 메모리 소자는, 반도체 기판(100)에 정의된 셀 영역(X)에서 콘택 플러그(114)를 노출시키도록 형성된 제 1 층간절연막(112)과, 상기 셀 영역(X) 내부에서 상기 콘택 플러그(114)와 전기적으로 연결되어 각 노드가 분리된 스토리지 전극(124)과, 상기 셀 영역(X)의 외곽을 둘러싸는 주변 영역(Y)에 상기 스토리지 전극(124)과 동일 또는 유사한 모양으로 형성된 더미 전극과, 상기 스토리지 전극(124) 및 상기 더미 전극(125) 상에 형성된 유전막(126) 및 플레이트 전극(128)과, 상기 셀 영역(X)과 상기 주변 영역(Y)의 단차가 발생하지 않도록 하기 위해 서로 인접하는 복수개의 셀 영역(X) 사이의 상기 주변 영역(Y) 상에 상기 더미 전극(125)과 동일 또는 유사한 높이를 갖도록 형성된 주형막(118)을 포함하여 구성된다.
여기서, 상기 셀 영역(X)은 반도체 기판(100) 상의 메모리 소자 즉, 캐패시터가 형성되는 영역이고, 상기 주변 영역(Y)은 상기 반도체 기판(100) 상의 상기 셀 영역(X)을 제외한 나머지 영역으로 예컨대, 코어/페리 영역이라 일컫는다.
상기 스토리지 전극(124) 및 더미 전극은 도전성 불순물을 포함하는 폴리 실리콘으로 이루어지고, 상기 주형막(118)은 상기 스토리지 전극(124)의 형성 시 사용되는 실리콘 산화막으로 이루어진다.
또한, 상기 플레이트 전극(128)은 도전성 불순물을 포함하는 폴리 실리콘 또는 금속 물질로 이루어진다. 이때, 상기 주형막(118) 및 상기 스토리지 전극(124)이 동일 또는 유사한 높이를 갖고 형성되어 있기 때문에 상기 주형막(118) 및 상기 스토리지 전극(124) 상에 형성되는 플레이트 전극(128)이 단차를 갖지 않는다.
따라서, 본 발명에 따른 반도체 메모리 소자는 상기 셀 영역(X)에 인접하는 주변 영역(Y)에 상기 스토리지 전극(124) 또는 더미 전극(125)과 동일 또는 유사한 높이를 갖는 주형막(118)이 형성되어 있기 때문에 평탄하게 플레이트 전극(128)이 형성되도록 한다.
이와 같이 구성되는 본 발명에 따른 반도체 메모리 소자의 제조방법을 살펴보면 다음과 같다.
도 4a 내지 도 4j는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정 단면도이다. 하기에 설명하는 반도체 소자는 DRAM 장치의 셀을 예로 들어 설명한다.
도 4a에 도시한 바와 같이, 제 1 층간 절연막(112) 및 도전 구조물(114)을 포함하는 반도체 기판(100) 상에 실리콘 질화막을 이용하여 식각정지막(116)을 형성한다. 여기서, 상기 도전 구조물(114))은 반도체 기판(100)의 캐패시터 노드 콘택 영역과 전기적으로 접속하는 콘택 플러그이다. 또한, 상기 식각 방지막(116)은 상기 층간 절연막(112)과의 식각 선택비가 높은 막을 이용하여 일정두께(예컨대 약100∼1000Å정도)로 형성된다.
도4b에 도시한 바와 같이, 상기 식각 정지막(116)이 형성된 상기 반도체 기판(100)상에 실리콘 산화막을 이용하여 주형막(118)을 형성한다. 이때, 상기 실리콘 산화막은 화학기상증착방법으로 공정 챔버 내에 삽입된 상기 반도체 기판(100) 상에 실리콘 화합물(예컨대 모노실란) 및 산소와 같은 혼합 반응 가스를 가열하여 흘려(flow)줌으로써 형성될 수 있다. 예컨대, 상기 주형막(118)은 이후 형성되는 스토리지 전극(124)의 높이에 해당하는 두께(예컨대 약 7000 내지 18000Å)보다 적어도 크거나 같도록 형성한다.
도4c에 도시한 바와 같이, 상기 주형막(118)이 형성된 상기 반도체 기판(100) 상에 실리콘 질화막을 이용하여 하드 마스크막(120)을 형성한다. 이때, 상기 주형막(118)의 형성공정과, 상기 하드 마스크막(120)을 하나의 상기 공정 챔버 내에서 인시츄(In-situ)로 형성하여 상기 주형막(118) 및 상기 하드 마스크막(120) 사이에 이물질이 형성되는 것을 방지하고, 공정 효율을 높일 수도 있다.
도4d에 도시한 바와 같이, 상기 하드 마스크막(120) 상부에 포토레지스트를 도포하고, 상기 도전 구조물(114) 상부의 상기 하드 마스크막(120)의 일부가 노출되도록 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 주형막(118)이 노출되도록 상기 하드 마스크막(120)을 제거한다. 이때, 상기 셀 영역에 인접하는 상기 주변 영역의 상부에 형성된 상기 하드 마스크막(120)을 제거함으로써 이후 더미 전극(도 2의 125)을 하도록 할 수 있다.
도4e에 도시한 바와 같이, 상기 포토레지스트 및 하드 마스크막(120)을 식각 마스크로 사용하여 상기 식각정지막(116)의 일부가 노출되도록 상기 주형막(118)을 제거하여 트렌치(122)를 형성한다. 여기서, 상기 트렌치(122)는 상기 셀 영역(X) 뿐만 아니라, 상기 셀 영역(X)을 둘러싸는 주변 영역(Y) 또한 형성된다. 이때, 상기 주형막(118)의 식각은 상기 실리콘 산화막에 대한 수직 식각 특성이 우수한 반응가스를 이용하여 건식식각으로 이루어진다. 또한, 상기 주형막(118)의 식각 시 식각 방지막(36)을 식각 종말점으로 하여 상기 식각 방지막(36)이 노출되도록 상기 주형막(118)을 제거한다. 이후, 상기 포토레지스트를 제거한다.
도4f에 도시한 바와 같이, 상기 주형막(118)의 식각 시 상기 식각 정지막(116)을 하나의 챔버 내에서 인-시츄(in-situ)로 식각하여 상기 도전 구조물(114)의 일부가 노출되도록 할 수도 있다. 이때, 또한, 상기 식각 정지막(116)과 동시에 상기 하드 마스크막(120)을 제거한다.
도 4g에 도시한 바와 같이, 상기 트렌치(122)를 포함하는 반도체 기판(100)의 전면에 폴리 실리콘을 형성하여 상기 셀 영역(X)에 스토리지 전극(124)을 형성하고, 상기 주변 영역(Y)에 더미 전극(125)를 형성한다. 이때, 상기 폴리 실리콘은 도전성 불순물을 포함하고 상기 도전성 불순물의 농도를 증가하여 도전성을 높일 수 있다. 또한, 상기 트렌치(122)가 매몰되도록 실리콘 산화막 또는 실리콘 질화막 또는 실리콘 산질화막 등을 이용하여 상기 스토리지 전극(124) 상에 희생막(121)을 형성하고, 상기 주형막(118)의 일부가 노출되고 상기 희생막(121) 및 스토리지 전극(124)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch-back)하여 평탄화함로써 상기 스토리지 전극(124)의 노드를 분리한다. 여기서, 상기 스토리지 전극(124) 및 더미 전극(125)은 내부가 빈 실린더 모양으로 형성된다.
도4h에 도시한 바와 같이, 상기 스토리지 전극(124)의 노드가 분리된 반도체 기판(100) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 셀 영역(X)에 형성된 희생막 및 주형막을 제거한다. 여기서, 상기 포토레지스트를 패터닝하기 위해 사용되는 포토 장비의 레티클은 상기 포토레지스트가 상기 더미 전극(125)의 상부에서 일부 오버랩하여 형성되도록 구성된다. 또한, 상기 희생막(121) 및 주형막(118)의 제거는 습식으로 이루어지며, 상기 희생막 및 주형막에 대하여 동일 또는 유사한 식각율을 갖는 식각 용액(예컨대, LAL 또는 SF6)이 사용된다. 이때, 상기 포토레지스트가 상기 셀 영역(X)을 둘러싸는 상기 주변 영역(Y)의 더미 전극(125)의 상부에 오버랩하도록 형성되어 있기 때문에 상기 희생막(121) 및 주형막(118)의 제거 시 상기 셀 영역(X)뿐만 아니라, 상기 더미 전극(125)의 상부에 형성된 희생막(121) 및 주형막(118)은 상기 식각 용액에 의해 제거되고, 상기 더미 전극(125)을 제외한 상기 주변 영역(Y)에 형성된 주형막(118)은 상기 더미 전극(125) 및 포토레지스트에 의해 상기 식각 용액으로부터 보호되어 남게된다.
따라서, 본 발명에 따른 반도체 메모리 소자의 제조방법은 셀 영역(X)에 형성되는 스토리지 전극(124)의 높이가 증가하더라도 상기 셀 영역(X)에 접하는 주변 영역(Y)에 상기 스토리지 전극(124)과 유사 또는 동일한 높이의 주형막(118)을 형성할 수 있기 때문에 셀 영역(X)과 주변 영역(Y)의 단차를 방지할 수 있다. 이후, 상기 포토레지스트를 제거한다.
도 4i에 도시한 바와 같이, 상기 스토리지 전극(124) 상에 유전막(126) 및 플레이트 전극(128)을 순차적으로 형성하여 반도체 소자의 캐패시터를 완성한다. 이때, 상기 유전막(126)은 산화 탄탈륨(TaO) 또는 산화 알루미늄(Al2O3)과 같은 고유전 물질을 이용하고, 상기 유전막(126)상에 형성되는 플레이트 전극(128)은 도전성 금속을 이용하여 형성한다. 또한, 상기 셀 영역(X)과 경계를 갖는 주변 영역(Y)의 상부에 형성된 플레이트 전극(128) 상부에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝 하고, 상기 포토레지스트를 식각마스크로 사용하여 상기 주변 영역(Y)에 형성된 상기 플레이트 전극(128)을 제거한다.
도 4j에 도시한 바와 같이, 상기 캐패시터가 형성된 반도체 기판(100)의 전면에 제2 층간 절연막(130)을 형성한다. 이때, 상기 제 2 층간 절연막(130)은 상기 주변 영역(Y)에서 플레이트 전극(128)이 제거되어 발생되는 단차 줄이기 위한 두께로 얇게 형성될 수 있기 때문에 종래의 스토리지 전극(124) 높이에 준하는 단차를 극복하기 위한 두꺼운 두께로 형성할 필요가 없다.
따라서, 본 발명에 따른 반도체 메모리 소자의 제조방법은 주변 영역(Y)에 형성된 주형막(118)을 사용하여 상기 주변 영역(Y)과 셀 영역(X)의 단차를 방지함으로써 제 2 층간 절연막(130)을 얇은 두께로 형성시킬 수 있고, 종래의 단차 발생에 따른 상기 셀 영역(X)에 형성되는 제 2 층간 절연막(130)의 제거 또는 평탄화 공정을 생략할 수 있기 때문에 생산비를 절감할 수 있다.
도시하지는 않았지만, 상기 제 2 층간 절연막(130)이 형성된 상기 플레이트 전극(128) 및 상기 제 1 층간 절연막(112) 하부에 형성된 각종 배선이 노출되도록 상기 제2 층간 절연막(130)을 제거하여 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 상기 제2 층간 절연막(130) 상에 금속 물질을 형성하고 패터닝하여 금속 배선을 형성한다. 또한, 상기 금속 배선이 형성된 반도체 기판(100) 상에 제 3 층간 절연막을 형성하고, 상기 제3 층간 절연막이 형성된 상기 반도체 기판(100) 상의 상기 금속 배선이 노출되도록 상기 제3 층간 절연막을 제거하여 제 2 콘택홀을 형성하고, 상기 제 2 콘택홀이 형성된 반도체 기판(100) 상에 금속 물질을 형성하고 패터닝하여 패드 전극을 형성한다.
결국, 본 발명에 따른 반도체 메모리 소자의 제조방법은 주변 영역(Y)에 형성된 주형막을 사용하여 상기 주변 영역(Y)과 셀 영역(X)의 단차를 방지함으로써 제 2 층간 절연막을 얇은 두께로 형성시킬 수 있고, 종래의 단차 발생에 따른 상기 셀 영역(X)에 형성되는 제 2 층간 절연막의 제거 또는 평탄화 공정을 생략할 수 있기 때문에 생산비를 절감할 수 있다. 뿐만 아니라, 상기 주변 영역(Y)의 상기 더미 전극 상부에 형성되는 플레이트 전극 상부에 제2 콘택 플러그를 용이하게 형성할 수 있다.
이상 상술한 바와 같이, 본 발명에 있어서, 반도체 메모리 소자의 제조방법은 주변 영역에 형성된 주형막을 사용하여 상기 주변 영역과 셀 영역의 단차를 방지하여 종래의 단차 발생에 따른 상기 셀 영역의 제 2 층간 절연막의 제거 또는 평탄화 공정을 생략할 수 있기 때문에 생산비를 절감하여 생산성을 극대화할 수 있는 효과가 있다.
도1a 내지 도 1k는 종래 기술에 따른 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도.
도 2는 본 발명에 따른 반도체 메모리 소자를 개략적으로 나타낸 평면도.
도 3은 도2의 Ⅰ∼Ⅰ'선을 따라 취한 단면도.
도 4a 내지 도 4j는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정 단면도.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 기판 112 : 제 1 층간 절연막
114 : 도전 구조물 116 : 식각 정지막
118 : 주형막 120 : 하드 마스크막
121 : 희생막 122 : 트렌치
124 : 스토리지 전극 125 : 더미 전극
126 : 유전막 128 : 플레이트 전극
130 : 제 2 층간 절연막

Claims (4)

  1. 반도체 기판에 정의된 셀 영역에서 콘택 플러그를 노출시키도록 형성된 층간절연막과,
    상기 셀 영역 내부에서 상기 콘택 플러그와 전기적으로 연결되어 각 노드가 분리된 스토리지 전극과,
    상기 스토리지 전극과 동일 또는 유사한 모양으로 상기 셀 영역의 외곽을 둘러싸는 주변 영역에 형성된 더미 전극과,
    상기 스토리지 전극 및 상기 더미 전극 상에 형성된 유전막 및 플레이트 전극과,
    상기 더미 전극과 동일 또는 유사한 높이를 갖도록 서로 인접하는 복수개의 셀 영역 사이의 상기 주변 영역 상에 형성된 주형막을 포함함을 특징으로 하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    상기 스토리지 전극 및 더미 전극은 도전성 불순물을 포함하는 폴리 실리콘임을 특징으로 하는 반도체 메모리 소자.
  3. 제1 항에 있어서,
    상기 주형막은 실리콘 산화막으로 이루어짐을 특징으로 하는 반도체 메모리 소자.
  4. 반도체 기판에 정의된 셀 영역에서 도전 구조물을 노출시키는 층간절연막이 형성된 반도체 기판의 전면에 주형막을 형성하는 단계와,
    상기 셀 영역과 주변영역의 경계부에서 상기 도전 구조물이 노출되도록 상기 주형막을 선택적으로 제거하여 트렌치를 형성하는 단계와,
    상기 트렌치 내부에 스토리지 전극 및 더미 전극을 형성하고, 상기 스토리지 전극 및 더미 전극의 노드를 분리하는 단계와,
    상기 셀 영역에 형성된 상기 주형막을 제거하기 위해 상기 주변 영역에 포토레지스트를 형성하는 단계와,
    상기 포토레지스트를 식각마스크로 사용하여 상기 셀 영역에 형성된 상기 주형막을 선택적으로 제거하는 단계와,
    상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 소자 제조방법.
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