KR20050095196A

KR20050095196A - 반도체 소자의 커패시터 제조방법

Info

Publication number: KR20050095196A
Application number: KR1020040020431A
Authority: KR
Inventors: 이승환
Original assignee: 삼성전자주식회사
Priority date: 2004-03-25
Filing date: 2004-03-25
Publication date: 2005-09-29

Abstract

본 발명은 전기용량을 증대 또는 극대화 반도체 소자의 커패시터 및 그의 제조방법에 대하여 개시한다. 그러한 커패시터 제조방법은, 반도체 소자의 커패시터 제조방법에 있어서, 반도체 기판 또는 상기 반도체 기판 상에 형성된 도전층 상에 제 1 층간 절연막을 형성하는 단계; 상기 반도체 기판 또는 상기 도전층이 선택적으로 노출되도록 상기 층간 절연막을 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 저부에 콘택 플러그를 형성하는 단계; 상기 콘택홀이 형성된 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 적층하는 단계; 상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 및 콘택홀에 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함에 의해 스토리지 전극의 면적을 증가시킬 수 있기 때문에 전기용량을 향상시킬 수 있다.

Description

반도체 소자의 커패시터 제조방법{Capacitor of semiconductor device and method for manufacturing at the same}

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 메모리 소자의 실린더형 커패시터 및 그의 제조방법에 관한 것이다.

일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리 셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리 셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.

스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안 된다.

스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 사용되어 있다. 그러나, 현재 유전체막에 대한 연구가 상당히 진전되어 한계점에 도달한 상태이므로 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 커패시터 구조에서 벗어난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.

이하, 도면을 참조하여 종래 기술에 따른 실린더형 커패시터의 제조방법을 설명한다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 보여주기 위한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(10) 또는 상기 반도체 기판(10)에 형성된 도전층(11) 상에 제 1 층간 절연막(12)을 형성하고, 상기 반도체 기판(10) 또는 상기 도전층(11)이 노출되도록 상기 층간 절연막(12)을 제거하여 콘택홀(contact hole, 13)을 형성한다. 여기서, 상기 도전층(11)은 상기 반도체 기판(10)에 도전형 불순물이 도핑된 도전형 불순물영역으로 트랜지스터의 소스/드레인 영역이 된다.

도 1b에 도시된 바와 같이, 상기 콘택홀(도 1a의 13)이 형성된 반도체 기판(10)의 전면에 도전성 불순물을 포함하는 폴리 실리콘(poly silicon)을 형성하고, 상기 제 1 층간 절연막(12)이 노출되도록 상기 폴리 실리콘을 제거하여 상기 콘택홀(13) 내부에 콘택 플러그(contact plug, 14)를 형성한다.

도 1c에 도시된 바와 같이, 상기 콘택 플러그(14) 및 상기 제 1 층간 절연막(12) 상에 식각 정지막(15), 주형 산화막(16) 및 하드 마스크막(hard mask layer, 17)을 순차적으로 형성한다.

도 1d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(17) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용하여 상기 하드 마스크막(17)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(17)을 식각 마스크로 사용하여 상기 콘택 플러그(14)가 노출되도록 상기 주형 산화막(16) 및 식각 방지막(16)의 일부를 순차적으로 식각하여 트렌치(trench, 18)를 형성한다.

도 1e에 도시된 바와 같이, 상기 트렌치(18)의 측면과 저면 및 상기 주형 산화막(16)의 상부에 균일한 두께의 폴리 실리콘으로 스토리지 전극(storage electrode, 19)을 형성하고, 상기 트렌치(18)가 매몰되도록 희생층(도시하지 않음)을 형성하고, 상기 희생층의 상부의 상기 스토리지 전극(19)을 화학적 기계적 연마(chemical mechanical polishing) 또는 에치백(etch-back)하고, 남아 있는 희생층 및 주형 산화막(16)을 제거하여 노드가 분리된 스토리지 전극(19)을 형성한다.

도 1f에 도시된 바와 같이, 상기 스토리지 전극(19)상에 유전막(20) 및 플레이트 전극(plate electrode, 21)을 형성하여 커패시터(capacitor, 22)를 완성한다. 이후, 상기 커패시터(22)가 매립되도록 제 2 층간 절연막을 형성한다.

하지만, 종래 기술에 따른 반도체 소자의 커패시터 제조방법은 다음과 같은 문제점이 있었다.

종래 기술에 따른 반도체 소자의 커패시터 제조방법은, 커패시터 용량을 증가시키기 위해 스토리지 전극의 높이를 증가시켜야 하고, 상기 층간 절연막 상부에 형성되는 스토리지 전극의 높이가 증가할수록 상기 스토리지 전극의 형성 공정 시 상기 스토리지 전극의 쓰러짐 현상이 발생하여 이웃하는 두 개 이상의 상기 스토리지 전극이 연결되는 공정 불량이 증가하기 때문에 생산성이 떨어지는 단점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 스토리지 전극의 캡 용량을 높이고, 쓰러짐을 방지하여 공정 불량을 최소화 또는 감소시킬 수 있는 반도체 소자의 커패시터 제조방법을 제공하는 데 그 목적이 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 반도체 소자의 커패시터는, 반도체 기판 또는 상기 반도체 기판 상에 형성된 도전층 상에 제 1 층간 절연막을 형성하는 단계; 상기 반도체 기판 또는 상기 도전층이 선택적으로 노출되도록 상기 층간 절연막을 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀의 저부에 콘택 플러그를 형성하는 단계; 상기 콘택홀이 형성된 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 적층하는 단계; 상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 트렌치를 형성하는 단계; 상기 트렌치 및 콘택홀에 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 한다.

본 발명의 다른 양태는, 반도체 기판 또는 상기 반도체 기판에 형성된 도전층; 상기 반도체 기판 또는 상기 도전층 상에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막을 통해 상기 반도체 기판 또는 도전층을 선택적으로 노출하는 콘택홀의 저부에 형성된 콘택 플러그; 상기 콘택 플러그와 전기적으로 연결되고 상기 콘택 플러그 상부의 상기 콘택홀 측벽을 따라 상기 층간 절연막의 상에 형성된 스토리지 전극; 및 상기 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함함을 특징으로 하는 반도체 소자의 커패시터 구조이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 소자의 커패시터를 개략적으로 나타낸 단면도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판(100)에 형성된 도전층(101)과, 상기 반도체 기판(100) 및 상기 도전층(101) 상에 형성된 제 1 층간 절연막(102)과, 상기 제 1 층간 절연막(102)을 통해 상기 반도체 기판(100) 또는 도전층(101)을 선택적으로 노출하는 콘택홀(도 3a의 103)의 저부에 형성된 콘택 플러그(104)와, 상기 콘택 플러그(104)와 전기적으로 연결되고 상기 콘택 플러그(104) 상부의 상기 콘택홀(103) 측벽과 상기 제 1 층간 절연막(102)의 상에 형성된 스토리지 전극(109)과, 상기 스토리지 전극(109) 상에 형성된 유전막(110) 및 플레이트 전극(111)을 포함하여 구성된다.

여기서, 상기 도전층(101)은 상기 반도체 기판(100)에 도전형 불순물이 도핑된 불순물 영역으로 상기 반도체 기판(100) 상에 형성되는 트랜지스터의 소스/드레인 영역이 된다. 또한, 상기 콘택 플러그(104)는 디램(Dynamic Random Access Memory :DRAM)과 같은 메모리에서는 상기 트랜지스터의 소스/드레인 영역과 상기 스토리지 전극(109)을 전기적으로 연결한다.

그리고, 상기 스토리지 전극(109)은 상기 콘택 플러그(104)와 전기적으로 연결되고, 상기 제 1 층간 절연막(102)에 형성된 콘택홀(103)을 내부까지 형성되어 있다.

따라서, 본 발명에 따른 반도체 소자의 커패시터(112)는 상기 제 1 층간 절연막(102)에 형성되는 콘택홀(103) 내부에서 스토리지 전극(109)이 형성되어 있기 때문에 종래에 비해 커패시터의 전기 용량을 증가시킬 수 있고, 상기 스토리지 전극(109)의 높이를 감소시킬 수 있다.

이와 같이 구성된 본 발명에 따른 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 보여주기 위한 공정 단면도이다. 하기에 설명하는 반도체 소자는 DRAM 장치의 셀을 예로 들어 설명한다.

도 3a에 도시된 바와 같이, 반도체 기판(100) 또는 상기 반도체 기판(100)에 형성된 트랜지스터와 같은 도전층(101) 상에 제 1 층간 절연막(102)을 형성하고, 상기 반도체 기판(100) 또는 상기 도전층(101)이 노출되도록 상기 제 1 층간 절연막(102)을 제거하여 콘택홀(contact hole, 103)을 형성한다. 여기서, 상기 제 1 층간 절연막(102)은 실리콘 산화막을 사용하여 화학기상증착(chemical vapor deposition)방법으로 형성된다. 예컨대, 상기 제 1 층간 절연막(102)은 적어도 하나이상의 상기 실리콘 산화막이 적층된 구조로 3000Å 내지 약 9000Å정도의 두께를 갖도록 형성된다. 또한, 상기 콘택홀(103)은 상기 제 1 층간 절연막(102) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝한 후, 상기 포토레지스트를 식각마스크로 사용하여 상기 제 1 층간 절연막(102)을 건식식각함으로서 형성될 수 있다.

도 3b에 도시된 바와 같이, 상기 콘택홀(103)이 형성된 반도체 기판(100)의 전면에 화학기상증착방법으로 도전성 불순물을 포함하는 폴리 실리콘을 형성하고, 건식식각으로 상기 폴리 실리콘을 제거하여 상기 콘택홀(103)의 저부에 콘택 플러그(104)를 한다. 여기서, 상기 폴리 실리콘은 상기 콘택홀(103) 내부 및 상기 제 1 층간 절연막(102)의 전면을 덮도록 형성된다. 그리고, 상기 건식식각으로 상기 폴리 실리콘을 에치백(etch back)할 경우, 콘택홀(103) 내부의 상기 폴리 실리콘을 소정 깊이까지 제거한다. 이때, 상기 폴리 실리콘의 제거 시 제 1 층간 절연막(102)이 상기 콘택홀(103)보다 먼저 노출되기 때문에 상기 제 1 층간 절연막(102)과 폴리 실리콘에 대하여 선택식각비가 높은 반응가스를 이용하여 상기 콘택홀 내부의 폴리 실리콘을 제거한다. 예컨대, 상기 제 1 층간 절연막(102)과 폴리 실리콘의 선택식각비가 높은 SF₆ 또는 CL₂ 중 적어도 하나이상을 포함하는 반응가스를 사용하여 상기 콘택홀(103) 내부의 상기 폴리 실리콘을 용이하게 제거할 수 있다.

따라서, 본 발명에 따른 반도체 소자의 커패시터 제조방법은 콘택홀(103)의 저부에 컨택 플러그(104)를 형성하고, 이후 상기 콘택 플러그(104)와 전기적으로 연결되는 스토리지 전극(109)을 상기 콘택홀(103) 내부에 형성하여 종래에 비해 커패시터(112)의 전기 용량을 증가시키고, 상기 스토리지 전극(109)의 높이를 감소시킬 수 있다.

도 3c에 도시된 바와 같이, 상기 콘택 플러그(104) 및 상기 제 1 층간 절연막(102) 상에 실리콘 질화막을 사용하여 식각 정지막(105)을 형성하고, 상기 식각 정지막(105) 상에 실리콘 산화막을 사용하여 주형 산화막(106)을 형성하고, 상기 주형 산화막(106) 상에 실리콘 질화막을 사용하여 하드 마스크막(107)을 화학기상증착방법으로 순차적으로 형성한다. 예컨대, 상기 식각 정지막(105)상기 하드 마스크막(107)은 각각 약 200Å 내지 약 1000Å정도의 두께를 갖도록 형성되고, 상기 주형 산화막(106)은 약 1000Å 내지 약 5000Å정도의 두께로 종래 보다 작은 두께를 갖도록 형성된다.

도 3d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(17) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용하여 상기 하드 마스크막(107)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(107)을 식각 마스크로 사용하여 상기 콘택홀(103) 내부의 콘택 플러그(104)가 노출되도록 상기 주형 산화막(106) 및 식각 방지막(106)의 일부를 순차적으로 식각하여 트렌치(108)를 형성한다.

도 3e에 도시된 바와 같이, 상기 트렌치(108) 측벽의 상기 주형 산화막(106)과, 상기 콘택홀(103) 측벽 및 저부의 상기 콘택 플러그(104)와 상기 제 1 층간 절연막(102) 상에 균일한 두께의 폴리 실리콘으로 스토리지 전극(109)을 형성하고, 상기 트렌치(18)가 매몰되도록 희생층(도시하지 않음)을 형성하고, 상기 희생층의 상부의 상기 스토리지 전극(109)을 화학적 기계적 연마 또는 에치백하고, 남아 있는 희생층 및 주형 산화막(106)을 제거하여 노드가 분리된 스토리지 전극(109)을 형성한다.

여기서, 상기 스토리지 전극(109)은 화학적 기계적 연마방법을 이용하여 노드를 분리하고, 상기 희생층 및 주형 산화막(106)은 실리콘 산화막을 이용하여 형성되며 습식식각으로 제거될 수 있다.

따라서, 본 발명에 따른 반도체 소자의 커패시터 제조방법은, 콘택홀 내부에 까지 스토리지 전극(109)을 형성하여 커패시터의 전기 용량을 종래보다 증가시킬 수 있고, 상기 스토리지 전극(109)의 높이를 낮추어 쓰러짐을 방지할 수 있기 때문에 생산성을 증가 또는 극대화할 수 있다.

도 3f에 도시된 바와 같이, 상기 스토리지 전극(109)상에 유전막(110) 및 플레이트 전극(111)을 형성하여 커패시터(112)를 완성한다.

여기서, 상기 유전막(110)은 산화 알루미늄(Al₂O₃)과 같은 유전율이 높은 물질로서 이루어지며, 상기 플레이트 전극(111)은 상기 스토리지 전극(109)과 같은 도전성 물질을 포함하는 폴리 실리콘 또는 텅스텐 실리사이드와 같은 도전성 금속 물질로서 이루어진다.

이후, 상기 커패시터(112)가 매립되도록 실리콘 산화막 또는 실리콘 질화막을 사용하여 제 2 층간 절연막을 형성한다.

따라서, 본 발명에 따른 반도체 소자의 커패시터 제조방법은 상기 제 1 층간 절연막(102)을 통해 상기 반도체 기판(100) 또는 상기 반도체 기판(100) 상에 형성된 도전층(101)을 선택적으로 노출하는 콘택홀(103) 저부에 콘택 플러그(104)를 형성하고, 상기 콘택 플러그(104)와 전기적으로 연결되는 스토리지 전극(109)을 상기 콘택홀(103) 내부에 형성하여 커패시터(112)의 전기 용량을 증가시키고, 상기 스토리지 전극(109)의 쓰러짐과 같은 공정 불량을 감소시킬 수 있기 때문에 생산성을 증가 또는 극대화할 수 있다.

이상 상술한 바와 같이, 본 발명의 반도체 소자의 커패시터 및 그의 제조방법에 있어서, 콘택홀 내의 콘택 플러그의 일부를 제거하고, 상기 콘택홀 내에 스토리지 전극을 형성하여 커패시터의 용량을 높이고, 쓰러짐을 방지하여 불량을 감소시킬 수 있기 때문에 생산성을 증가 또는 극대화할 수 있는 효과가 있다.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 커패시터 제조방법을 보여주기 위한 공정 단면도.

도 2는 본 발명에 따른 반도체 소자의 커패시터를 개략적으로 나타낸 단면도.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 보여주기 위한 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 반도체 기판 101 : 도전층

102 : 제 1 층간 절연막 103 : 콘택홀

104 : 콘택 플러그 105 : 식각 정지막

106 : 주형 산화막 107 : 하드 마스크막

108 : 트렌치 109 : 스토리지 전극

110 : 유전막 111 : 플레이트 전극

112 : 커패시터

Claims

반도체 소자의 커패시터 제조방법에 있어서;

반도체 기판에 형성된 도전층 상에 제 1 층간 절연막을 형성하는 단계;

상기 반도체 기판 또는 상기 도전층이 선택적으로 노출되도록 상기 층간 절연막을 제거하여 콘택홀을 형성하는 단계;

상기 콘택홀의 저부에 콘택 플러그를 형성하는 단계;

상기 콘택홀이 형성된 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 적층하는 단계;

상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 트렌치를 형성하는 단계;

상기 트렌치 및 콘택홀에 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하는 단계; 및

상기 스토리지 전극 상에 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 제조방법.
제1 항에 있어서,

콘택 플러그의 형성단계는,

상기 콘택홀 및 층간 절연막 상에 상기 콘택 플러그를 형성하는 단계와,

상기 층간 절연막의 상부 및 상기 콘택홀 상부의 상기 콘택 플러그를 제거하여 상기 콘택홀 저부에 콘택 플러그를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
제 2 항에 있어서,

상기 층간 절연막의 상부 및 콘택홀 상부의 상기 콘택 플러그는 건식식각방법을 사용하여 제거함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
제 3 항에 있어서,

상기 콘택 플러그는 SF₆과 CL₂ 중 적어도 하나이상을 포함하는 반응 가스를 사용하여 제거함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
제 3 항에 있어서,

상기 콘택홀 상부의 폴리 실리콘은 시간 식각방법을 이용하여 제거함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
반도체 소자의 커패시터 구조에 있어서;

상기 반도체 기판에 형성된 도전층;

상기 반도체 기판 및 상기 도전층 상에 형성된 제 1 층간 절연막과;

상기 제 1 층간 절연막을 통해 상기 반도체 기판 또는 도전층을 선택적으로 노출하는 콘택홀의 저부에 형성된 콘택 플러그;

상기 콘택 플러그와 전기적으로 연결되고 상기 콘택 플러그 상부의 상기 콘택홀 측벽을 따라 상기 층간 절연막의 상에 형성된 스토리지 전극; 및

상기 스토리지 전극 상에 형성된 유전막 및 플레이트 전극을 포함함을 특징으로 하는 구조.