KR20080001952A - 스토리지 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 생산수율을 증대 또는 극대화 할 수 있는 스토리지 커패시터 및 그의 제조방법에 관한 것으로, 그의 제조방법은, 반도체 기판 또는 도전층 상에 층간 절연막을 형성하는 단계; 상기 도전층 상의 상기 층간 절연막을 제거하여 상기 도전층을 선택적으로 노출되는 콘택홀을 형성하고, 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그가 형성된 반도체 기판의 전면에 소정 두께의 주형 산화막을 형성하는 단계; 상기 콘택 플러그의 상부 및 주변의 상기 주형 산화막과 상기 층간 절연막을 제거하여 바닥에서 상기 콘택 플러그가 돌출되는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 반도체 기판의 전면에 일정 두께를 갖는 스토리지 전극을 형성하는 단계; 상기 스토리지 전극이 형성된 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 상기 스토리지 전극의 노드를 분리하는 단계; 및 상기 희생 산화막 및 주형 산화막을 제거하고, 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
스토리지(storage) 전극, 플레이트 전극, 트렌치(trench), 콘택 플러그(contact plug)
Description
도 1a 내지 도 1h는 종래 기술에 따른 커패시터의 제조방법을 보여주기 위한 공정 단면도.
도 2는 본 발명의 실시예에 따른 스토리지 커패시터를 나타낸 단면도.
도 3a 내지 도 3h는 본 발명에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 111 : 도전층
112 : 제 1 층간 절연막 113 : 콘택홀
114 : 콘택 플러그 115 : 식각 정지막
116 : 주형 산화막 117 : 하드 마스크막
118 : 트렌치 119 : 스토리지 전극
120 : 유전막 121 : 플레이트 전극
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 반도체 메모리로 사용되는 스토리지 커패시터 및 그의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, 디램(dynamic random access memory: DRAM)과 같은 반도체 메모리 소자의 메모리셀은 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된다. 디램의 고집적화를 위해 메모리셀의 사이즈가 축소되면, 트랜지스터의 사이즈가 축소됨은 물론 스토리지 커패시터가 차지하는 반도체 기판의 면적도 축소된다. 이는 2차원적 평면 구조를 갖는 전형적인 스토리지 커패시터의 커패시턴스를 감소시킨다.
스토리지 커패시터의 커패시턴스가 감소하면, 신호/잡음 비(S/N ratio)가 저하되고, 알파(α)입자에 의한 소프트 에러가 야기되므로 디램의 고집적화가 이루어지더라도 스토리지 커패시터의 커패시턴스가 충분히 확보되지 않으면 안된다.
한편, 스토리지 커패시터의 커패시턴스를 확보하기 위해 유전체막의 두께를 감소시키거나 유전상수가 큰 물질의 유전체막을 개발하거나 또는 스토리지 커패시터의 유효면적을 확대시키는 방법 등이 제안되었다.
예컨대, 스토리지 커패시터는 유효면적 확대를 위해 초기의 평면 커패시터 구조에서 벗어난 3차원 입체 구조의 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화 가 이루어져 오고 있다.
이하, 도면을 참조하여 종래 기술에 따른 커패시터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래 기술에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 또는 상기 반도체 기판(10)에 형성된 도전층(11) 상에 제 1 층간 절연막(12)을 형성하고, 상기 반도체 기판(10) 또는 상기 도전층(11)이 노출되도록 상기 제 1 층간 절연막(12)을 제거하여 콘택홀(contact hole, 13)을 형성한다. 여기서, 상기 도전층(11)은 상기 반도체 기판(10)에 도전형 불순물이 도핑된 도전형 불순물영역으로, 트랜지스터의 소스/드레인 영역 또는 상기 소스/드레인 영역에 연결되는 콘택 패드를 포함하여 이루어진다.
도 1b에 도시된 바와 같이, 상기 콘택홀(도 1a의 13)이 형성된 반도체 기판(10)의 전면에 도전성 불순물을 포함하는 다결정 실리콘(poly silicon)을 형성하고, 상기 제 1 층간 절연막(12)이 노출되도록 상기 다결정 실리콘을 제거하면서 평탄화하여 상기 콘택홀(13) 내부에 콘택 플러그(contact plug, 14)를 형성한다.
도 1c에 도시된 바와 같이, 상기 콘택 플러그(14) 및 상기 제 1 층간 절연막(12) 상에 주형 산화막(16) 및 하드 마스크막(hard mask layer, 17)을 순차적으로 형성한다.
도 1d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(17) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용하여 상기 하드 마스크막(17)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(17)을 식각 마스크로 사용하여 상기 콘택 플러그(14)가 노출되도록 상기 주형 산화막(16)을 순차적으로 식각하여 트렌치(trench, 18)를 형성한다.
도 1e에 도시된 바와 같이, 상기 트렌치(18)의 측면과 저면 및 상기 주형 산화막(16)의 상부에 균일한 두께의 스토리지 전극(storage electrode, 19)을 형성한다. 여기서, 상기 스토리지 전극(19)은 도전성 불순물로 도핑된 폴리 실리콘막 또는 티타늄 실리사이드막, 티타늄 질화막, 및 폴리 실리콘막이 순차적으로 적층된 구조를 포함하여 이루어진다.
도 1f에 도시된 바와 같이, 상기 트렌치(18)가 매몰되도록 희생 산화막(26)을 형성하고, 상기 희생 산화막(26)의 상부의 상기 스토리지 전극(19)을 화학적 기계적 연마(chemical mechanical polishing) 또는 에치백(etch-back)하여 상기 스토리지 전극(19)의 노드를 분리한다.
도 1g에 도시된 바와 같이, 상기 스토리지 전극(19)의 주변에 형성된 상기 희생 산화막(26) 및 주형 산화막(16)을 식각 용액으로 제거한다. 여기서, 상기 희생 산화막(26) 및 주형 산화막(16)을 제거하는 식각 용액은 주로 불산(HF)과 불화 암모늄(NH4F)이 혼합된 완충 용액(buffer solution, 예를 들어, 랄(LAL)용액( HF:NH4F가 1:6 ∼ 1:10정도의 비로 혼합된 용액)이 용이하게 사용될 수 있다.
도 1h에 도시된 바와 같이, 상기 스토리지 전극(19)상에 유전막(20) 및 플레 이트 전극(plate electrode, 21)을 형성하여 스토리지 커패시터(storage capacitor)를 완성한다.
따라서, 종래 기술에 따른 스토리지 커패시터의 제조방법은 주형 산화막(16)을 이용한 트렌치(18)의 형성시 상기 제 1 층간 절연막(12) 및 콘택 플러그(14)를 식각 정지막으로 사용하여 평탄한 바닥면을 갖는 트렌치(18)를 형성하고, 상기 트렌치(18)를 통해 노출되는 제 1 층간 절연막(12) 및 콘택 플러그(14)의 상부에서 평탄한 바닥면을 갖는 실린더형 스토리지 전극(19)을 형성토록 할 수 있다.
하지만, 종래 기술에 따른 스토리지 커패시터의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술에 따른 스토리지 커패시터의 제조방법은 실린더형 커패시터의 스토리지 전극(19)이 콘택 플러그(14)와 접촉되는 면적이 작아 주형 산화막(16)과 희생 산화막(26)의 제거 시 상기 스토리지 전극(19)이 일측으로 기울어(leaning)져 인접하는 스토리지 전극(19)간에 연결되는 불량을 야기시킬 수 있기 때문에 생산수율이 떨어지는 단점이 있었다.
둘째, 종래 기술에 따른 스토리지 커패시터의 제조방법은, 실린더형 커패시터의 제조공정 상 스토리지 전극(19)의 높이와 바닥 면적이 넓어질 수 없는 제약이 따르고, 상기 스토리지 전극(19)과 플레이트 전극(21)이 서로 마주보는 면적이 한정되어 있어 전기용량이 증가될 수 없기 때문에 반도체 소자의 성능이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 희생 산화막(26) 및 주형 산화막(16)의 제거 시 스토리지 전극(19)과 콘택 플러그(14)가 접촉되는 면적이 작아 상기 스토리지 전극(19)이 일측으로 기울어져 인접하는 스토리지 전극(19)과 전기적으로 연결되는 것을 방지하여 생산 수율을 증대 또는 극대화할 수 있는 스토리지 커패시터 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 스토리지 전극(19)의 높이와 바닥 면적이 넓어지는 제약을 극복하고, 상기 스토리지 전극(19)과 플레이트 전극(21)이 서로 마주보는 면적의 증가에 따른 전기용량을 증가시켜 반도체 소자의 성능을 증대 또는 극대화할 수 있는 스토리지 커패시터 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 스토리지 커패시터의 제조방법은, 반도체 기판 또는 도전층 상에 층간 절연막을 형성하는 단계; 상기 도전층 상의 상기 층간 절연막을 제거하여 상기 도전층을 선택적으로 노출되는 콘택홀을 형성하고, 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계; 상기 콘택 플러그가 형성된 반도체 기판의 전면에 소정 두께의 주형 산화막을 형성하는 단계; 상기 콘택 플러그의 상부 및 주변의 상기 주형 산화막과 상기 층간 절연막을 제거하여 바닥에서 상기 콘택 플러그가 돌출되는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 반도체 기판의 전면에 일정 두께를 갖는 스토리지 전극을 형성하는 단계; 상기 스토리지 전극이 형성된 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 상기 스토리지 전극의 노드를 분리하는 단계; 및 상기 희생 산화막 및 주형 산화막을 제거하고, 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 반도체 기판 또는 상기 반도체 기판의 도전층 상에 형성된 층간 절연막; 상기 층간 절연막에서 상기 콘택 패드가 노출되도록 형성된 콘택홀 내부에서 기둥 모양을 갖도록 형성된 콘택 플러그; 상기 층간 절연막의 내부로 유입되고, 상기 콘택 플러그의 상단보다 낮은 바닥을 갖도록 형성된 스토리지 전극; 및 상기 스토리지 전극 상에 형성된 유전막과 플레이트 전극을 포함함을 특징으로 하는 스토리지 커패시터이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 막은 층으로 표현 될 수 있으며, 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어 질 수도 있다.
도 2는 본 발명의 실시예에 따른 스토리지 커패시터의 구조를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판(100) 또는 상기 반도체 기판(100) 상에 형성된 도전층 상에서 소정의 두께를 갖도록 형성된 제 1 층간 절연막(112)과, 상기 제 1 층간 절연막(112)에서 상기 콘택 패드가 노출되도록 형성된 콘택홀(113) 내부에서 기둥 모양을 갖도록 형성된 콘택 플러그(114)와, 상기 제 1 층간 절연막(112)의 내부로 유입되고, 상기 콘택 플러그(114)의 상단보다 낮은 바닥을 갖도록 형성된 스토리지 전극(119)과, 상기 스토리지 전극(119) 상에 형성된 유전막(120)과 플레이트 전극(121)을 포함하여 구성된다.
여기서, 상기 도전층(111)은 디램(Dynamic Random Access Memory :DRAM)과 같은 메모리에서 상기 반도체 기판(100)에 도전형 불순물이 도핑된 불순물 영역으로 상기 반도체 기판(100) 상에 형성되는 트랜지스터의 소스/드레인 영역이 되거나, 상기 반도체 기판(100) 상에 형성되어 상기 소스/드레인 영역에 전기적으로 연결되는 콘택 패드(contact pad)가 된다.
또한, 상기 콘택 플러그(114)는 상기 콘택홀(113) 내부에 충진되어 상기 소스/드레인 영역 또는 상기 도전층(111)에 전기적으로 연결되면서 원기둥 모양을 갖도록 형성되어 있다. 또한, 상기 콘택 플러그(114)는 상기 소스/드레인 영역 또는 상기 도전층(111)의 상부에 형성되는 상기 스토리지 전극(119)과 전기적으로 접촉 되도록 형성된다. 예컨대, 상기 콘택 플러그(114)는 도전성 불순물로 도핑된 폴리 실리콘을 포함하여 이루어진다. 이때, 상기 스토리지 전극(119)은 상기 콘택 플러그(114)의 상단뿐만 아니라, 상기 콘택 플러그(114)의 상단에 인접하는 측면의 외주면을 따라 전기적으로 접촉되도록 형성된다. 상기 콘택 플러그(114)는 상기 스토리지 전극(119) 중심 하부에서 상부로 돌출되도록 형성되어 있다.
그리고, 상기 스토리지 전극(119)은 상기 콘택 플러그(114) 및 제 1 층간 절연막(112)의 상부에서 소정의 높이를 갖고 수직방향으로 형성되어 있다. 또한, 상기 스토리지 전극(119)의 저면 또는 바닥의 중심에서 상기 콘택 플러그(114)가 상부로 돌출되도록 형성되어 있다. 이때, 상기 콘택 플러그(114)는 상기 스토리지 전극(119)의 중심에서 종래보다 넓은 면적을 접촉하고 상기 스토리지 전극(119)의 바닥에서 돌출되어 상기 스토리지 전극(119)의 중심을 보다 안정적으로 지지토록 할 수 있기 때문에 상기 스토리지 전극(119)의 형성 시 상기 스토리지 전극(119)의 기울어짐을 방지토록 할 수 있다.
따라서, 본 발명의 실시예에 따른 스토리지 커패시터는 스토리지 전극(119)의 중심바닥에서 소정의 높이를 갖고 돌출되는 구조를 갖는 콘택 플러그(114)를 구비하여 스토리지 전극(119)의 형성 시 상기 스토리지 전극(119)의 기울어짐을 방지토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
또한, 스토리지 전극(119)의 중심바닥에서 콘택 플러그(114)가 소정의 높이를 갖고 돌출되도록 형성되어 있어 종래에 비해 상기 콘택 플러그(114)가 돌출되도록 형성되는 트렌치(118)에 의해 노출되는 제 1 층간 절연막(112)의 측벽 및 상기 콘택 플러그(114)의 높이에 대응되는 표면적이 넓어짐으로 인해 전기용량을 증가시킬 수 있기 때문에 반도체 소자의 성능을 증대 또는 극대화할 수 있다.
이와 같이 구성된 본 발명에 따른 스토리지 커패시터의 제조방법을 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 스토리지 커패시터의 제조방법을 보여주기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(100) 또는 상기 반도체 기판(100)에 형성된 도전층(111) 상에 제 1 층간 절연막(112)을 형성하고, 상기 반도체 기판(100) 또는 상기 도전층(111)이 노출되도록 상기 제 1 층간 절연막(112)을 제거하여 콘택홀(contact hole, 113)을 형성한다. 여기서, 상기 제 1 층간 절연막(112)은 실리콘 산화막을 사용하여 화학기상증착(chemical vapor deposition)방법으로 형성된다. 도시되지는 않았지만, 상기 제 1 층간 절연막(112)은 후속에서 트렌치(118)의 바닥을 형성하기 위해 사용되는 식각 정지막을 더 포함하여 이루어질 수도 있다. 예컨대, 상기 제 1 층간 절연막(112)은 적어도 하나이상의 상기 실리콘 산화막이 적층된 구조로 3000Å 내지 약 9000Å정도의 두께를 갖도록 형성된다. 또한, 상기 콘택홀(113)은 상기 제 1 층간 절연막(112) 상에 포토레지스트를 도포하고, 포토 공정을 이용하여 상기 포토레지스트를 패터닝한 후, 상기 포토레지스트를 식각마스크로 사용하여 상기 제 1 층간 절연막(112)을 건식식각함으로서 형성될 수 있다. 이때, 상기 제 1 층간 절연막(112)이 상기 식각 정지막을 포함하여 이루어질 경우, 상기 콘택홀(113)은 상기 식각 정지막을 관통하여 상기 반도체 기판(100) 또 는 상기 반도체 기판(100) 상에 형성되는 상기 도전층(111)가 노출되도록 형성된다.
도 4b에 도시된 바와 같이, 상기 콘택홀(113)이 형성된 반도체 기판(100)의 전면에 화학기상증착방법으로 도전성 불순물로 도핑된 폴리 실리콘을 형성하고, 화학적 기계적 연마 방법으로 상기 제 1 층간 절연막(112)이 노출되도록 상기 폴리 실리콘을 제거하여 상기 콘택홀(113)의 내부에 콘택 플러그(114)를 형성한다. 도시하지 않았지만, 상기 콘택 플러그(114)와 동일 또는 유사한 층에 형성되는 각종 라인(예를 들어 비트 라인(bit line)의 상호 커플링 현상을 방지하기 위해 상기 콘택 플러그(114) 형성 이전에 상기 콘택홀(113)의 측벽에 실리콘 질화막을 이용하여 스페이서를 형성하는 공정이 포함될 수도 있다. 또한, 상기 콘택 플러그(114) 주변의 상기 제 1 층간 절연막(112)을 소정의 깊이로 제거하여 상기 콘택 플러그(114)의 상단에 인접하는 측벽의 외주면이 노출되도록 할 수 있다. 이때, 상기 콘택 플러그(114) 주변에서 함몰되는 상기 제 1 층간 절연막(112)은 후속에서 형성되는 트렌치(118)의 바닥 또는 저면이 정의될 수 있다.
도 4c에 도시된 바와 같이, 상기 콘택 플러그(114) 및 상기 제 1 층간 절연막(112) 상에 실리콘 산화막을 사용하여 주형 산화막(116)을 형성하고, 상기 주형 산화막(116) 상에 실리콘 질화막을 사용하여 하드 마스크막(117)을 화학기상증착방법으로 순차적으로 형성한다. 예컨대, 상기 식각 정지막(115) 및 상기 하드 마스크막(117)은 각각 약 200Å 내지 약 1000Å정도의 두께를 갖도록 형성되고, 상기 주형 산화막(116)은 약 15000Å 내지 약 20000Å정도의 두께를 갖도록 형성된다. 바 람직하게는 상기 주형 산화막(116)이 약 18000Å정도의 두께를 갖도록 형성된다.
도 4d에 도시된 바와 같이, 포토 공정을 이용하여 상기 하드 마스크막(117) 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스터 패턴을 식각마스크로 사용하여 상기 하드 마스크막(117)을 제거하고, 상기 포토레지스트 패턴을 제거한다. 또한, 상기 하드 마스크막(117)을 식각 마스크로 사용하여 상기 콘택홀(113) 내부의 콘택 플러그(114)의 상단 및 측면의 외주면 일부가 노출되도록 상기 주형 산화막(116) 및 제 1 층간 절연막(112)의 일부를 순차적으로 식각하여 상기 콘택 플러그(114)가 노출되는 트렌치(118)를 형성한다. 여기서, 상기 트렌치(118)는 상기 후속에서 형성되는 스토리지 전극(119)의 모형을 만들기 위한 주물로서 종래의 상기 콘택 플러그(114)의 상단만을 노출시키는 것이 아니라, 상기 콘택 플러그(114)의 상단에 인접하는 외주면을 노출시키도록 상기 제 1 층간 절연막(112)의 일부를 제거하여 형성된다. 예컨대, 상기 콘택 플러그(114)의 측면 외주면을 소정의 깊이로 노출시키는 상기 트렌치(118)는 상기 제 1 층간 절연막(112)을 소정의 시간동안 식각하는 타임 에칭(time etching)을 통해 형성될 수 있다. 또한, 상기 트렌치(118)는 상기 제 1 층간 절연막(112)에서 형성된 식각 정지막을 상기 트렌치(118)의 최하층 바닥으로 사용하여 상기 식각 정지막이 노출될 때까지 상기 주형 산화막(116) 및 상기 제 1 층간 절연막(112)을 식각하여 형성될 수도 있다. 이때, 상기 주형 산화막(116) 상에서 식각 마스크로 사용되는 하드 마스크막(117) 또한 상기 트렌치(118)의 형성 시 상기 주형 산화막(116) 또는 제 1 층간 절연막(112)의 식각과 함께 제거될 수도 있다.
도 4e에 도시된 바와 같이, 상기 트렌치(118)를 포함하는 상기 반도체 기판(100)의 전면에 소정 두께를 갖는 스토리지 전극(119)을 형성한다. 여기서, 상기 스토리지 전극(119)은 화학기상증착방법을 통해 상기 트렌치(118)의 바닥 및 측벽에서 동일 또는 유사한 두께를 갖도록 형성된다. 예컨대, 상기 스토리지 전극(119)은 도전성 불순물로 도핑된 폴리 실리콘으로 이루어질 수 있고, MIM 구조를 갖는 실린더형 커패시터에서 티타늄 실리사이드, 티타늄 질화막 및 티타늄 산 질화막으로 이루어질 수 있다.
먼저, 상기 도전성 불순물로 도핑되는 폴리 실리콘 재질의 스토리지 전극(119)은 상기 콘택 플러그(114)와 동일한 재질로 형성될 수 있어 유리하나, 후속에서 형성되는 유전막(120)에 다량으로 함유되는 산화물이 확산되어 전기적인 저항을 증가시킬 수 있는 단점이 있다. 반면, 상기 티타늄 실리사이드, 티타늄 질화막 및 티타늄 산 질화막으로 적층되는 금속 재질의 스토리지 커패시터는 폴리 실리콘 재질의 콘택 플러그(114)와의 접촉저항을 줄이기 위하여 상기 티타늄 실리사이드와 같은 금속 실리사이드막을 상기 콘택 플러그(114)와 접촉되도록 형성되고, 상기 유전막(120)의 산화물이 확산되지 못하도록 상기 스토리지 전극(119)의 최상층에 상기 티타늄 산질화막과 같은 금속 산화막이 형성된다. 상기 폴리 실리콘, 티타늄 실리사이드, 티타늄 질화막, 티타늄 산질화막은 화학기상증착방법 또는 원자층증착방법을 통해 형성되는 데, 상기 화학기상증착방법 또는 원자층증착방법은 스텝 커버리지가 우수하기 때문에 상기 트렌치(118)의 측벽 및 바닥에서 동일 또는 유사한 두께를 갖도록 형성될 수 있다. 이때, 상기 티타늄 산질화막은 소정의 두께를 갖는 상기 티타늄 질화막을 급속 열처리 공정(RTP : Rapid Thermal Process), 플라즈마 산화(O2 plasma)방법, 확산 산화(tube O2 diffusion)방법으로 산화시키거나, 화학기상증착 설비에서의 인시튜 산화(in-situ oxidation)방법을 통해 형성될 수 있다. 예컨대, 상기 스토리지 전극(119)은 약 300Å 내지 약 800Å정도의 두께를 갖도록 형성될 수 있다.
도 4f에 도시된 바와 같이, 상기 스토리지 전극(119)이 매몰되도록 상기 반도체 기판(100) 상에 희생 산화막(126)을 형성하고, 상기 주형 산화막(116)이 노출되도록 상기 희생 산화막(126), 티타늄 산질화막(125), 티타늄 질화막(124) 및 티타늄막(123)을 화학적 기계적 연마방법 또는 에치백(etch back) 방법으로 제거하면서 평탄화하여 상기 스토리지 전극(119)의 노드를 분리한다.
도 4g에 도시된 바와 같이, 상기 완충 용액(예를 들어, 불산(HF) : 불화 암모늄(NH4F)이 약 1 : 5 내지 1 : 10정도의 비로 혼합된 랄(LAL) 용액)을 이용하여 원기둥 모양의 스토리지 전극(119)이 노출되도록 상기 희생 산화막(126) 및 주형 산화막(116)을 제거한다. 여기서, 상기 스토리지 전극(119)은 상기 제 1 층간 절연막(112) 상에서 일부가 노출되며 상기 제 제 1 층간 절연막(112)의 내부로 파고들어 형성될 수 있다. 또한, 상기 스토리지 전극(119)의 중심에서 돌출되도록 형성된 상기 콘택 플러그(114)의 측벽의 외주면 및 상단을 따라 소정의 단차를 갖고 형성된다. 이때, 상기 스토리지 전극(119)은 가장자리에서 상기 제 1 층간 절연막(112)의 내부로 함몰된 부분으로 유입되어 형성되고, 바닥의 중심에서 상기 콘택 플러 그(114)에 의해 돌출되어 형성됨으로 상기 콘택 플러그(114) 및 제 1 층간 절연막(112)에 접촉되는 면적이 종래에 비해 증가되며, 상기 스토리지 전극(119)의 바닥 및 상기 바닥에 인접하는 측벽이 지지되도록 형성된다.
따라서, 본 발명에 따른 스토리지 커패시터의 제조방법은 트렌치(118)의 형성 시 콘택 플러그(114)의 주변에 형성된 제 1 층간 절연막(112)을 소정의 깊이로 식각하고, 후속에서 상기 트렌치(118)에 의해 노출되는 상기 콘택 플러그(114)의 상단 및 상단에 인접하는 측벽의 외주면과 상기 제 1 층간 절연막(112)의 내부로 유입되는 상기 스토리지 전극(119)을 형성하여 상기 스토리지 전극(119)이 측면으로 기울어져 인접하는 스토리지 전극(119)과 전기적으로 연결되는 방지토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
또한, 상기 트렌치(118)에 의해 노출되는 상기 제 1 층간 절연막(112)의 측벽과, 상기 콘택 플러그(114)의 상단에 인접하는 측벽의 외주면에 대응되는 표면적이 종래에 비해 증가하여 스토리지 전극(119)의 높이와 바닥 면적이 넓어지는 제약을 극복하고, 상기 스토리지 전극(119)과 플레이트 전극(121)이 서로 마주보는 면적의 증가에 따른 전기용량을 증가시킬 수 있기 때문에 반도체 소자의 성능을 증대 또는 극대화할 수 있다.
도 4h에 도시된 바와 같이, 상기 스토리지 전극(119)의 상부에 유전막(120)을 형성하고, 상기 유전막(120) 상부에 금속층으로 플레이트 전극(121)을 형성하여 스토리지 커패시터의 형성공정을 완료한다. 여기서, 상기 유전막(120)은 산화 알루 미늄(Al2O3) 또는 산화 하프늄(HfO2)와 같은유전율이 높은 물질을 적어도 하나 이상 사용하여 복수개의 유전막(120)으로 구성할 수도 있다. 또한, 상기 플레이트 전극(121)은 상기 스토리지 전극(119)에 사용되는 티타늄 질화막(124)과 같은 상기 금속층을 포함하거나, 도전성 물질을 포함하는 폴리 실리콘 또는 텅스텐 실리사이드와 같은 도전성 금속 물질을 포함하여 이루어진다.
이후, 상기 스토리지 커패시터가 매립되도록 실리콘 산화막 또는 실리콘 질화막을 사용하여 제 2 층간 절연막(도시하지 않음)을 형성한다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 트렌치의 형성 시 콘택 플러그의 주변에 형성된 제 1 층간 절연막을 소정의 깊이로 식각하고, 후속에서 상기 트렌치에 의해 노출되는 상기 콘택 플러그의 상단 및 상단에 인접하는 측벽의 외주면과 상기 제 1 층간 절연막의 내부로 유입되는 상기 스토리지 전극을 형성하여 상기 스토리지 전극이 측면으로 기울어져 인접하는 스토리지 전극과 전기적으로 연결되는 방지 토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.
또한, 상기 트렌치에 의해 노출되는 상기 제 1 층간 절연막의 측벽과, 상기 콘택 플러그의 상단에 인접하는 측벽의 외주면에 대응되는 표면적이 종래에 비해 증가하여 스토리지 전극의 높이와 바닥 면적이 넓어지는 제약을 극복하고, 상기 스토리지 전극과 플레이트 전극이 서로 마주보는 면적의 증가에 따른 전기용량을 증가시킬 수 있기 때문에 반도체 소자의 성능을 증대 또는 극대화할 수 있는 효과가 있다.
Claims (4)
- 반도체 기판 또는 도전층 상에 층간 절연막을 형성하는 단계;상기 도전층 상의 상기 층간 절연막을 제거하여 상기 도전층을 선택적으로 노출되는 콘택홀을 형성하고, 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계;상기 콘택 플러그가 형성된 반도체 기판의 전면에 소정 두께의 주형 산화막을 형성하는 단계;상기 콘택 플러그의 상부 및 주변의 상기 주형 산화막과 상기 층간 절연막을 제거하여 바닥에서 상기 콘택 플러그가 돌출되는 트렌치를 형성하는 단계;상기 트렌치가 형성된 반도체 기판의 전면에 일정 두께를 갖는 스토리지 전극을 형성하는 단계;상기 스토리지 전극이 형성된 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 상기 스토리지 전극의 노드를 분리하는 단계; 및상기 희생 산화막 및 주형 산화막을 제거하고, 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함함을 특징으로 하는 스토리지 커패시터의 제조방법.
- 제 1 항에 있어서,상기 층간 절연막은 상기 트렌치의 바닥을 정의하는 식각 정지막을 포함함을 특징으로 하는 스토리지 커패시터의 제조방법.
- 제 1 항에 있어서,상기 주형 산화막의 형성전에 상기 콘택 플러그 주변의 상기 층간 절연막을 소정의 깊이로 제거하는 단계를 더 포함함을 특징으로 하는 스토리지 커패시터의 제조방법.
- 반도체 기판 또는 상기 반도체 기판의 도전층 상에 형성된 층간 절연막;상기 층간 절연막에서 상기 콘택 패드가 노출되도록 형성된 콘택홀 내부에서 기둥 모양을 갖도록 형성된 콘택 플러그;상기 층간 절연막의 내부로 유입되고, 상기 콘택 플러그의 상단보다 낮은 바닥을 갖도록 형성된 스토리지 전극; 및상기 스토리지 전극 상에 형성된 유전막과 플레이트 전극을 포함함을 특징으로 하는 스토리지 커패시터.
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