KR100537204B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 원형 하부전극 전극 형성시 추가 스토리지노드 콘택플러그 형성공정을 배제하면서 스토리지노드 콘택플러그와 하부전극 사이의 콘택면적을 충분히 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로, 본 발명은 층간절연막에 의해 분리되며 폴리실리콘막으로 된 스토리지노드 콘택플러그가 형성된 반도체 기판을 준비하는 단계; 상기 기판 전면 상에 하부전극 형성용 절연막을 증착하는 단계; 상기 하부전극 형성용 절연막 상에 하드마스크용 폴리실리콘막을 형성하는 단계; 상기 하드마스크용 폴리실리콘막을 식각하여 하드마스크를 형성하는 단계; 상기 하드마스크를 이용하여 상기 하부전극 형성용 절연막을 식각하여 상기 스토리지노드 콘택플러그의 일측을 노출시키는 원형의 하부전극용 홀을 형성하는 단계; 에치백 공정을 통해 상기 하드마스크를 제거함과 동시에 상기 하부전극용 홀 아래에 노출된 스토리지노드 콘택플러그의 일부를 제거하는 단계; 및 상기 스토리지노드 콘택플러그의 제거 부분을 매립하면서 상기 스토리지노드콘택플러그와 연결되는 하부전극용 물질막을 증착하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 원형 하부전극을 적용한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
메모리셀에 사용되는 캐패시터는 스토리지노드(storage node)용 하부전극, 유전막 및 플레이트(plate)용 상부전극으로 이루어진다. 여기서, 하부전극은 통상적으로 평면상에서 타원형으로 형성하였으나, 고집적화에 따른 패턴의 미세화로 인하여 포토리소그라피 및 식각공정시 공정 마진(margin) 확보에 한계가 있어, 예컨대 100㎚ 이하 기술에서는 하부전극을 원형(circle)으로 형성하고 있다.
이러한 원형 하부전극을 적용한 종래의 반도체 소자의 캐패시터 제조방법을 도 1a 내지 도 1g와 도 2 및 도 3을 참조하여 설명한다.
도 1a를 참조하면, 소정의 공정이 완료된 반도체 기판(10) 상에 비트라인 (11) 및 하드마스크(12)가 순차적으로 적층된 비트라인 구조를 형성하고, 비트라인 구조를 덮도록 기판 표면 상에 비트라인 스페이서(13)를 형성한다. 그 다음, 기판 전면 상에 층간절연막(14)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막 (14)과 스페이서(13)를 식각하여 콘택홀을 형성한다. 그 후, 콘택홀에 매립되도록 층간절연막(14) 상에 스토리지노드 콘택플러그 물질로서 제 1 폴리실리콘막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 층간절연막(14)이 노출되도록 제 1 폴리실리콘막을 식각하여 기판(10)과 콘택하는 스토리지노드 콘택플러그(15)를 형성한다. 그 다음, 기판 전면 상에 2000Å의 두께로 분리산화막(16)을 형성한다.
도 1b 및 도 2를 참조하면, 콘택플러그(15) 및 콘택플러그(15) 주변의 층간절연막(14)을 일부 노출시키는 타원형의 추가 스토리지노드 콘택플러그용 마스크 를 이용하여 산화막(16)을 식각하여 타원형의 홀을 형성한 후, 홀에 매립되도록 추가 스토리지노드 콘택플러그 물질로서 제 2 폴리실리콘막(17)을 증착한다. 그 다음, 도 1c에 도시된 바와 같이, 에치백 공정에 의해 산화막(16)이 노출되도록 제 2 폴리실리콘막(17)을 식각하여, 스토리지노드 콘택플러그(15)와 콘택하는 타원형의 추가 스토리지노드 콘택플러그(17A)를 형성한다.
도 1d를 참조하면, 기판 전면 상에 질화막(18)과 캐패시터 산화막(19)을 순차적으로 증착하고, 캐패시터 산화막(19) 상부에 하드마스크 물질로서 제 3 폴리실리콘막(20)을 증착한다. 그 다음, 도 1e 및 도 3에 도시된 바와 같이, 타원형의 추가 스토리지노드 콘택플러그(17A)의 일측을 완전히 노출시키는 원형의 하부전극용 마스크를 이용하여 제 3 폴리실리콘막(20)을 식각하여 하드마스크(20A)를 형성한 후, 하드마스크(20A)를 이용하여 캐패시터 산화막(19)을 식각한다. 그 다음, 도 1f에 도시된 바와 같이, 하드마스크(20A)와 질화막(19)을 순차적으로 제거하여, 원형의 하부전극용 홀(21)을 형성한다.
그 다음, 도 1g에 도시된 바와 같이, 홀(21) 표면 및 캐패시터 산화막(19) 표면 상에 하부전극 물질로서 제 4 폴리실리콘막(22)을 증착한 후, 도시되지는 않았지만, 제 4 폴리실리콘막(22)을 분리시켜 추가 스토리지노드 콘택플러그(17A)와 콘택하면서 평면상에서 원형을 가지는 하부전극을 형성한 다음, 유전막 및 상부전극을 형성하여 캐패시터를 완성한다.
그러나, 원형의 하부전극을 형성하는데 있어서는 스토리지노드 콘택플러그와 하부전극 사이의 콘택면적 확보를 위해 상술한 바와 같이 스토리지노드 콘택플러그 형성 후 타원형의 추가 스토리지노드 콘택플러그를 더 형성해야 하기 때문에 별도의 마스크가 더 요구될 뿐만 아니라 증착 및 식각 등의 공정을 더 수행해야 한다. 이에 따라, 공정이 복잡해지고 제조비용이 높아지는 문제가 발생하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 원형 하부전극 형성시 추가 스토리지노드 콘택플러그 형성공정을 배제하면서 스토리지노드 콘택플러그와 하부전극 사이의 콘택면적을 충분히 확보함으로써, 콘택특성을 향상시킴과 동시에 공정단순화 및 제조비용 절감 등을 달성할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 층간절연막에 의해 분리되며 폴리실리콘막으로 된 스토리지노드 콘택플러그가 형성된 반도체 기판을 준비하는 단계; 상기 기판 전면 상에 하부전극 형성용 절연막을 증착하는 단계; 상기 하부전극 형성용 절연막 상에 하드마스크용 폴리실리콘막을 형성하는 단계; 상기 하드마스크용 폴리실리콘막을 식각하여 하드마스크를 형성하는 단계; 상기 하드마스크를 이용하여 상기 하부전극 형성용 절연막을 식각하여 상기 스토리지노드 콘택플러그의 일측을 노출시키는 원형의 하부전극용 홀을 형성하는 단계; 에치백 공정을 통해 상기 하드마스크를 제거함과 동시에 상기 하부전극용 홀 아래에 노출된 스토리지노드 콘택플러그의 일부를 제거하는 단계; 및 상기 스토리지노드 콘택플러그의 제거 부분을 매립하면서 상기 스토리지노드콘택플러그와 연결되는 하부전극용 물질막을 증착하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 스토리지노드 콘택플러그는 폴리실리콘막으로 이루어진다.
또한, 하부전극 형성용 절연막 상에 폴리실리콘막을 증착하는 단계를 더 추가할 수 있으며, 스토리지노드 콘택플러그의 일측 노출은 0.1 내지 50%의 범위에서 이루어지도록 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이고, 도 5는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조시 사용되는 하부전극용 마스크를 나타내는 평면도이다.
도 4a를 참조하면, 소정의 공정이 완료된 반도체 기판(40) 상에 비트라인 (41) 및 하드마스크(42)가 순차적으로 적층된 비트라인 구조를 형성하고, 비트라인 구조를 덮도록 기판 표면 상에 비트라인 스페이서(43)를 형성한다. 그 다음, 기판 전면 상에 층간절연막(44)을 형성하고, 기판(40)의 일부가 노출되도록 층간절연막 (44)과 스페이서(43)를 식각하여 콘택홀을 형성한다. 그 후, 콘택홀에 매립되도 층간절연막(14) 상에 스토리지노드 콘택플러그 물질로서 제 1 폴리실리콘막을 증착하고 CMP 공정이나 에치백 공정에 의해 층간절연막(14)이 노출되도록 제 1 폴리실리콘막을 식각하여 기판(40)과 콘택하는 스토리지노드 콘택플러그(15)를 형성한다
도 4b를 참조하면, 기판 전면 상에 질화막(46)과 캐패시터 산화막(47)을 순차적으로 증착하고, 캐패시터 산화막(46) 상부에 하드마스크 물질로서 제 2 폴리실리콘막(48)을 증착한다. 그 다음, 도 4c 및 도 5에 도시된 바와 같이, 스토리지노드 콘택플러그(45)의 일측을 노출시키는 원형의 하부전극용 마스크를 이용하여 제 3 폴리실리콘막(48)을 식각하여 하드마스크(48A)를 형성하고, 하드마스크(48A)를 이용하여 캐패시터 산화막(49)과 질화막(46)을 순차적으로 식각하여 원형의 하부전극용 홀(49)을 형성한다. 여기서, 스토리지노드 콘택플러그의 일측 노출은 0.1 내지 50%의 범위에서 이루어지도록 한다.
도 4d를 참조하면, 에치백 공정에 의해 하드마스크(48A)를 제거함과 동시에 홀(49) 내부에 노출된 스토리지노드 콘택플러그(45)를 일부 제거한 후, 도 4e에 도시된 바와 같이, 콘택플러그(45) 제거부분을 매립하도록 홀(49) 표면 및 캐패시터 산화막(47) 표면 상에 하부전극용 제 3 폴리실리콘막(50)을 증착한다. 그 다음, 도시되지는 않았지만, 제 3 폴리실리콘막(50)을 분리시켜 콘택플러그(45)의 측부와 콘택하면서 평면상에서 원형을 가지는 하부전극을 형성한 다음, 유전막 및 플레이트 전극을 형성하여 캐패시터를 완성한다.
상기 실시예에 의하면, 추가 스토리지노드 콘택플러그를 형성하는 것 없이, 하드마스크의 제거시 하부전극용 홀 내부에 노출된 스토리지노드 콘택플러그의 측부를 일부 제거한 후 스토리지노드 콘택플러그의 측부와 콘택하도록 원형의 하부전극을 형성하여 스토리지노드 콘택플러그와 하부전극 사이의 콘택면적을 충분히 확보함으로써, 콘택특성을 향상시킬 수 있을 뿐만 아니라 공정단순화 및 제조비용 절감 등의 효과를 얻을 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 원형 하부전극 형성시 추가 스토리지노드 콘택플러그 형성공정을 배제하면서 스토리지노드 콘택플러그와 하부전극 사이의 콘택면적을 충분히 확보할 수 있으므로, 콘택특성을 향상시킴과 동시에 공정단순화 및 제조비용 절감 등의 효과를 얻을 수 있다.
도 1a 내지 도 1g는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2는 종래의 반도체 소자의 캐패시터 제조시 사용되는 추가 스토리지노드 콘택플러그용 마스크를 나타낸 평면도.
도 3은 종래의 반도체 소자의 캐패시터 제조시 사용되는 하부전극용 마스크를 나타낸 평면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조시 사용되는 하부전극용 마스크를 나타내는 평면도.
※도면의 주요부분에 대한 부호의 설명
40 : 반도체 기판 41 : 비트라인
42, 48A : 하드마스크 43 : 비트라인 스페이서
44 : 층간절연막 45 : 스토리지노드 콘택플러그
46 : 질화막 47 : 캐패시터 산화막
48, 50 : 폴리실리콘막 49 : 하부전극용 홀

Claims (4)

  1. 삭제
  2. 삭제
  3. 층간절연막에 의해 분리되며 폴리실리콘막으로 된 스토리지노드 콘택플러그가 형성된 반도체 기판을 준비하는 단계;
    상기 기판 전면 상에 하부전극 형성용 절연막을 증착하는 단계;
    상기 하부전극 형성용 절연막 상에 하드마스크용 폴리실리콘막을 형성하는 단계;
    상기 하드마스크용 폴리실리콘막을 식각하여 하드마스크를 형성하는 단계;
    상기 하드마스크를 이용하여 상기 하부전극 형성용 절연막을 식각하여 상기 스토리지노드 콘택플러그의 일측을 노출시키는 원형의 하부전극용 홀을 형성하는 단계;
    에치백 공정을 통해 상기 하드마스크를 제거함과 동시에 상기 하부전극용 홀 아래에 노출된 스토리지노드 콘택플러그의 일부를 제거하는 단계; 및
    상기 스토리지노드 콘택플러그의 제거 부분을 매립하면서 상기 스토리지노드콘택플러그와 연결되는 하부전극용 물질막을 증착하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    원형의 하부전극용 홀을 형성시, 상기 스토리지노드 콘택플러그의 일측 노출은 0.1 내지 50%의 범위로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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