KR100328450B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 캐패시터 제조시 콘택 플러그를 금속으로 하고, 더미 산화막을 이용한 전기도금법으로 콘택 플러그에 하부 전극인 Pt를 형성하므로 종래 하부전극을 형성하기 위한 식각공정이 필요 없어 공정이 단순화 되고, 콘택 플러그와 하부 전극 간의 얼라인 마진(align margin)이 0.1㎛ 이하인 소자에서 셀당 요구되는 캐패시턴스를 확보할 수 있고, 오정렬이 없는 캐패시터를 형성할 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 공정을 단순화시키면서 콘택 플러그와 하부 전극 간의 오정렬 문제를 방지하여 양산성 있고 유전 특성이 우수한 고유전체 캐패시터 특성을 얻을 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, BST 유전체막을 이용하는 캐패시터는 반도체 기판 상에 콘택 플러그를 형성한 후 콘택 플러그 상부에 화학적 기상증착 방법으로 Pt층을 콘택 플러그와 접촉되도록 형성한다. 그후 Pt 층을 패터닝하여 하부전극을 형성한다. 이때, BST 캐패시터는 폴리실리콘을 전극으로 이용하는 것과는 달리 콘택 플러그와 하부 전극 간에 오정렬(misalign)문제가 발생하기 쉽고, 베리드 베리어 금속(Buried barrier matal) 구조를 채용할 경우 베리어 금속과 유전체막인 BST 가 직접 접촉하게 되어 누설전류의 소스로 작용한다. 따라서, 고유전체 BST가 채택될 예정인 0.10㎛ 이하의 캐패시터에서는 이러한 오정렬 문제 및 캐패시터의 스페이서 부족으로 하부전극 Pt를 형성하기 위한 구조개발이 시급한 실정이다.
따라서, 본 발명은 콘택 홀에 매립되는 금속 콘택 플러그 및 하부 전극 형성 공정시 오정렬을 방지하고 공정을 단순화 시켜 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상에 절연막 및 반사방지막을 순차적으로 형성한 후 캐패시터가 형성될 위치의 상기 반사방지막 및 절연막 일부분을 식각하여 상기 반도체 기판이 노출되도록 콘택 홀을 형성하는 단계; 상기 콘택 홀 내의 노출된 반도체 기판 상에 금속 실리사이드막 및 확산방지막을 순차적으로 형성하는 단계; 전체 상부면에 씨드층 및 더미산화막을 순차적으로 형성한 후 하부 전극이 형성될 위치의 더미산화막을 제거하여 홀을 형성하는 단계; 상기 홀에 Pt층을 매립하여 하부전극을 형성한 후, 더미 산화막 및 노출된 씨드층을 제거하는 단계; 상기 하부전극이 형성된 전체 상부면에 유전체막을 형성한 후 급속열공정을 실시하는 단계; 및 상기 유전체막이 형성된 전체 상부면에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 : 반도체 기판 11 : 절연막
12 : 반사방지막 13 : 금속 실리사이드막
14 : 확산방지막 15 : 씨드층
16 : 더미 산화막 17 : Pt층
18 : 유전체막 19 : 상부전극
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 절연막(11) 및 반사방지막(22)을 순차적으로 형성한 후 캐패시터가 형성될 위치의 반사방지막(22) 및 절연막(11) 일부분을 식각하여 반도체 기판(10)이 노출되도록 콘택 홀을 형성한다. 콘택 홀 내의 노출된 반도체 기판(10) 상에 플러그와 베리어 금속간 접촉 저항을 낮추기 위하여 금속 실리사이드막(13)을 형성한다.
상기에서, 절연막(11)은 실리콘 산화막으로 이루어지고, 반사방지막(22)은 실리콘 산화막과 식각선택비가 우수한 실리콘 질화물을 300 내지 1000Å 두께로 형성한다. 금속 실리사이드막(13)은 Ti 를 화학적 기상증착방법으로 100 내지 300Å 두께로 증착한 후 열공정을 실시하여 TiSix막으로 변화시키고, 미반응된 Ti를 습식식각방법으로 제거하여 형성한다.
도 1b를 참조하면, 콘택 홀 내의 금속 실리사이드막(13) 상에 확산방지막(14)을 형성한다.
상기에서, 확산방지막(14)은 TiN 또는 3성분계 확산방지막인 TiSiN, TiAlN, TaSiN 및 TaAlN 중 어느 하나를 사용하여 콘택 홀이 형성된 전체상부면에 화학적 기상증착방법으로 500 내지 1000Å 두께로 증착한 후, 콘택 홀 부분에서 리세스(recess)가 형성되도록 에치백 공정을 실시하여 형성한다.
도 1c를 참조하면, 콘택 홀 내에 확산방지막(14)이 형성된 전체 상부면에 씨드(Seed)층(15) 및 더미(dummy) 산화막(16)을 순차적으로 형성한 후 포토 마스크 및 건식 식각공정으로 하부 전극이 형성될 위치의 더미 산화막(16)을 제거하여 홀(Hole;A)을 형성한다.
상기에서, 씨드층(15)은 50 내지 1000Å 두께의 Pt 로 이루어지고, 더미 산화막(16)은 5000 내지 15000Å 두께의 PSG 또는 USG로 이루어진다.
도 1d를 참조하면, 하부전극을 형성하기 위하여 홀(A)에 Pt층(17)을 전기도금법으로 매립한 후 더미 산화막(15) 및 노출된 씨드층(15)을 제거한다.
상기에서, 전기 도금법으로 형성되는 Pt층(17)은 3000 내지 10000Å 두께로 형성하고, 이때 사용되는 전류 밀도는 0.1 내지 10mA/cm2이고, 전력은 직류 (DC) 펄스 (pulse) 중 어느 하나의 전력을 이용한다. 더미 산화막(15)은 습식식각방법으로 제거하고, 노출된 씨드층(15)은 건식식각방법으로 제거한다.
도 1e를 참조하면, 화학기상증착 방법으로 유전체막(18)을 형성한 후 유전체막(18)의 결정화 및 유전특성을 확보하기 위하여 급속열공정을 실시한다. 유전체막(18)이 형성된 전체 상부면에 상부전극(19)을 형성한다.
상기에서, 유전체막(18)은 BST 를 화학적 기상증착방법으로 400 내지 600℃에서 150 내지 500Å 두께로 형성한다. 급속 열공정은 질소 가스 분위기에서 500 내지 700℃의 온도로 30 내지 180초간 실시한다. 상부전극(19)은 Pt로 이루어지며 화학적 기상증착방법으로 형성한다.
한편, 상기한 본 발명의 실시예에서는 하부전극으로 Pt를 사용하였으나, Pt 대신 Ru를 사용할 수 있다. 이때, 씨드층(15)은 Ru를 사용하여 형성한다.
상술한 바와같이, 본 발명은 콘택 플러그를 금속으로 하고, 더미 산화막을 이용하여 전기도금법으로 하부 전극인 Pt를 형성하므로 종래 하부전극을 형성하기 위한 식각공정이 필요 없어 공정이 단순화 되고, 콘택 플러그와 하부 전극 간의 얼라인 마진(align margin)이 0.1㎛ 이하인 소자에서 셀당 요구되는 캐패시턴스를 확보할 수 있고, 오정렬이 없는 캐패시터를 형성할 수 있다. 또한, 종래 하부전극을 형성하기 위한 화학적 기상증착방법에 비해 소오스로 사용되는 전해질 Pt용액의 비용이 저렴하므로 비용이 절감되는 효과가 있다.
Claims (8)
- 반도체 기판 상에 절연막 및 반사방지막을 순차적으로 형성한 후 캐패시터가 형성될 위치의 상기 반사방지막 및 절연막 일부분을 식각하여 상기 반도체 기판이 노출되도록 콘택 홀을 형성하는 단계;상기 콘택 홀 내의 노출된 반도체 기판 상에 금속 실리사이드막 및 확산방지막을 순차적으로 형성하는 단계;전체 상부면에 씨드층 및 더미산화막을 순차적으로 형성한 후 하부 전극이 형성될 위치의 더미산화막을 제거하여 홀을 형성하는 단계;상기 홀에 Pt층을 매립하여 하부전극을 형성한 후, 더미 산화막 및 노출된 씨드층을 제거하는 단계;상기 하부전극이 형성된 전체 상부면에 유전체막을 형성한 후 급속열공정을 실시하는 단계; 및상기 유전체막이 형성된 전체 상부면에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 절연막은 실리콘 산화막으로 이루어지고, 반사방지막은 실리콘 산화막과 식각선택비가 우수한 300 내지 1000Å 두께의 실리콘 질화물로 이루어진 것을특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 금속 실리사이드막은 화학적 기상증착방법으로 100 내지 300Å 두께로 Ti를 증착한 후 열공정을 실시하여 TiSi2막을 형성하고, 그후 미반응 Ti를 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 확산방지막은 TiN 또는 3성분계 확산방지막인 TiSiN, TiAlN, TaSiN 및 TaAlN 중 어느 하나를 사용하여 콘택 홀이 형성된 전체상부면에 화학적 기상증착방법으로 500 내지 1000Å 두께로 증착한 후, 콘택 홀 부분에서 리세스가 형성되도록 에치백 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 씨드층은 50 내지 1000Å 두께의 Pt 로 이루어지고, 더미 산화막은5000 내지 15000Å 두께의 PSG 또는 USG로 이루어 지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극인 Pt층은 전기 도금법으로 3000 내지 10000㎛ 두께로 형성하고, 이때 사용되는 전류 밀도는 0.1 내지 10mA/cm2이고, 전력은 직류 및 펄스 중 어느 하나의 전력을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 유전체막은 BST 를 화학적 기상증착방법으로 400 내지 600℃에서 150 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 급속 열공정은 질소 가스 분위기에서 500 내지 700℃의 온도로 30 내지 180초간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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