KR100403952B1 - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 전기도금법에 의한 스토리지노드 형성시, 스토리지노드를 절연시키기 위한 에치백후 발생되는 스토리지노드 물질의 재증착으로 인한 전기적 특성 저하를 방지하도록 한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판 상에 시드층을 형성하는 단계, 상기 시드층 상에 희생막을 형성하는 단계, 상기 희생막을 선택적으로 식각하여 상기 시드층을 노출시키는 하부전극이 형성될 오목부를 오픈시키는 단계, 상기 오목부 내에 노출된 상기 시드층 상에 하부전극을 증착시키는 단계, 상기 희생막을 제거하는 단계, 상기 희생막 제거후 드러난 상기 하부전극을 포함한 전면에 보호막을 증착하는 단계, 상기 시드층과 보호막을 에치백하여 상기 시드층을 분리시키면서 상기 하부전극의 측벽에 보호막패턴을 잔류시키는 단계, 및 상기 보호막패턴을 선택적으로 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
반도체소자에서 캐패시터의 정전용량(Capacitance; C)은(ε: 유전율, A: 표면적, d: 유전체 두께)로 나타내는데, 스토리지노드의 표면적과 유전체의 유전율에 비례하는 값을 갖는다.
따라서 미세화되어 가는 반도체소자의 제조 공정에 있어 반도체소자가 적절히 동작하기 위한 일정량 이상의 정전용량을 확보하기 위하여 스토리지노드의 모양을 3차원 구조로 형성하여 스토리지노드의 표면적을 증가시키거나, 높은 유전율을 갖는 BST[(Ba,Sr)TiO3] 등과 같은 고유전체 물질을 사용하여 정전용량을 확보하는 방법이 연구되고 있다.
그러나, 3차원 형태의 스토리지노드를 형성하기에는 복잡한 공정이 요구되므로 제조 원가의 상승 및 공정 증가에 따른 수율 하락의 단점이 있으며, BST 고유전체의 사용은 산소 화학정량(Oxygen stoichiometry)을 엄격히 유지하기 어려워 누설전류 특성이 열화되는 문제가 있다.
또한, BST 캐패시터의 경우 전극으로 산화저항성이 큰 백금, 루테늄과 같은 귀금속(noble metal)을 사용해야 하는데, 이런 귀금속이 매우 안정하여 식각 공정이 어려울뿐만 아니라, 주로 스퍼터링에 의한 식각을 진행하므로 수직 프로파일을 얻기 어려운 문제점이 있다.
이를 해결하기 위해 산화막을 이용하여 캐패시터 패턴을 형성한 후 귀금속을 전기화학증착법(Electro Chemical Deposition; ECD)을 이용하여 증착한 후, 에치백하는 방법이 연구되었다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(11)상에 워드라인(도시 생략), 소스/드레인(12)을 형성한 후, 반도체기판(11)상에 반도체기판과 캐패시터의 절연을 위한 층간절연막(13)을 증착한다. 그리고, 층간절연막(13)상에 층간절연막(13)과 식각선택비가 높은 SiON막(14)을 증착한다.
다음으로, SiON막(14)과 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성하고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한다.
계속해서, 폴리실리콘을 에치백(Etchback)하여 콘택홀에 폴리실리콘 플러그(15)를 리세스(Recess)시킨다.
다음으로, 전면에 폴리실리콘플러그(15)와 후속 확산배리어막의 접촉저항을 낮추기 위해 티타늄(Ti)을 증착하고 급속열처리(Rapid Thermal Process; RTP)하여 폴리실리콘 플러그(15)의 표면에 티타늄실리사이드(Ti-silicide)(16)를 형성한다.
계속해서, 티타늄실리사이드(16)상에 확산배리어막으로서 티타늄나이트라이드(TiN)(17)을 증착한 후, SiON막(14)의 표면이 노출될때까지 화학적기계적연마하여 티타늄나이트라이드(17)를 평탄화시킨다. 이 때, 티타늄나이트라이드(36)는 후속 열처리공정시 스토리지노드으로부터 폴리실리콘플러그 또는 반도체기판으로의 산소의 확산방지막 역할을 한다.
계속해서, 폴리실리콘 플러그(15), 티타늄실리사이드(16) 및 티타늄나이트라이드(17)의 적층구조가 매립된 결과물의 전면에 백금_시드층(18)을 증착한 다음, 백금_시드층(18)상에 희생막(19)을 증착한다.
여기서, 백금_시드층(18)은 스토리지노드(이하 '하부전극'이라 함)를 전기도금법의 일종인 전기화학증착법(ECD)으로 형성하기 위한 시드층으로서 물리적기상증착법(Physical Vapor Deposition; PVD)으로 형성한다.
다음으로, 희생막(19)상에 감광막을 도포한 다음, 감광막을 노광 및 현상으로 패터닝하여 스토리지노드 마스크(도시 생략)를 형성한 후, 스토리지노드 마스크로 희생막(19)을 건식식각하여 백금_시드층(18)의 표면이 노출되는 하부전극이 형성될 영역(이하 '오목부'라 약칭함)을 오픈시킨다.
계속해서, 오목부내의 노출된 백금_시드층(18)에 바이어스를 인가하는 전기화학증착법으로 백금_시드층(18)상에 백금_하부전극(20)을 적층시킨다.
도 1b에 도시된 바와 같이, SiON막(14)의 표면이 드러나도록 희생막(19)을 식각하여 백금_하부전극(20)이 증착되지 않은 백금_시드층(18)을 드러내고, 연속해서 드러난 백금_시드층(18)을 에치백하여 완전히 제거한다. 이 때,백금_시드층(18)이 서로 분리되므로 백금_하부전극(20)이 인접한 셀사이에서 절연된다.
이 때, 백금_시드층(18)의 에치백시 발생되는 백금이 함유된 식각잔류물(Pt- residue)(21)이 백금_하부전극(20)의 측벽에 재증착(re-deposition)된다.
도 1c에 도시된 바와 같이, 백금_하부전극(20)을 포함한 전면에 BST(22)을 화학적기상증착법(CVD)으로 증착한 후, BST(22)상에 화학적기상증착법으로 상부전극(23)을 증착한다.
상술한 종래기술은 백금_하부전극 형성시 백금을 직접 식각하지 않으므로 백금식각에 대한 부담을 감소시키고 있다.
그러나, 종래기술은 백금이 함유된 식각잔류물이 형성된 상태에서 유전막(BST)를 증착하는 경우, 캐패시터의 우수한 전기적 특성을 얻을 수 없고, 따라서 이러한 식각잔류물을 제거하고 후속 공정이 진행되어야 하는데, 습식케미컬 공정에 의한 식각잔류물 제거는 일정한 한계가 있어 캐패시터의 전기적 특성 확보에 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 전기도금법에 의한 하부전극 증착시, 하부전극을 절연시키기 위한 시드층의 에치백후 발생되는 하부전극 물질의 재증착으로 인한 전기적 특성 저하를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 ECD법에 의한 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 ECD법에 의한 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소스/드레인
33 : 층간절연막 34 : SiON막
35 : 폴리실리콘플러그 36 : 티타늄실리사이드
37 : 티타늄나이트라이드 38 : 백금_시드층
39 : 희생막 40 : 백금_하부전극
41 : 보호막 43 : BST
44 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판 상에 시드층을 형성하는 단계, 상기 시드층 상에 희생막을 형성하는 단계, 상기 희생막을 선택적으로 식각하여 상기 시드층을 노출시키는 하부전극이 형성될 오목부를 오픈시키는 단계, 상기 오목부 내에 노출된 상기 시드층 상에 하부전극을 증착시키는 단계, 상기 희생막을 제거하는 단계, 상기 희생막 제거후 드러난 상기 하부전극을 포함한 전면에 보호막을 증착하는 단계, 상기 시드층과 보호막을 에치백하여 상기 시드층을 분리시키면서 상기 하부전극의 측벽에 보호막패턴을 잔류시키는 단계, 및 상기 보호막패턴을 선택적으로 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 보호막은 티타늄나이트라이드 또는 티타늄 중에서 선택된 어느 하나를 이용하고, 50Å∼500Å의 두께로 증착되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(31)상에 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(31)상에 워드라인(도시 생략), 소스/드레인(32)을 형성한 후, 반도체기판(31)상에 반도체기판(31)과 캐패시터의 절연을 위한층간절연막(33)을 증착한다. 그리고, 층간절연막(33)상에 층간절연막(33)과 식각선택비가 높은 SiON막(34)을 증착하는데, 여기서, SiON막(34)은 후속 시드층 에치백시 하부 층간절연막(33)이 손상되는 것을 방지하는 식각배리어막이다.
이 때, 층간절연막(33)과 SiON막(34)은 총 300Å∼1000Å의 두께로 증착된다.
다음으로, SiON막(34)과 층간절연막(33)을 선택적으로 식각하여 소스/드레인(32)과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성하고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한다.
계속해서, 폴리실리콘을 에치백하여 콘택홀에 폴리실리콘 플러그(35)를 500Å∼1500Å으로 리세스시킨 다음, 전면에 폴리실리콘플러그(35)와 후속 확산배리어막의 접촉저항을 낮추기 위해 티타늄(Ti)을 100Å∼300Å의 두께로 증착하고 급속열처리(RTP)하여 폴리실리콘 플러그(35)의 표면에 티타늄실리사이드(Ti-silicide)(36)를 형성한다.
그리고, 미반응 티타늄을 습식으로 제거한 다음, 티타늄실리사이드(36)상에 확산방지막으로서 티타늄나이트라이드(37)를 증착한 후, SiON막(34)의 표면이 노출될때까지 화학적기계적연마하여 티타늄나이트라이드(37)를 평탄화시킨다. 이 때, 티타늄나이트라이드(37)는 후속 열처리공정시 스토리지노드로부터 폴리실리콘플러그 또는 반도체기판으로의 산소의 확산방지막 역할을 한다.
여기서, 티타늄나이트라이드(37)외에 확산방지막으로 TiSiN, TiAlN, TaSiN, TaAlN을 이용할 수 있으며, 이러한 확산방지막들은 물리기상증착법(PVD) 또는 화학기상증착법(CVD)으로 증착된다.
계속해서, 폴리실리콘 플러그(35), 티타늄실리사이드(36) 및 티타늄나이트라이드(37)의 적층구조가 매립된 결과물의 전면에 백금_시드층(38)을 50Å∼1000Å의 두께로 증착한 다음, 백금_시드층(38)상에 희생막(39)을 증착한다.
여기서, 백금_시드층(38)은 하부전극을 전기도금법의 일종인 전기화학증착법(ECD)으로 형성하기 위한 시드층으로서 물리적기상증착법(PVD)으로 형성하고, 희생막(39)은 감광막이거나, 또는 화학기상증착법에 의한 산화막으로서 5000Å∼10000Å의 두께로 증착된다.
다음으로, 희생막(39)상에 감광막을 도포한 다음, 감광막을 노광 및 현상으로 패터닝하여 스토리지노드 마스크(도시 생략)를 형성한 후, 스토리지노드 마스크로 희생막(39)을 건식식각하여 백금_시드층(38)의 표면이 노출되는 오목부를 오픈시키고, 전세정(pre-cleaning)을 실시한 후 노출된 백금_시드층(38)상에 전기화학증착법으로 백금_하부전극(40)을 증착시킨다.
이 때, 백금_하부전극(40) 증착시 사용되는 전류밀도는 0.1∼10㎃/cm2의 범위이고, 전력은 직류(DC), 펄스(pulse) 또는 펄스 리버스(pulse reverse)를 인가한다.
도 2b에 도시된 바와 같이, SiON막(34)의 표면이 드러나도록 희생막(39)을 습식 딥아웃(dip-out)하여 백금_하부전극(40)이 증착되지 않은 백금_시드층(38)을 드러낸다. 이 때, 희생막(39)의 습식 딥아웃시, HF 또는 HF/NH4F 혼합용액을 이용한다.
다음으로, 드러난 백금_시드층(38) 및 백금_하부전극(40)을 포함한 전면에 후속 백금_시드층(38)의 건식 에치백시 백금_하부전극(40)을 보호하기 위한 보호막(41)으로서 티타늄나이트라이드를 50Å∼500Å의 두께로 증착한다. 이 때, 보호막으로 티타늄(Ti)을 이용할 수 있다.
도 2c에 도시된 바와 같이, 백금_하부전극(40)이 증착되지 않은 백금_시드층(38)과 그 상부의 보호막(41)을 건식 에치백하여 백금_시드층(38)이 분리되므로 서로 절연되는 백금_하부전극(40)을 형성한다. 이 때, 백금_시드층(38)의 에치백후 백금이 함유된 식각잔류물(42)이 에치백후 잔류하는 보호막패턴(41a)의 측벽에 재증착된다.
도 2d에 도시된 바와 같이, 잔류하는 보호막패턴(41a)을 습식세정으로 제거한다.
여기서, 습식세정시 사용하는 케미컬은 H2SO4/H2O2혼합용액이나, NH4OH/H2O2/H2O 혼합용액을 사용하며, 이 두 용액은 티타늄나이트라이드에 대한 백금 및 산화막의 높은 식각선택비를 가지고 있다. 즉, 선택적으로 보호막패턴(41a)만 제거할 수 있다.
그리고, 보호막패턴(41a)의 측벽에 재증착에 의해 흡착되어 있는 식각잔류물(42)은 보호막패턴(41a)이 식각되면서 동시에 제거된다. 이와 같은 공정을 리프트오프(lift-off)라 한다.
도 2e에 도시된 바와 같이, 보호막패턴(41a)을 제거하여 드러난 백금_하부전극(40)을 포함한 전면에 BST(43)을 증착한 후, BST(43)상에 화학적기상증착법으로 상부전극(44)을 증착한다.
여기서, BST(43)은 400℃∼600℃의 온도에서 화학적기상증착법(CVD)으로 150Å∼500Å의 두께로 증착한 후, 500℃∼700℃의 질소분위기에서 30초∼180초동안 급속열처리(RTP)하여 결정화시킨다.
본 발명의 실시예에서는 백금_시드층의 에치백시 백금_하부전극을 보호하기 위한 보호막으로 티타늄나이트라이드막을 이용하였는데, 만약 이러한 보호막으로 산화막을 증착하더라도 유사한 효과를 얻을 수는 있으나, 실제 집적과정에서는 산화막을 제거하기 위한 식각시 하부의 SiON막이 어택을 받기 때문에 산화막식각제에 불용성인 막을 추가로 증착해야 하는 등 공정이 복잡하여 그 적용이 어렵다.
본 발명의 실시예에서는 전기도금법의 시드층으로 백금을 이용하였으나, 백금외에 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 니켈(Ni), 금(Au) 또는 은(Ag) 중에서 선택된 어느 하나를 이용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 전기도금법을 이용하므로 식각이 아닌 적층으로 하부전극을 형성할 수 있으며, 0.1㎛이하의 소자에서 셀당 요구되는 캐패시턴스를 만족하기 위한 깨끗한 표면을 갖는 하부전극을 형성할 수 있어 백금 전극 사용에 따른 우수한 BST 캐패시터를 구현할 수 있는 효과가 있다.
Claims (10)
- 캐패시터의 제조 방법에 있어서,반도체기판 상에 시드층을 형성하는 단계;상기 시드층 상에 희생막을 형성하는 단계;상기 희생막을 선택적으로 식각하여 상기 시드층을 노출시키는 하부전극이 형성될 오목부를 오픈시키는 단계;상기 오목부 내에 노출된 상기 시드층 상에 하부전극을 증착시키는 단계;상기 희생막을 제거하는 단계;상기 희생막 제거후 드러난 상기 하부전극을 포함한 전면에 보호막을 증착하는 단계;상기 시드층과 보호막을 에치백하여 상기 시드층을 분리시키면서 상기 하부전극의 측벽에 보호막패턴을 잔류시키는 단계; 및상기 보호막패턴을 선택적으로 제거하는 단계를 포함하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 보호막은 티타늄나이트라이드 또는 티타늄 중에서 선택된 어느 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 보호막은 50Å∼500Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 감광막 또는 CVD 산화막 중에서 선택된 어느 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 보호막패턴을 선택적으로 제거하는 단계는,습식세정으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 5 항에 있어서,상기 습식세정시, H2SO4/H2O2혼합용액 또는 NH4OH/H2O2/H2O 혼합용액 중에서 선택된 어느 하나의 케미컬을 이용함을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 희생막을 제거하는 단계는,습식 딥아웃으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 습식딥아웃시, HF 또는 HF/NH4F 혼합용액 중에서 선택된 어느 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 스토리지노드를 증착시키는 단계는,전기화학증착법으로 이루어지되, 0.1∼10㎃/cm2의 전류밀도와 직류, 펄스 또는 펄스 리버스 중에서 선택된 전력을 인가하면서 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 시드층은 백금, 루테늄, 이리듐, 오스뮴, 텅스텐, 몰리브덴, 코발트, 니켈, 금 또는 은 중에서 선택된 어느 하나를 이용함을 특징으로 하는 캐패시터의 제조 방법.
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