KR100414872B1 - 반도체소자 및 그 제조 방법 - Google Patents
반도체소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100414872B1 KR100414872B1 KR10-2001-0052387A KR20010052387A KR100414872B1 KR 100414872 B1 KR100414872 B1 KR 100414872B1 KR 20010052387 A KR20010052387 A KR 20010052387A KR 100414872 B1 KR100414872 B1 KR 100414872B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- seed
- semiconductor device
- forming
- capacitor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 43
- 239000003990 capacitor Substances 0.000 claims abstract description 44
- 238000000926 separation method Methods 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052697 platinum Inorganic materials 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 238000004070 electrodeposition Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910004200 TaSiN Inorganic materials 0.000 claims description 4
- 229910010037 TiAlN Inorganic materials 0.000 claims description 4
- 229910008482 TiSiN Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- JMGZEFIQIZZSBH-UHFFFAOYSA-N Bioquercetin Natural products CC1OC(OCC(O)C2OC(OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5)C(O)C2O)C(O)C(O)C1O JMGZEFIQIZZSBH-UHFFFAOYSA-N 0.000 claims description 2
- 229910004491 TaAlN Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- IVTMALDHFAHOGL-UHFFFAOYSA-N eriodictyol 7-O-rutinoside Natural products OC1C(O)C(O)C(C)OC1OCC1C(O)C(O)C(O)C(OC=2C=C3C(C(C(O)=C(O3)C=3C=C(O)C(O)=CC=3)=O)=C(O)C=2)O1 IVTMALDHFAHOGL-UHFFFAOYSA-N 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- FDRQPMVGJOQVTL-UHFFFAOYSA-N quercetin rutinoside Natural products OC1C(O)C(O)C(CO)OC1OCC1C(O)C(O)C(O)C(OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 FDRQPMVGJOQVTL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052702 rhenium Inorganic materials 0.000 claims description 2
- IKGXIBQEEMLURG-BKUODXTLSA-N rutin Chemical compound O[C@H]1[C@H](O)[C@@H](O)[C@H](C)O[C@@H]1OC[C@H]1[C@H](O)[C@@H](O)[C@H](O)[C@@H](OC=2C(C3=C(O)C=C(O)C=C3OC=2C=2C=C(O)C(O)=CC=2)=O)O1 IKGXIBQEEMLURG-BKUODXTLSA-N 0.000 claims description 2
- ALABRVAAKCSLSC-UHFFFAOYSA-N rutin Natural products CC1OC(OCC2OC(O)C(O)C(O)C2O)C(O)C(O)C1OC3=C(Oc4cc(O)cc(O)c4C3=O)c5ccc(O)c(O)c5 ALABRVAAKCSLSC-UHFFFAOYSA-N 0.000 claims description 2
- 235000005493 rutin Nutrition 0.000 claims description 2
- 229960004555 rutoside Drugs 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 123
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 34
- 239000010936 titanium Substances 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052797 bismuth Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910000510 noble metal Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 캐패시터 희생막 패턴 형성시 오정렬이 발생할 경우 배리어층과 유전체층의 직접적인 접촉에 따른 유전 특성 열화를 방지하기에 적합한 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 전도층을 구비한 기판 상부에 제공되는 절연층을 관통하여 상기 전도층에 연결된 연결부; 상기 연결부 및 상기 절연층이 이루는 주면 상에 제공되며, 적어도 상기 연결부를 오픈시키는 씨드분리층; 적어도 상기 씨드분리층의 오픈부에 매립된 씨드층; 및 상기 씨드층 상에 형성된 하부전극과, 상기 하부전극 상에 형성된 유전체층 및 상기 유전체층 상에 형성된 상부전극을 포함하는 캐패시터를 포함하는 반도체소자를 제공한다.
또한, 본 발명은, 전도층을 구비한 기판 상부의 절연층을 관통하여 상기 전도층에 연결되는 연결부를 형성하는 단계; 상기 연결부 및 상기 절연층이 이루는 주면 상에 상기 연결부를 오픈시키는 씨드분리층을 형성하는 단계; 적어도 상기 씨드분리층의 오픈부를 매립하도록 씨드층을 형성하는 단계; 상기 씨드층 상에 캐패시터의 하부전극을 형성하는 단계; 상기 하부전극 상에 캐패시터의 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체소자 제조 방법을 제공한다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터를 구비하는 반도체소자 및 그 제조 방법에 관한 것이다.
반도체소자에서 캐패시터의 정전용량(Capacitance; C)은(ε: 유전율, A: 표면적, d: 유전체 두께)로 나타내는데, 스토리지전극의 표면적과 유전체의 유전율에 비례하는 값을 갖는다.
따라서, 미세화되어 가는 반도체소자의 제조 공정에 있어 반도체소자가 적절히 동작하기 위한 일정량 이상의 정전용량을 확보하기 위하여 스토리지(Storage) 전극의 모양을 3차원 구조로 형성하여 스토리지 전극의 표면적을 증가시키거나, 높은 유전율을 갖는 BST[(Ba,Sr)TiO3] 등과 같은 고유전체 물질을 사용하여 정전용량을 확보하는 방법이 연구되고 있다.
그러나, 3차원 형태의 스토리지 전극을 형성하기에는 복잡한 공정이 요구되므로 제조 원가의 상승 및 공정 증가에 따른 수율 하락의 단점이 있으며, BST 고유전체의 사용은 산소 화학정량(Oxygen stoichiometry)을 엄격히 유지하기 어려워 누설전류 특성이 열화되는 문제가 있다.
또한, BST 등을 유전체로 이용한 캐패시터의 경우 전극으로 산화저항성이 큰 백금(Pt), 루테늄(Ru)과 같은 귀금속(Noble metal)을 사용해야 하는데, 이런 귀금속이 매우 안정하여 식각 공정이 어려울 뿐만 아니라, 주로 스퍼터링(Sputtering)방식과 같은 건식 식각 공정을 진행하므로 수직한 식각 단면의 프로파일을 얻기 어려운 문제점이 있다.
이를 해결하기 위해 산화막 등의 희생막을 이용하여 캐패시터 패턴을 형성한 후 귀금속을 전기화학증착법(Electro Chemical Deposition; 이하 ECD라 함)을 이용하여 증착한 후, 에치백하는 방법이 연구되었다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이 기판(11)상에 트랜지스터 제조 공정을 실시하는 바, 먼저 기판(11)상에 워드라인(도시하지 않음), 소스/드레인(12)을 형성한 후, 기판(11)상에 층간절연막(13)을 증착한다.
이어서, 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)의 소정 부분을 노출시키는 콘택홀을 형성하고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 콘택홀에 매립되는 폴리실리콘 플러그(14)를 형성한다.
이어서, 폴리실리콘 플러그(14)상에 백금씨드층(15)을 형성한 다음, 백금씨드층(15)상에 캐패시터 희생막(16)을 증착한다.
여기서, 백금씨드층(15)은 백금하부전극을 전기화학증착법(ECD)으로 형성하기 위한 씨드층으로서 물리적기상증착법(Physical Vapor Deposition; 이하 PVD라 함)으로 형성한다.
계속해서, 캐패시터 희생막(16)상에 감광막을 도포한 다음, 감광막을 노광 및 현상으로 패터닝하여 스토리지노드용 마스크(17)를 형성한 후, 마스크(17)를 이용하여 캐패시터 희생막(16)을 CF4, CHF3또는 C2F6등의 가스를 이용하여 건식식각하여 백금씨드층(15)의 표면이 드러나는 오목부(18)를 오픈시킨다.
다음으로 도 1b에 도시된 바와 같이, 백금씨드층(15)에 바이어스를 인가하여 노출된 백금씨드층(15)상에 전기화학증착법으로 백금하부전극(19)을 증착한 후, 캐패시터 산화막(16)을 식각하여 백금하부전극(19)이 증착되지 않은 백금씨드층(15)을 드러내고, 연속해서 드러난 백금씨드층(15)을 에치백 공정을 통해 제거한다. 이 때, 백금씨드층(15)이 서로 분리되므로 백금하부전극(19)이 인접한 셀 사이에서 분리된다.
다음으로 도 1c에 도시된 바와 같이, 백금하부전극(19)을 포함한 전면에 BST(20)를 화학기상증착법(Chemical Vapor Deposition; 이하 CVD라 함)으로 증착한 후, BST(20)상에 CVD를 이용하여 상부전극(21)을 증착한다.
그러나, 상기한 바와 같이 이루어지는 종래기술은 캐패시터 희생막 식각에 의한 오픈부 형성 공정시 희생막 상부의 마스크 패터닝에 따른 오정렬이 발생할 경우 후속 씨드층 제거를 위한 에치백 공정시 플러그 상부가 노출되게 된다.
도 2는 종래기술에 따른 문제점을 도시한 단면도로서, 도 2의 각 구성 요소 중 도 1a 내지 도 1c와 동일한 구성 요소에 동일한 도면부호를 사용하였다
도 2를 참조하면, 도시된 'A'와 같이 상부 BST와 플러그(14) 상부를 이루는 배리어층과 직접적인 접촉이 이루어지므로 BST의 유전 특성이 열화되는 문제점이 발생하게 된다.
도 3은 종래기술에 따른 반도체소자에서의 문제점을 도시한 사진이다.도 3을 참조하면, 이러한 BST와 배리어층의 접촉(A)은 캐패시터의 유전 특성을 열화시키는 바, 결국 반도체소자의 수율을 감소시키는 원인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐패시터 희생막 패턴 형성시 오정렬이 발생할 경우 콘택 플러그와 유전체층의 직접적인 접촉에 따른 유전 특성 열화를 방지하기에 적합한 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도,
도 2는 종래기술에 따른 반도체소자에서의 문제점을 도시한 단면도,
도 3은 종래기술에 따른 반도체소자에서의 문제점을 도시한 사진,
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도,
도 5는 본 발명에서 종래기술의 문제점이 해결됨을 도시한 단면도,
*도면의 주요 부분에 대한 부호의 설명
41 : 기판 42 : 전도층
43 : 절연층 44 : 연결부
45 : 씨드분리층 46 : 씨드층
50 : 하부전극 51 : 유전체층
52 : 상부전극
상기 목적을 달성하기 위한 본 발명은, 전도층을 구비한 기판 상부에 제공되는 절연층을 관통하여 상기 전도층에 연결된 연결부; 상기 연결부 및 상기 절연층이 이루는 주면 상에 제공되며, 적어도 상기 연결부를 오픈시키는 씨드분리층; 적어도 상기 씨드분리층의 오픈부에 매립된 씨드층; 및 상기 씨드층 상에 형성된 하부전극과, 상기 하부전극 상에 형성된 유전체층 및 상기 유전체층 상에 형성된 상부전극을 포함하는 캐패시터를 포함하는 반도체소자를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 전도층을 구비한 기판 상부의 절연층을 관통하여 상기 전도층에 연결되는 연결부를 형성하는 단계; 상기 연결부 및 상기 절연층이 이루는 주면 상에 상기 연결부를 오픈시키는 씨드분리층을 형성하는 단계; 적어도 상기 씨드분리층의 오픈부를 매립하도록 씨드층을 형성하는 단계; 상기 씨드층 상에 캐패시터의 하부전극을 형성하는 단계; 상기 하부전극 상에 캐패시터의 유전체층을 형성하는 단계; 및 상기 유전체층 상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체소자 제조 방법을 제공한다.
바람직하게 본 발명의 상기 씨드층은 상기 오픈부에 매립됨과 함께 상기 연결부와 상기 유전체층 사이에 개재되어 형성되는 것을 특징으로 하며, 상기 씨드분리층은 상기 절연층과 식각선택비를 갖는 물질을 포함하는 것을 특징으로 하며, 상기 씨드분리층은 50Å 내지 2000Å의 두께인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 4d는 본 발명의 일실시예에 따라 형성된 반도체소자를 도시한 단면도이다.
도 4d를 참조하면, 본 발명의 반도체소자는 소스/드레인 등의 전도층(42)을 구비한 기판(41) 상부에 제공되는 절연층(43)을 관통하여 전도층(42)에 연결된 연결부(44)와, 연결부(44) 및 절연층(43)이 이루는 주면 상에 제공되며, 적어도 연결부(44)를 오픈시키는 씨드분리층(45)과, 적어도 씨드분리층(45)의 오픈부를 매립하는 씨드층(46)과, 씨드층(46) 상에 형성된 하부전극(50)과, 하부전극(50) 상에 형성된 유전체층(51) 및 유전체층(51) 상에 형성된 상부전극(52)을 구비하는 캐패시터를 포함한다.
이하, 상기한 구성을 갖는 본 발명의 반도체소자 제조 공정을 상세히 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도이다.
먼저, 도 4a에 도시된 바와 같이 기판(41)상에 트랜지스터 제조 공정을 실시하는 바, 먼저 기판(41)상에 워드라인(도시하지 않음), 소스/드레인 등의 전도층(42)을 형성한 후, 기판(41)상에 절연층(43)을 형성한다.
여기서, 절연층(43)은 BSG(Boro Silicate Glass), BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), APL(advanced planarizarion layer) 산화막, SOG(Spin On Glass) 또는 Flowfill 등을 단독 또는 둘 이상 조합한 것이다.
이 때, 후속 공정에 따른 절연층(43)과의 식각선택비 등을 고려하여 절연층(43) 상에 실리콘산화질화막 등의 물질막(도시하지 않음)을 300Å 내지 1000Å의 두께로 추가로 증착할 수 있아. 이 때의 증착 방식으로는 주로 CVD 방식을 이용한다.
이어서, 절연층(43)을 선택적으로 식각하여 전도층(42)의 소정 부분을 노출시키는 콘택홀(도시하지 않음)을 형성한 다음, 콘택홀(도시하지 않음) 내부를 매립하여 그 상부가 절연층(43)과 평탄화된 연결부(44)를 형성한다. 여기서, 연결부(44)는 배리어층(도시하지 않음) 및 플러그(도시하지 않음)를 포함하는 구조이다.
구체적으로, 폴리실리콘 등을 콘택홀(도시하지 않음)을 포함한 전체 구조 상부에 증착하여 콘택홀(도시하지 않음)이 충분히 매립되도록 한 다음, CMP 또는 에치백을 실시하여 플러그(도시하지 않음)가 콘택홀(도시하지 않음) 내부에 매립되며, 그 상부가 절연층(43)과 평탄화되도록 하는 바, 이 때 폴리실리콘은 인(P)이나 비소(As) 등이 도핑된 폴리실리콘을 이용하며 또한, 폴리실리콘 외에 플러그(도시하지 않음) 물질로 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 또는 TaSi 등을 이용할 수 있다.
이러한 플러그 물질들은 CVD, PVD 또는 ALD 등을 이용하여 증착된다.
계속해서, 배리어층(도시하지 않음)을 형성하는 바, 전면에 티타늄(Ti) 등을 증착하고 마스크를 이용한 식각 공정을 통하여 플러그(도시하지 않음) 상부에만 Ti가 남도록 한 다음, 열처리함으로써 예컨대, 플러그(도시하지 않음)의 실리콘(Si)과 티타늄(Ti)의 반응을 유발시켜 폴리실리콘 플러그(도시하지 않음)상에 티타늄실리사이드(도시하지 않음)를 형성한다. 이 때, 티타늄실리사이드(도시하지 않음)는 플러그(도시하지 않음)과 후속 하부전극과의 오믹 콘택을 형성해 준다.
여기서, 티타늄실리사이드(도시하지 않음)의 형성 공정은 생략할 수 있으며, 티타늄실리사이드(도시하지 않음) 이외에 WSix, MoSix, CoSix, NoSix또는 TaSix등의 금속실리사이드를 이용할 수 있다.
또한, 플러그(도시하지 않음)를 콘택홀 내에 매립하는 과정에서 리세스(Recess) 되도록 할 수도 있는 바, 이 경우 리세스 깊이는 절연층(43)의 두께 등을 고려하여 500Å 내지 1500Å이 되도록 하는 것이 바람직하다.
플러그(도시하지 않음) 상부에는 상기한 티타늄실리사이드(도시하지 않음) 상에 배리어메탈층과 산소확산배리어층을 포함하는 배리어층(도시하지 않음)을 형성할 수도 있는 바, TiN, TiAlN, TaSiN, TiSiN, TaN, RuTiN 및 RuTiO로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 배리어메탈층(도시하지 않음)과 Ir, Ru, Pt, Re, Ni, Co 및 Mo로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 산소확산배리어층(도시하지 않음)을 이용한다.
여기서, 산소확산배리어층(도시하지 않음)은 후속 공정시 형성되는 캐패시터의 고유전체 또는 강유전체의 결정화 열처리에 따른 하지로의 산소확산을 방지하기 위한 것으로 이러한 확산 방지 특성을 향상시키기 위하여 N2또는 O2플라즈마 처리를 추가로 실시하는 것이 바람직하며, 이와 함께 열처리를 병행할 수 있다.
이어서, 연결부(44) 및 절연층(43)이 이루는 주면 상에 연결부(44)를 오픈시키는 씨드분리층(45)을 형성한 다음, 상기 오픈부를 매립하는 씨드층(46)을 형성한다.
이하, 구체적으로 설명한다.
연결부(44) 및 절연층(43) 상에 질화막 계열의 씨드분리층(45)을 50Å 내지 2000Å의 두께로 증착한 후, 노광 및 현상 공정을 통한 마스크를 이용하여 연결부(44)를 오픈시킨 다음, 상기 오픈부를 포함한 전체 구조 상부에 씨드층(46)을 형성한다. 씨드층(46) 증착시에는 PVD 방식을 이용하며 상기 오픈부를 충분히 매립하도록 100Å 내지 10000Å의 두께로 두텁게 증착한다.
이어서, CMP 또는 에치백을 통해 씨드층(46) 상부를 평탄화시키는 바, 도시된 바와 같이 씨드층(46)이 씨드분리층(45) 보다 높게 하거나, 씨드분리층(45)과 평탄화되도록 할 수도 있다.
여기서, 씨드층(46)은 Pt, Ru, Ir, Os, W, Mo, Co, Ni, Au 및 Ag로 이루어진 그룹으로부터 선택된 어느 하나를 이용할 수 있다.
다음으로 도 4b에 도시된 바와 같이, 씨드층(46)상에 캐패시터 희생막(47)을 5000Å 내지 10000Å의 두께로 두텁게 증착한 다음, 캐패시터 희생막(47)상에 감광막을 도포한 후, 감광막을 노광 및 현상으로 패터닝하여 스토리지노드용 마스크(48)를 형성한 후, 마스크(48)를 이용하여 캐패시터 희생막(47)을 CF4, CHF3또는 C2F6등의 가스를 이용하여 건식식각하여 씨드층(46) 일부를 노출시키는 오목부(49)를 오픈시킨 후 전세정 공정을 실시한다.
여기서, 캐패시터 희생막(47)은 통상의 산화막 계열 또는 감광막 등의 비전도성 물질을 이용한다.
다음으로 도 4c에 도시된 바와 같이, 씨드층(46)에 바이어스를 인가하여 노출된 씨드층(46)상에 전기화학증착법으로 하부전극(50)을 증착한 후 피알스트립(PR Strip) 공정을 실시하여 마스크(48)를 제거한다.
여기서, ECD를 이용하여 하부전극(50)을 증착시 DC(Direct Current), 펄스(Pulse) 또는 역펄스(Pulse reverse) 등의 전력을 이용하며, 0.1㎃/㎠ 내지 10㎃/㎠ 범위의 전류밀도를 이용하여 캐패시터 희생막(47)과의 수직 단차를 조절한다.
계속해서, 씨드분리층(45)의 표면이 드러날 때까지 캐패시터 희생막(47)을 식각하여 하부전극(50)이 증착되지 않은 씨드층(46)을 노출시키고, 연속해서 노출된 씨드층(46)을 에치백 공정을 통해 제거한다. 이 때, 씨드층(46)이 서로 분리되므로 하부전극(50)이 인접한 셀 사이에서 분리된다.
여기서, 캐패시터 희생막(47)의 식각은 HF 또는 HF와 NH4F가 혼합된 용액을 이용하는 습식식각이 바람직하며, 씨드층(46)의 제거는 통상의 건식식각을 이용한다.
상기한 건식식각을 통해 씨드층(46)을 이루는 예컨대, Pt 등이 하부전극(50) 측벽에 재증착되어 잔유물(도시하지 않음)로 남게되는 바, 통상의 SC-1 등 SC 계열의 습식 용액을 이용하여 세정함으로써 잔유물을 제거한다.
다음으로, 하부전극(50)을 포함한 전면에 유전체층(51)과 상부전극(52)을 차례로 형성한다.
구체적으로, TiO2, HfO2, Y2O3, Ta2O5, STO (SrTiO3), BST, PZT, PLZT ((Pb, La) (Zr, Ti)O3), BTO (BaTiO3), PMN(Pb(Ng1/3Nb2/3)O3), SBTN((Sr,Bi) (Ta, Nb)2O9), SBT((Sr, Bi)Ta2O9), BLT((Bi, La)Ti3O12), BT(BaTiO3), ST(SrTiO3), PT(PbTiO3) 등의 강유전체 또는 고유전체 물질을 이용하여, 스핀-온, CVD, ALD 또는 PVD 등의 방법을 이용하여 150Å 내지 500Å의 두께가 되도록 유전층(51)을 증착하며, CVD를 이용하여 BST를 증착하는 경우에는 증착 온도를 400℃ 내지 600℃의 범위로 유지하는 것이 바람직하다.
이어서, 유전체층(51)의 유전율을 향상시키기 위한 결정화 열처리를 실시하는 바, O2, N2, Ar, O3, He, Ne 또는 Kr 등의 가스 분위기에서 400℃ ∼ 800℃의 온도를 유지하며 진행한다.
이 때, 확산노열처리 또는 급속열처리(Rapid Thermal Process; 이하 RTP라 함)를 이용할 수 있으며, 30초 내지 180초 동안 실시하는 것이 바람직하다.
이어서, 유전체층(51) 상에 상부전극(52)을 형성한 다음 소정의 패터닝 공정 및 금속배선 공정을 실시함으로써 캐패시터 형성 공정이 완료된다.
여기서, 상부전극(52)은 하부전극(39) 물질과 동일한 것을 사용할 수 있으며, ECD 이외에 CVD, PVD 등을 이용할 수 있다.
도 5는 본 발명에서 캐패시터 희생막 패턴 형성시 오정렬이 발생했을 경우의 케패시터를 갖는 반도체소자의 단면도를 도시하는 바, 오정렬이 발생하더라도 도시된 'B'와 같이 씨드분리층(45)에 의해 제공되는 단차에 의해 유전체층(51)과 연결부(44)와의 직접적인 접촉을 피할 수 있게 된다.
도 5의 각 도면부호 명칭은 일치되는 도 4d의 도면부호와 동일하다.
한편, 본 발명에서의 씨드분리층을 사용하지 않고 씨드층을 두텁게 증착하여 콘택 플러그와 유전체층의 접촉을 방지할 수 있다고 볼 수도 있으나, 이럴 경우에는 이웃하는 씨드층과의 분리가 어렵게 된다. 따라서, 본 발명에서의 상기 씨드분리층은 이웃하는 씨드층과의 분리 뿐만이 아니라 캐패시터 희생막 패턴 형성에 따른 하부와의 식각선택비를 제공하여 식각멈춤막으로서의 기능과 더불어 씨드층 형성에 따른 상부와 하부간의 단차를 제공하는 역할을 한다.
상기한 바와 같이 이루어지는 본 발명은, 연결부 및 절연층이 이루는 주면 상에 연결부를 오픈시키도록 씨드분리층을 형성함으로써, 캐패시터 희생막 패턴 형성에 따른 오정렬이 발생하더라도 씨드분리층에 의해 제공되는 수직 단차에 의해 유전체층과 연결부의 직접적인 접촉을 방지할 수 있어 캐패시터의 유전 특성 열화를 최소화할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 따른 본 발명은 캐패시터 희생막 패턴 형성시 오정렬에 다른 캐패시터의 유전 특성 열화를 방지할 수 있어 궁극적으로, 캐패시터를 구비한 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (19)
- 전도층을 구비한 기판 상부에 제공되는 절연층을 관통하여 상기 전도층에 연결된 연결부;상기 연결부 및 상기 절연층이 이루는 주면 상에 제공되며, 적어도 상기 연결부를 오픈시키는 씨드분리층;적어도 상기 씨드분리층의 오픈부에 매립된 씨드층; 및상기 씨드층 상에 형성된 하부전극과, 상기 하부전극 상에 형성된 유전체층 및 상기 유전체층 상에 형성된 상부전극을 포함하는 캐패시터를 포함하는 반도체소자.
- 제 1 항에 있어서,상기 씨드층은 상기 오픈부에 매립됨과 함께 상기 연결부와 상기 유전체층 사이에 개재되어 형성된 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 씨드분리층은 상기 절연층과 식각선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 씨드분리층은 50Å 내지 2000Å의 두께인 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 씨드층은,Pt, Ru, Ir, Os, W, Mo, Co, Ni, Au 및 Ag로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 씨드층은 100Å 내지 10000Å의 두께인 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 연결부는 상기 절연층과 평탄화된 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 연결부는 플러그 및 배리어층을 포함하는 다층구조 임을 특징으로 하는 반도체소자.
- 제 8 항에 있어서,상기 플러그는,폴리실리콘, 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 및 TaSi로 이루어진 그룹으로 부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체소자.
- 제 8 항에 있어서,상기 배리어층은 배리어메탈층 및 산소확산배리어층을 포함하는 다층구조 임을 특징으로 하는 반도체소자.
- 제 10 항에 있어서,상기 산소확산배리어층은 Ir, Ru, Pt, Re, Ni, Co 및 Mo로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체소자.
- 제 10 항에 있어서,상기 배리어메탈층은 TiN, TiAlN, TaSiN, TiSiN, TaN, RuTiN 및 RuTiO로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체소자.
- 전도층을 구비한 기판 상부의 절연층을 관통하여 상기 전도층에 연결되는 연결부를 형성하는 단계;상기 연결부 및 상기 절연층이 이루는 주면 상에 상기 연결부를 오픈시키는 씨드분리층을 형성하는 단계;적어도 상기 씨드분리층의 오픈부를 매립하도록 씨드층을 형성하는 단계;상기 씨드층 상에 캐패시터의 하부전극을 형성하는 단계;상기 하부전극 상에 캐패시터의 유전체층을 형성하는 단계; 및상기 유전체층 상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체소자 제조 방법.
- 삭제
- 제 13 항에 있어서,상기 오픈부에 매립된 상기 씨드층을 형성하는 단계는,상기 오픈부를 포함한 전면에 씨드층을 증착하는 단계; 및상기 씨드분리층 상에 상기 씨드층이 남도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 13 항에 있어서,상기 씨드분리층은 상기 절연층과 식각선택비를 갖는 물질을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 13 항에 있어서,상기 씨드분리층은 50Å 내지 2000Å의 두께인 것을 특징으로 하는 반도체소자 제조 방법.
- 제 13 항에 있어서,상기 하부전극을 형성하는 단계는,적어도 상기 오픈부와 오버랩되는 상기 씨드층 상부가 노출되도록 캐패시터 희생막 패턴을 형성하는 단계;상기 노출된 씨드층 상에 전기화학증착법을 이용하여 상기 하부전극을 형성하는 단계;상기 캐패시터 희생막 패턴을 제거하는 단계; 및이웃하는 상기 하부전극과의 분리를 위해 상기 씨드층을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 13 항에 있어서,상기 씨드층은,Pt, Ru, Ir, Os, W, Mo, Co, Ni, Au 및 Ag로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0052387A KR100414872B1 (ko) | 2001-08-29 | 2001-08-29 | 반도체소자 및 그 제조 방법 |
| US10/054,528 US6917114B2 (en) | 2001-08-29 | 2002-01-22 | Semiconductor device and method of fabricating the same |
| US11/140,843 US7115468B2 (en) | 2001-08-29 | 2005-05-31 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0052387A KR100414872B1 (ko) | 2001-08-29 | 2001-08-29 | 반도체소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030020469A KR20030020469A (ko) | 2003-03-10 |
| KR100414872B1 true KR100414872B1 (ko) | 2004-01-13 |
Family
ID=19713680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0052387A KR100414872B1 (ko) | 2001-08-29 | 2001-08-29 | 반도체소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6917114B2 (ko) |
| KR (1) | KR100414872B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422594B1 (ko) * | 2001-09-12 | 2004-03-16 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 및 제조방법 |
| KR100399073B1 (ko) * | 2001-11-21 | 2003-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그 제조방법 |
| KR100440072B1 (ko) * | 2001-12-10 | 2004-07-14 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| US7067862B2 (en) * | 2002-08-02 | 2006-06-27 | Unity Semiconductor Corporation | Conductive memory device with conductive oxide electrodes |
| KR100641546B1 (ko) * | 2004-12-16 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 금속-절연체-금속 커패시터의 제조 방법 |
| US7902639B2 (en) * | 2005-05-13 | 2011-03-08 | Siluria Technologies, Inc. | Printable electric circuits, electronic components and method of forming the same |
| US7582549B2 (en) | 2006-08-25 | 2009-09-01 | Micron Technology, Inc. | Atomic layer deposited barium strontium titanium oxide films |
| KR101088813B1 (ko) | 2008-07-25 | 2011-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| JPH0855967A (ja) | 1994-07-29 | 1996-02-27 | Texas Instr Inc <Ti> | 強誘電体薄膜キャパシタの製造方法 |
| US5489548A (en) | 1994-08-01 | 1996-02-06 | Texas Instruments Incorporated | Method of forming high-dielectric-constant material electrodes comprising sidewall spacers |
| US5554564A (en) | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
| JP3152859B2 (ja) * | 1994-09-16 | 2001-04-03 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3322031B2 (ja) * | 1994-10-11 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| JP3466851B2 (ja) * | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6541812B2 (en) * | 1998-06-19 | 2003-04-01 | Micron Technology, Inc. | Capacitor and method for forming the same |
| JP2000114479A (ja) * | 1998-10-01 | 2000-04-21 | Toshiba Corp | 導電性膜の形成方法およびそれを用いたキャパシタの形成方法 |
| US6075264A (en) | 1999-01-25 | 2000-06-13 | Samsung Electronics Co., Ltd. | Structure of a ferroelectric memory cell and method of fabricating it |
| US6228760B1 (en) * | 1999-03-08 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish |
| US6500750B1 (en) * | 1999-04-05 | 2002-12-31 | Motorola, Inc. | Semiconductor device and method of formation |
| JP3211809B2 (ja) * | 1999-04-23 | 2001-09-25 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
| US6451666B2 (en) * | 1999-12-27 | 2002-09-17 | Hyundai Electronics Industries Co., Ltd | Method for forming a lower electrode by using an electroplating method |
| KR100328450B1 (ko) * | 1999-12-29 | 2002-03-16 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| US6420267B1 (en) * | 2000-04-18 | 2002-07-16 | Infineon Technologies Ag | Method for forming an integrated barrier/plug for a stacked capacitor |
| TW508658B (en) * | 2000-05-15 | 2002-11-01 | Asm Microchemistry Oy | Process for producing integrated circuits |
| JP4578785B2 (ja) * | 2003-05-21 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2001
- 2001-08-29 KR KR10-2001-0052387A patent/KR100414872B1/ko not_active IP Right Cessation
-
2002
- 2002-01-22 US US10/054,528 patent/US6917114B2/en not_active Expired - Lifetime
-
2005
- 2005-05-31 US US11/140,843 patent/US7115468B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030042609A1 (en) | 2003-03-06 |
| KR20030020469A (ko) | 2003-03-10 |
| US20050233520A1 (en) | 2005-10-20 |
| US6917114B2 (en) | 2005-07-12 |
| US7115468B2 (en) | 2006-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100230418B1 (ko) | 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법 | |
| JP5047250B2 (ja) | 半導体素子の製造方法 | |
| US6777305B2 (en) | Method for fabricating semiconductor device | |
| JP2000124426A (ja) | 半導体装置のキャパシタ及びその製造方法 | |
| US6130124A (en) | Methods of forming capacitor electrodes having reduced susceptibility to oxidation | |
| US7115468B2 (en) | Semiconductor device and method for fabricating the same | |
| KR20010113324A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| US6602756B2 (en) | Semiconductor device and its manufacture | |
| US6180970B1 (en) | Microelectronic devices including ferroelectric capacitors with lower electrodes extending into contact holes | |
| KR100413606B1 (ko) | 캐패시터의 제조 방법 | |
| KR100436050B1 (ko) | 캐패시터 제조 방법 | |
| KR100346833B1 (ko) | 전기 도금 방법을 이용한 반도체 메모리 소자의 캐패시터제조방법 | |
| KR100846383B1 (ko) | 캐패시터 제조 방법 | |
| KR100685674B1 (ko) | 캐패시터의 제조 방법 | |
| KR100415539B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100414869B1 (ko) | 캐패시터의 제조 방법 | |
| KR20020000048A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100846384B1 (ko) | 반도체 장치의 제조방법 | |
| KR100624926B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100403952B1 (ko) | 캐패시터의 제조 방법 | |
| KR100465837B1 (ko) | 루테늄 하부전극을 구비한 캐패시터의 제조 방법 | |
| KR20030023142A (ko) | 반도체 소자 제조 방법 | |
| KR20050041185A (ko) | 하부전극이 절연막에 의해 분리된 구조를 갖는강유전체메모리소자의 제조 방법 | |
| KR20030002896A (ko) | 캐패시터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |