KR100641546B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 금속-절연체-금속(MIM) 커패시터의 제조 방법은, MIM 커패시터 형성 영역을 갖는 반도체 기판 위에 희생절연막을 형성하는 단계와, 희생절연막 위에 MIM 커패시터 형성 영역 내의 희생절연막 표면을 노출시키는 복수개의 개구부들을 갖는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 식각마스크로 한 식각공정으로 MIM 커패시터 형성 영역 내에 절연막 표면을 노출시키는 복수개의 희생절연막 패턴들을 형성하는 단계와, 희생절연막 패턴들 사이를 금속막으로 채워 하부 금속 전극막 패턴을 형성하는 단계와, 희생절연막 패턴들을 제거하여 하부 금속 전극막 패턴들 사이의 절연막 표면을 노출시키는 단계와, 그리고 하부 금속 전극막 패턴들 및 절연막 표면 위에 유전체막 및 상부 금속 전극막을 순차적으로 형성하는 단계를 포함한다.
MIM 커패시터, 다마신공정, 커패시턴스 증가
Description
도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 8은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 소자가 차지하는 면적의 증가 없이 커패시턴스를 증가시킬 수 있는 금속-절연체-금속 커패시터의 제조 방법에 관한 것이다.
최근 실용성이 크게 증대된 금속-절연체-금속 커패시터(Metal- Insulator-Metal; 이하 MIM) 커패시터는 기존의 폴리실리콘-절연체-폴리실리콘(PIP; PolySi-Insulator-PolySi) 커패시터에 비하여 양호한 전압(Vcc) 특성 및 미스매칭(mismatching)특성을 갖고 있다. 통상적으로 이와 같은 MIM 커패시터의 정전용량은 1fF/㎛2로 설계하는 것이 일반적이다. 그러나 이와 같은 MIM 커패시터의 사용분야, 예컨대 아날로그/디지털(AD) 컨버터, 스위칭 커패시터 필터, 신호 혼합(mixed signal), RF(Radio Frequency) 기술 분야에서 높은 정전용량을 요구하기 시작하고 있는 추세이다.
도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 반도체 기판(100) 위의 절연막(110) 위에 하부 금속 전극막(120), 유전체막(130) 및 상부 금속 전극막(140)을 순차적으로 적층한다. 여기서 절연막(110)은 층간절연막일 수 있고, 또는 금속간절연막일 수도 있다.
다음에 도 2에 도시된 바와 같이, 소정의 제1 식각마스크막 패턴(미도시)을 사용한 식각공정으로 상부 금속 전극막(140) 및 유전체막(130)의 일부를 순차적으로 제거한다. 그러면 하부 금속 전극막(120)의 일부 표면 위에 배치되는 유전체막패턴(131) 및 상부 금속 전극막 패턴(141)이 만들어진다.
다음에 도 3에 도시된 바와 같이, 소정의 제2 식각마스크막 패턴(미도시)을 사용한 식각공정으로 하부 금속 전극막(120)의 일부를 제거한다. 그러면 절연막(110)의 일부 표면 위에 배치되는 하부 금속 전극막 패턴(121)이 만들어진다. 절연막(110) 위에서 순차적으로 배치되는 하부 금속 전극막 패턴(121), 유전체막 패턴(131) 및 상부 금속 전극막 패턴(141)은 MIM 커패시터를 구성한다.
다음에 도 4에 도시된 바와 같이, 절연막(110) 위에서 MIM 커패시터를 덮는 금속간절연막(150)을 형성한다. 그리고 이 금속간절연막(150)을 관통하여 상부 금속 전극막 패턴(141) 및 하부 금속 전극막 패턴(121)에 각각 전기적으로 연결되는 제1 금속 배선막(161) 및 제2 금속 배선막(162)을 형성한다.
이와 같은 종래의 MIM 커패시터의 제조 방법은 모두 5번의 마스크 공정과 12번의 공정을 진행하여 MIM 커패시터를 형성한다. 그런데 이와 같은 복잡한 공정수에도 불구하고 MIM 커패시터의 커패시턴스를 증가시키기 위해서는 MIM 커패시터의 전체 면적을 증대시켜야 한다. 그러나 이와 같은 방법은 높은 집적도를 요구하는 응용분야에서는 적합하지 않다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 공정 단계수를 감소하면서도 전체 면적의 증대 없이 커패시턴스를 증가시킬 수 있도록 하는 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,
금속-절연체-금속 커패시터 형성 영역을 갖는 반도체 기판 위에 희생절연막을 형성하는 단계;
상기 희생절연막 위에 상기 금속-절연체-금속 커패시터 형성 영역 내의 희생절연막 표면을 노출시키는 복수개의 개구부들을 갖는 마스크막 패턴을 형성하는 단 계;
상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속-절연체-금속 커패시터 형성 영역 내에 절연막 표면을 노출시키는 복수개의 희생절연막 패턴들을 형성하는 단계;
상기 희생절연막 패턴들 사이를 금속막으로 채워 하부 금속 전극막 패턴을 형성하는 단계;
상기 희생절연막 패턴들을 제거하여 상기 하부 금속 전극막 패턴들 사이의 절연막 표면을 노출시키는 단계; 및
상기 하부 금속 전극막 패턴들 및 절연막 표면 위에 유전체막 및 상부 금속 전극막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 희생절연막은 산화막으로 형성할 수 있다.
상기 희생절연막 패턴들을 형성하기 위한 식각공정은 반응성이온식각법을 사용하여 수행할 수 있다.
상기 희생절연막을 제거하는 단계는, 상기 금속-절연체-금속 커패시터 형성 영역만을 노출시키는 식각마스크막 패턴을 사용한 식각공정으로 수행할 수 있다.
상기 하부 금속 전극막 패턴을 형성하는 단계는, 상기 희생절연막 패턴들이 형성된 결과물 전면에 금속막을 형성하는 단계와, 그리고 상기 희생절연막 패턴들의 상부면이 노출될 때까지 상기 금속막에 대한 평탄화공정을 수행하는 단계를 포함할 수 있다.
본 발명에 있어서, 상기 하부 금속 전극막 패턴들, 유전체막 및 상부 금속 전극막이 순차적으로 적층되어 형성되는 금속-절연체-금속 커패시터를 덮는 금속간절연막을 형성하는 단계와, 그리고 상기 금속간절연막을 관통하여 상기 하부 금속 전극막 패턴에 전기적으로 연결되는 제1 금속 배선막과, 상기 금속간절연막을 관통하여 상기 상부 금속 전극막에 전기적으로 연결되는 제2 금속 배선막을 형성하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 8은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 반도체 기판(200) 위의 절연막(210) 위에 희생절연막(220)을 형성한다. 반도체 기판(200)은 실리콘 기판이지만, 경우에 따라서 다른 기판이 사용될 수도 있다. 절연막(210)은 층간절연막일 수 있고, 또는 금속간절연막일 수도 있다. 금속간절연막인 경우, 그 하부에는 하위 레벨의 금속 배선막들이 배치될 수 있다. 상기 희생절연막(220)은 MIM 커패시터 형성 영역 이외에서는 층간절연막 또는 금속간절연막으로 작용할 수 있으며, 산화막으로 형성한다. 희생절연막(220)을 형성한 후에는, 희생절연막(220) 위에 마스크막 패턴으로서 포토레지스트막 패턴(230)을 형성한다. 이 포토레지스트막 패턴(230)은 MIM 커패시터 형성 영역의 희생절연막(220)을 노출시키는 복수개의 개구부(231)들을 갖는다.
다음에 도 6을 참조하면, 상기 포토레지스트막 패턴(230)을 식각마스크로 한 식각공정으로 희생절연막(220)의 노출부분을 제거한다. 그러면 MIM 커패시터 형성영역에서 절연막(210)의 표면들을 노출시키는 복수개의 희생절연막 패턴(221)들이 만들어진다. 상기 희생절연막 패턴(221)들을 형성하기 위한 식각공정은 반응성이온식각(RIE; Reactive Ion Etching)방법과 같은 건식 식각 방법을 사용하여 수행할 수 있다. 다음에 하부 금속 전극막 패턴들을 형성하기 위하여 전면에 금속막(미도시)을 형성한다. 그리고 희생절연막 패턴(221) 표면이 노출되도록 평탄화공정을 수행하여 희생절연막 패턴(221)들 사이에 배치되는 하부 금속 전극막 패턴(240)들을 형성한다. 평탄화공정은 화학적기계적 평탄화(CMP) 방법을 사용하여 수행한다. 지금까지 설명한 바와 같이, 상기 하부 금속 전극막 패턴(240)을 형성하는 방법은 통상의 다마신공정을 이용하여 수행할 수 있다.
다음에 도 7을 참조하면, 희생절연막 패턴(221)들을 제거하여 하부 금속 전극막 패턴(240)들 사이의 절연막(210) 표면들을 노출시킨다. 희생절연막(220)이 MIM 커패시터 형성 영역 이외에서는 층간절연막 또는 금속간절연막으로 사용되는 경우, 상기 희생절연막 패턴(221)의 제거는 MIM 커패시터 형성 영역만을 노출시키는 마스크막 패턴(미도시)을 미리 형성한 후에 수행한다. 다음에 하부 금속 전극막 패턴(240)들 및 절연막(210)의 노출 표면들 위에 유전체막(250) 및 상부 금속 전극막(260)을 순차적으로 적층하여, 하부 금속 전극막 패턴(240)들, 유전체막(250) 및 상부 금속 전극막(260)이 순차적으로 적층되는 요철 형태의 MIM 커패시터를 형성한다.
다음에 도 8을 참조하면, 도 7의 결과물 전면에 금속간절연막(270)을 형성한다. 그리고 통상의 비아 형성 공정을 수행하여, 금속간절연막(270)을 관통하여 하부 금속 전극막 패턴(240)에 전기적으로 연결되는 제1 금속 배선막(281)과, 금속간절연막(270)을 관통하여 상부 금속 전극막(260)에 전기적으로 연결되는 제2 금속 배선막(282)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조 방법에 의하면, 통상의 다마신 공정을 사용하여 하부 금속 전극막 패턴을 형성함으로써 기존의 방법에 비하여 마스크 공정의 1단계와 다른 공정의 3단계를 감소시킬 수 있으며, 소자의 면적 증대 없이도 높은 커패시턴스를 갖는 MIM 커패시터를 제조할 수 있는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (6)
- 금속-절연체-금속 커패시터 형성 영역을 갖는 반도체 기판 위에 절연막 및 희생절연막을 형성하는 단계;상기 희생절연막 위에 상기 금속-절연체-금속 커패시터 형성영역 내의 희생절연막 표면을 노출시키는 복수개의 개구부들을 갖는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속-절연체-금속 커패시터 형성 영역 내에 절연막 표면을 노출시키는 복수개의 희생절연막 패턴들을 형성하는 단계;상기 희생절연막 패턴들 사이를 금속막으로 채워 하부 금속 전극막 패턴을 형성하는 단계;상기 희생절연막 패턴들을 제거하는 단계;상기 하부 금속 전극막 패턴들 사이의 절연막 표면을 노출시키는 단계; 및상기 하부 금속 전극막 패턴들 및 절연막 표면 위에 유전체막 및 상부 금속 전극막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 1항에 있어서,상기 희생절연막은 산화막으로 형성하는 것을 특징으로 하는 금속-절연체-금 속 커패시터의 제조 방법.
- 제 1항에 있어서,상기 희생절연막 패턴들을 형성하기 위한 식각공정은 반응성이온식각법을 사용하여 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 1항에 있어서,상기 희생절연막을 제거하는 단계는, 상기 금속-절연체-금속 커패시터 형성영역만을 노출시키는 식각마스크막 패턴을 사용한 식각공정으로 수행하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 1항에 있어서, 상기 하부 금속 전극막 패턴을 형성하는 단계는,상기 희생절연막 패턴들이 형성된 결과물 전면에 금속막을 형성하는 단계; 및상기 희생절연막 패턴들의 상부면이 노출될 때까지 상기 금속막에 대한 평탄화공정을 수행하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
- 제 1항에 있어서,상기 하부 금속 전극막 패턴들, 유전체막 및 상부 금속 전극막이 순차적으로 적층되어 형성되는 금속-절연체-금속 커패시터를 덮는 금속간절연막을 형성하는 단계; 및상기 금속간절연막을 관통하여 상기 하부 금속 전극막 패턴에 전기적으로 연결되는 제1 금속 배선막과, 상기 금속간절연막을 관통하여 상기 상부 금속 전극막에 전기적으로 연결되는 제2 금속 배선막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20110920 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |