KR100438781B1 - 금속-절연체-금속 캐패시터 및 그 제조방법 - Google Patents

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KR100438781B1 KR10-2001-0076560A KR20010076560A KR100438781B1 KR 100438781 B1 KR100438781 B1 KR 100438781B1 KR 20010076560 A KR20010076560 A KR 20010076560A KR 100438781 B1 KR100438781 B1 KR 100438781B1
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Abstract

본 발명은 하부 전극 및 상부 전극 내부의 씨임을 제거할 수 있는 금속-절연체- 금속 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 도전층 및 상기 도전층을 산화시킨 도전층 산화막으로 구성된 하부 전극을 형성한다. 다음으로, 상기 하부 전극 표면에 유전막을 형성하고, 상기 유전막 상부에 상부 전극을 형성한다. 이때, 상기 하부 전극의 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물임이 바람직하다. 또한, 상부 전극 역시 하부 전극과 동일한 방법으로 상부 전극의 씨임을 제거할 수 있도록 도전층과, 도전층을 산화시킨 도전층 산화막으로 형성될 수 있다.

Description

금속-절연체-금속 캐패시터 및 그 제조방법{Metal - Insulator - Metal capacitor and Method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 전극 내부에 씨임(seam)을 제거할 수 있는 금속-절연체-금속(Metal-Insulator-Metal: 이하 MIM) 캐패시터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다. 이에따라, 캐패시터의 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 3차원 형태로 형성하거나, 하부 전극의 표면에 반구형 그레인을 피복시켜 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 또는 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방안이 제안되었다.
여기서, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5나 BST((Ba,Sr)TiO3)와 같은 물질을 유전막으로 사용하는 경우, 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기 어렵다. 이는 고유전막과 하부 폴리실리콘막 사이에 저 유전층이 발생되어, 고유전막을 사용하는 본연의 목적을 달성하기 어렵다. 이에따라, 고유전막 또는 강유전막을 유전막으로 사용하는 경우, 고유전막과 반응하지 않고 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다. 특히, 루테늄은 산소를 포함한 플라즈마에 의하여 쉽게 식각되는 특징을 지니므로, MIM 캐패시터의 전극으로 주로 이용되고 있다.
여기서, 도 1a 및 도 1b를 참조하여, 루테늄을 전극으로 이용한 종래의 MIM 캐패시터 제조방법을 설명하도록 한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 도전 플러그(14)를 포함하는 층간 절연막(12)을 형성한다. 층간 절연막(12) 상부에 몰드 산화막(16)을 증착한다. 다음, 도전 플러그(14)의 소정 부분이 노출되도록 몰드 산화막(16)을 식각하여, 하부 전극 영역(17)을 한정한다. 그후, 몰드 산화막(16) 상부에 하부 전극 영역(17)이 충분히 매립되도록, 루테늄층(18)을 증착한다.
다음, 도 1b에서와 같이, 루테늄층(18)을 몰드 산화막(16) 표면이 노출되도록 연마하여, 몰드 산화막(16) 내부에 매립시킨다. 이에따라, 스택 형태의 하부 전극(18a)이 형성된다. 잔류하는 몰드 산화막(16)을 제거한다.이때, 스택 형태의 하부 전극(18a)을 몰드 산화막내에 매립 방식을 사용하는 것은 대한민국 공개특허 2000-44893과 같이, 큰 두께를 갖는 금속막은 그것의 비등방성 식각이 사실상 어렵다. 특히, 현재 기가비트급의 메모리 소자에 있어서, 캐패시터는 25PF 이상의 용량을 요구하고 있으며, 이러한 용량을 확보하기 위하여는 하부 전극의 높이를 약 1.0㎛ 이상의 높이로 설정하여야 한다. 그러나, 상기 공개 특허에 제안된 바와 같이, 두꺼운 두께, 예컨대 1㎛ 이상의 두께의 금속막을 일반적인 비등방성 식각 방식으로 식각하는것은 사실상 어렵기 때문에, 상기와 같이 CMP 방식으로 스택 형태의 하부 전극(18a)을 형성하는 것이다.그후, 하부 전극(18a) 상부에 유전막(22)을 형성하고, 이웃하는 하부 전극들(도시되지 않음) 사이의 공간이 충분히 매립되도록 상부 전극(25)을 형성한다.
그러나, 종래의 MIM 캐패시터는 다음과 같은 문제점이 있다.
먼저, 반도체 소자의 집적 밀도가 증가함에 따라, 하부 전극 영역(17)으로 한정된 공간 역시 미세해진다. 이로 인하여, 루테늄층(18) 증착시, 반도체 기판 구조물의 어스펙트비(aspect ratio)가 증대되어, 하부 전극 영역(17) 내부에 루테늄층이 완전히 매립되지 않고, 하부 전극(18a) 내부에 비교적 큰 씨임(seam:20, 도 1a 및 도 1b)이 발생된다. 이와같이, 하부 전극(18a) 내부에 씨임(20)이 발생되면, 후속 공정시 전극의 형상 변형이 유발되어, 캐패시터의 전기적 특성이 불안정해진다. 더욱이, 이러한 문제점은 하부 전극 뿐만 아니라, 상부 전극 형성시에도 동일하게 발생된다. 특히 상부 전극은 하부 전극 표면에 유전막을 형성한 다음 형성되므로, 어스펙트비가 더욱 상승되어, 씨임 현상이 더욱 심하게 발생된다.
이와같은 하부 전극(18a) 내부의 씨임을 제거하기 위하여, 종래의 다른 방법으로는 도 2에 도시된 바와 같이, 루테늄층(18) 증착 후, 고온 열처리를 진행하는 방법이 제안되었다. 이와같이, 루테늄층(18)을 증착한 후, 고온 열처리를 수행하면, 루테늄층(18)이 리플로우(reflow)되어, 씨임 부분이 채워진다.
그러나, 상기한 씨임을 제거하기 위한 리플로우 방법은, 고온의 열처리시, 도전 플러그(14)와 접하고 있는 하부 루테늄층(18)이 씨임(20)부분으로 흘러 들어가게 된다. 그러므로, 도 2에 도시된 바와 같이, 루테늄층(18)과 도전성 플러그(14)간의 접촉 특성이 열악해지는 문제점이 있다. 도 2에서 "A"부분은 루테늄층(18)이 들떠있는 부분을 도시하고 있다.
따라서, 본 발명이 이루고자 하는 제 1 기술적 과제를 달성하기 위하여, 본 발명은, 하부 전극 내부의 씨임을 제거함과 동시에, 도전성 플러그와 하부 전극 사이의 접촉 특성을 개선할 수 있는 MIM 캐패시터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 제 2 기술적 과제는 상부 전극내에 발생되는 씨임을 제거할 수 있는 MIM 캐패시터를 제공하는 것이다.
본 발명이 이루고자 하는 제 3 기술적 과제는 상부 전극 및 하부 전극내에 발생되는 씨임을 제거할 수 있는 MIM 캐패시터를 제공하는 것이다.
본 발명이 이루고자 하는 제 4 기술적 과제는 상기한 MIM 캐패시터의 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 루테늄을 전극으로 이용한 종래의 MIM 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2는 종래의 다른 방법에 따른 MIM 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예 1에 따른 MIM 캐패시터 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4a는 일반 산화 방식으로 루테늄 산화막을 형성하였을 때의 단면도이다.
도 4b는 일반 산화 방식으로 루테늄 산화막을 형성하였을 때, SEM 사진의 사본이다.
도 5a는 본 발명의 산화 방식으로 루테늄 산화막을 형성하였을 때의 단면도이다.
도 5b는 본 발명의 산화 방식으로 루테늄 산화막을 형성하였을 때, SEM 사진의 사본이다.
도 6은 본 발명의 실시예 1과 같이 하부 전극을 제조하였을 때의 SEM 사진의 사본이다.
도 7a 및 도 7b는 본 발명의 실시예 2에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8a 내지 도 8c는 본 발명의 실시예 3에 따른 MIM 캐패시터 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 9는 본 발명의 실시예 4에 따른 MIM 캐패시터의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
135, 235, 370 : 루테늄층 135a, 235a : 잔류하는 루테늄층
140, 240, 375 : 루테늄 산화막 145, 245 : 하부 전극
380 : 상부 전극
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 견지의 일 실시예에 따른 MIM 캐패시터는, 반도체 기판상에 형성되고 도전층 및 상기 도전층 산화막으로 구성된 하부 전극과, 상기 하부전극 상부에 피복되는 유전막, 및 상기 유전막 상부에 형성되는 상부 전극을 포함하며, 상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물인 것을 특징으로 한다. 여기서, 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나일 수 있다. 상기 도전층은 컵 형태로 형성되고, 상기 도전층 산화막은 상기 컵 형태로 된 도전층 내부 공간에 매립되어 있을 수 있다. 혹은, 상기 도전층과 상기 도전층 산화막은 적층되어 있을 수 있다.
상기 유전막으로는 Ta2O5막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막 중 선택되는 하나가 이용될 수 있다.
상기 상부 전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh) 또는 오스뮴(Os)과 같은 귀금속 계통의 물질 혹은 티타늄 질화막(TiNx) 혹은 탄탈륨 질화막(TaNx)과 같은 전도성 화합물로 형성될 수 있다. 한편, 상부 전극은 도전층과, 상기 도전층 산화막이 적층되어 구성될 수 있다. 이러한 경우, 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이며, 도전층으로는, 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나가 이용될 수 있다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터는 반도체 기판과, 상기 반도체 기판상에 스택 형태로 형성되는 도전층 및 스택 형태의 도전층 상부에 일정 두께를 가지고 형성되는 도전층 산화막으로 구성되는 하부 전극과, 상기 하부 전극 상부에 피복되는 유전막, 및 상기 유전막 상부에 형성되는 상부 전극을 포함한다.이때, 상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이고, 상기 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나임이 바람직하다.
또한, 본 발명의 또 다른 실시예에 따른 MIM 캐패시터는 반도체 기판 상에 형성되는 하부 전극과, 상기 하부 전극 상부에 피복되는 유전막, 및 상기 유전막 상부에 형성되는 도전층과, 상기 도전층 산화막으로 구성되는 상부 전극을 포함하며, 상기 상부 전극의 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이다. 여기서, 상부 전극의 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나일 수 있다.
또한, 본 발명의 다른 견지에 따른 MIM 캐패시터의 제조방법은, 도전 플러그를 포함하는 반도체 기판상에 몰드 산화막을 형성한다음, 상기 몰드 산화막을 상기 도전 플러그가 노출되도록 소정 부분 식각하여, 하부 전극 영역을 한정한다. 그 이후, 상기 몰드 산화막의 하부 전극 영역에 도전층을 매립시킨 다음, 상기 도전층을 상기 몰드 산화막의 높이 이상이 되도록 산화하여, 도전층 산화막을 형성한다. 다음, 상기 몰드 산화막을 제거한다. 이때, 상기 몰드 산화막은 상기 도전층이 씨임 없이 충분히 매립될 수 있을 정도의 두께를 갖고, 상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이며, 상기 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나임이 바람직하다.
또한, 상기 도전층 산화막은 상기 도전층을 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화하여 형성할 수 있다. 또한, 상기 플라즈마 처리 후, 약 350 내지 450℃의 온도 범위 및 산소 분위기에서 열처리를 추가로 진행할 수 있다.
상기 도전층 산화막을 형성하는 단계 이후에, 도전층 및 도전층 산화막을 고온의 리플로우하는 공정을 추가로 실시할 수 있다.
또한, 본 발명의 다른 실시예에 따른 MIM 캐패시터의 제조방법은, 반도체 기판상에 일정 높이를 갖는 다수개의 하부 전극을 형성하고, 상기 하부 전극 표면에 유전막을 형성한다. 다음, 상기 유전막 상부에 상부 전극용 도전층을 형성한 후, 상기 도전층을 상기 하부 전극 사이의 공간이 충분히 매립되도록 산화시켜, 도전층 산화막을 형성하여 상부 전극을 형성한다. 이때, 상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖고, 상기 상부 전극의 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나가 이용된다.
본 발명에 의하면, MIM 캐패시터의 하부 전극 및/또는 상부 전극을 루테늄층을 형성하고, 루테늄층으로 둘러싸인 공간을 매립되도록 루테늄층을 산화시켜, 루테늄 산화막을 형성한다. 이때, 루테늄 산화막은 루테늄층의 부피 팽창으로 형성되고, 루테늄층에 근접하는 일함수를 갖는 도전물이므로, 층간 매립이 용이하다. 그러므로, 어스펙트비가 높은 반도체 기판 결과물 상에, 씨임 등이 없는 하부 전극 또는 상부 전극을 형성할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)첨부한 도면 도 3a 내지 도 3d는 본 발명의 실시예 1에 따른 MIM 캐패시터를 설명하기 위한 각 공정별 단면도이고, 도 4a는 일반 산화 방식으로 루테늄 산화막을 형성하였을 때의 단면도이다. 또한, 도 4b는 일반 산화 방식으로 루테늄 산화막을 형성하였을 때, SEM 사진의 사본이다. 또한, 도 5a는 본 발명의 산화 방식으로 루테늄 산화막을 형성하였을 때의 단면도이고, 도 5b는 본 발명의 산화 방식으로 루테늄 산화막을 형성하였을 때, SEM 사진의 사본이다. 도 6은 본 발명의 실시예 1과 같이 하부 전극을 제조하였을 때의 SEM 사진의 사본이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100), 바람직하게는 모스 트랜지스터가 구비되어 있는 반도체 기판 상부에 도전 플러그(105)를 포함하는 층간 절연막(110)을 형성한다. 도전 플러그(105)는 모스 트랜지스터의 접합 영역중 어느 하나와 콘택되거나, 또는 접합 영역과 연결된 도전층과 콘택될 수 있다. 층간 절연막(115) 상부에 제 1 에치 스톱퍼(115), 몰드 산화막(120) 및 제 2 에치스톱퍼(125)를 순차적으로 증착한다. 이때, 제 1 및 제 2 에치 스톱퍼(115,125)는 실리콘 질화막이 이용될 수 있고, 몰드 산화막(120)은 실리콘 산화막이 이용될 수 있다. 다음, 도전 플러그(105)가 노출되도록, 제 2 에치 스톱퍼(125), 몰드 산화막(120) 및 제 1 에치 스톱퍼(115)를 식각하여, 개구부 즉, 하부 전극 영역(130)을 한정한다. 여기서, 몰드 산화막(120)의 두께(d1) 및 하부 전극 영역(130)의 직경은 이후 형성될 하부 전극의 캐패시턴스를 고려하여 결정된다.
도 3b에 도시된 바와 같이, 제 2 에치 스톱퍼(125) 및 하부 전극 영역(130) 표면에 하부 전극용 도전층으로 루테늄층(135)을 증착한다. 이때, 루테늄층(135)은 결과물 상부에 균일한 두께로 증착됨이 바람직하고, 예를들어, 화학 기상 증착 방식, 물리적 증착 방식, 또는 원자층 증착 방식으로 증착할 수 있다. 여기서, 본 실시예에서는 하부 전극용 도전층으로 루테늄층을 사용하였지만, 이외에도 도전층을 산화시킨 도전층 산화막이 해당 도전층과 근접한 일함수를 가질 수 있다면, 이러한 도전층은 본 발명의 하부 전극용 도전층으로 모두 사용할 수 있다. 이러한 도전층으로는 예를들어, 텅스텐(W) 또는 이리듐(Ir)이 있다.
그리고 나서, 도 3c에서와 같이, 루테늄층(135)을 몰드 산화막(120)이 제 2 에치 스톱퍼(125)가 노출될 때까지, 화학적 기계적 연마(chemical mechanical polishing) 방법을 이용하여 제거한다. 그러면, 루테늄층(135)은 하부 전극 영역(130) 내부에만 존재하고, 인접하는 다른 루테늄층(도시되지 않음)과 노드 분리된다. 그후, 공지의 습식 식각 방식으로 제 2 에치 스톱퍼(125)를 제거한다.
계속해서 동 도면을 참조하여, 루테늄층(135)을, 루테늄층(135)으로 둘러싸여진 하부 전극 영역(130)이 충전되도록 산화 공정을 실시하여, 루테늄 산화막(140)을 형성한다. 이에따라, 잔류하는 루테늄층(135a) 및 루테늄 산화막(140)으로 구성되는 하부 전극(145)이 형성된다. 루테늄층(135a)은 하부 전극 영역(130)의 양 측벽 및 저면에, 즉 컵 형태로 형성되고, 루테늄 산화막(140)은 루테늄층(135a)으로 둘러싸여진 공간에 매립된다. 이때, 루테늄층(135)이 산화되면서 루테늄 산화막(140)으로 변환될 때, 약 1.8 배정도로 부피 팽창된다. 그러므로, 루테늄 산화막(140)의 성장에 의하여 공간 매립이 매우 용이해지므로, 하부 전극 영역(130)내에 씨임이 발생되지 않는다. 이때, 루테늄층(135)의 증착시, 하부 전극 영역(130)의 직경 및 상기 루테늄 산화막의 부피 팽창 정도를 고려하여, 두께를 결정함이 바람직하다. 아울러, 알려진 바와 같이, 루테늄 산화막(140)은 루테늄층에 근접하는 일함수를 갖는 도전물이므로, 루테늄 산화막(140)이 하부 전극의 재료가 되더라도 전기적으로 문제가 되지 않는다.
또한, 루테늄층(135a)의 산화는 일반적인 산화 공정인 약 500℃ 이상의 온도에서 산소 분위기로 열처리 방식과 달리, 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화를 진행할 수 있다. 또한, 상기 루테늄층(135a)은 상기와 같은 플라즈마 처리를 실시한 후, 추가로 350 내지 450℃의 온도 범위 및 산소 분위기 하에서 열처리를 실시할 수 있다.
이와같이 루테늄층을 산화시키는 이유는 루테늄 산화막(140)이 매끄러운 표면을 갖도록 하기 위함으로써, 이에 대하여 보다 자세히 설명하도록 한다. 일반적으로, 루테늄층(135)은 일반 산화시 도 4a 및 도 4b에 도시된 바와 같이, 알갱이 형태로 루테늄 산화막(141)이 발생된다. 이렇게 단순 산화 방식으로 형성된 발생된 루테늄 산화막(141)은 도 4b에 보여지는 사진처럼 표면에 요철이 발생된다. 그러나, 루테늄(135)을 본 발명의 실시예와 같이, 산소가 포함된 플라즈마 분위기에 노출시켜 산화 공정을 진행하거나, 또는 산소 플라즈마 처리후, 산소 분위기에서 열처리하면, 도 5a 및 도 5b에 도시된 바와 같이, 표면이 균일한 루테늄 산화막(141a)을 형성할 수 있다.
이와같이, 루테늄 산화막(140)을 형성한다음, 혹시라도 발생될 수 있는 미세한 공공들의 발생을 미연에 방지하기 위하여, 고온의 리플로우 공정을 추가로 실시할 수 있다. 이때, 본 실시예에서는 씨임의 크기가 종래에 비하여 아주 미세하므로, 하부의 루테늄층이 다량으로 이동되지 않는다. 그러므로, 콘택 불량 등의 문제점이 발생되지 않는다. 도 6은 본 실시예와 같이 하부 전극을 제조하였을 때의 사진으로, 도 6에 의하면, 하부 전극 내부에 씨임 없이 하부 전극이 제조되었음을 알 수 있다.
그후, 도 3d에 도시된 바와 같이, 잔류하는 몰드 산화막(120)과 제 1 에치 스톱퍼(115)를 공지의 제거 방식으로 제거한다. 그리고 나서, 층간 절연막(110) 및 하부 전극(145) 표면에 유전막(150)을 형성한다. 유전막으로는 Ta2O5막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 구성된 군에서 선택된 어느하나가 사용될 수 있다. 유전막(150) 상부에 상부 전극(155)을 형성하여, 캐패시터(160)가 형성된다. 여기서, 상부 전극(155)은 상기와 같은 고유전막을 사용하였을 때, 누설 전류가 발생되지 않는 도전층, 예를들어, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)과 같은 귀금속 계통의 물질이나 티타늄 질화막(TiNx) 혹은 탄탈륨 질화막(TaNx)과 같은 전도성 화합물이 이용될 수 있다.
본 실시예에 의하면, 하부 전극 영역(130)에 루테늄층(135)을 피복한다음, 루테늄층을 산화시켜, 이에 의해 발생되는 루테늄 산화막으로 하부 전극 영역의 공간을 충전시킨다. 이때, 루테늄 산화막 역시 도전성을 띠므로, 전극으로 사용할 수 있고, 충전이 용이하여 하부 전극내에 씨임과 같은 문제점이 발생되지 않는다.
(실시예 2)
첨부한 도면 도 7a 및 도 7b는 본 발명의 실시예 2에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다. 본 실시예는 실시예 1의 도 3b까지의 공정은 동일하며, 실시예 1과 동일한 부분에 대하여는 동일한 부호를 부여하고, 중복 설명은 배제하도록 한다.
도 7a에 도시된 바와 같이, 하부 전극 영역(130) 및 제 2 에치 스톱퍼(125) 상부에 형성된 루테늄층(135)을 전면적으로 산화시킨다. 여기서, 루테늄층(135)은 발생되는 산화막(142)이 하부 전극 영역(130)이 충분히 충전될 때까지 산화를 진행함이 바람직하다. 아울러, 이러한 산화 공정은 상술한 실시예 1과 같이, 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화를 진행하거나, 상기 루테늄층(135a)을 플라즈마 처리한다음, 약 350 내지 450℃의 온도 및 산소 분위기에서 추가로 열처리하여, 진행할 수 있다. 이때, 산소 플라즈마 분위기 역시 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함할 수 있다.
미설명 도면 부호 136은 산화 공정후 잔류하는 루테늄층이다. 이때도 역시, 루테늄 산화막(142)내에 발생될 수 있는 미세한 씨임을 제거하기 위하여 고온의 추가적인 리플로우 공정을 실시할 수 있다.
다음, 도 7b에 도시된 바와 같이, 루테늄 산화막(142), 루테늄층(136)을 제 2 에치 스톱퍼(125)가 노출되도록 화학적 기계적 연마한다. 이에따라, 이웃하는 다른 루테늄 산화막(142)과 루테늄층(136)과 노드 분리되며, 도면 부호 136a는 노드 분리된 루테늄층을 나타내고, 142a는 노드 분리된 루테늄 산화막을 나타낸다. 이어서, 잔류하는 제 2 에치 스톱퍼(125)를 습식 식각에 의하여 제거한다음, 몰드 산화막(120) 및 제 1 에치 스톱퍼(115)를 공지의 방법으로 제거하여, 하부 전극(146)을 형성한다. 그후, 도면에는 도시되지 않았지만, 실시예 1과 동일한 후속 공정을 진행하여 MIM 캐패시터를 완성한다.
본 실시예와 같이, 루테늄 산화막을 먼저 형성한다음, 노드 분리 공정을 실시하여도 동일한 효과를 얻을 수 있다.
(실시예 3)
첨부한 도면 도 8a 내지 도 8c는 본 발명의 실시예 3에 따른 MIM 캐패시터 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8a를 참조하여, 트랜지스터(도시되지 않음)가 형성된 반도체 기판(200) 상부에 도전 플러그(205)를 포함하는 층간 절연막(210)을 증착한다. 층간 절연막(210) 상부에 제 1 에치 스톱퍼(215), 몰드 산화막(220) 및 제 2 에치 스톱퍼(도시되지 않음)를 순차적으로 적층한다. 여기서, 제 1 및 제 2 에치 스톱퍼는 상술한 실시예 1 및 2의 물질과 동일할 수 있다. 아울러, 본 실시예에서는 몰드 산화막(220)의 두께(d2)를 상술한 실시예 1 및 2의 몰드 산화막 두께(d1)보다 얇게 형성한다. 바람직하게는, 하부 전극 영역(130)의 직경이 상기 실시예들의 하부 전극 영역의 직경과 동일할 경우, 이후 루테늄층 증착시, 루테늄층이 하부 전극 영역에 씨임 없이 충분히 매립될 수 있을 정도의 두께임이 바람직하다. 그후, 도전 플러그(205)가 노출되도록 몰드 산화막(220) 및 제 1 에치 스톱퍼(215)를 식각하여, 개구부 즉, 하부 전극 영역(230)을 한정한다. 다음, 반도체 기판(200) 결과물 상부에 하부 전극 영역(230)이 충분히 매립될 정도로, 하부 전극용 도전층, 예를들어, 루테늄층(235)을 증착한다. 그리고 나서, 루테늄층(235)을 제 2 에치 스톱퍼가 노출될 때까지 화학적 기계적 연마하여 하부 전극 영역(230)에 매립시킨다음, 제 2 에치 스톱퍼를 제거한다.
다음으로, 도 8b에 도시된 바와 같이, 하부 전극 영역(230)에 매립된 루테늄층(235)을 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화를 진행할 수 있다. 또한, 상기 루테늄층(135a)을 상기와 같이 플라즈마 처리한 후, 약 350 내지 450℃의 온도 및 산소 분위기에서 추가로 열처리하여, 루테늄층(235) 상부에 표면이 균일한 루테늄 산화막(240)을 형성한다. 이에따라, 루테늄층(235)과 루테늄 산화막(245)으로 구성된 하부 전극(245)을 형성한다. 여기서, 루테늄 산화막(240)은 루테늄층(235)이 부피 팽창되어 형성되므로, 몰드 산화막(220)의 높이보다 더 높게 성장된다. 바람직하게는 캐패시턴스를 고려하여, 하부 전극이 원하는 높이가 되도록 루테늄 산화막(240)을 성장시킨다.
도 8c에 도시된 바와 같이, 몰드 산화막(220) 및 제 1 에치 스톱퍼(215)를 공지의 방식으로 제거한다. 그후, 상술한 실시예 1과 동일하게 후속 공정을 진행하여 캐패시터를 완성한다.
본 실시예에 의하면, 몰드 산화막의 두께를 비교적 얇게 형성하여, 하부 전극 영역의 어스펙트비를 낮춘 다음, 하부 전극 영역에 루테늄층을 충전시킨다. 그후, 원하는 높이만큼 루테늄층을 산화시켜서, 캐패시턴스를 증대시킬 수 있다.
(실시예 4)
첨부한 도면 도 9는 본 발명의 실시예 4에 따른 MIM 캐패시터의 단면도이다.
도 9를 참조하여, 반도체 기판(300) 상부에 도전 플러그(305)를 포함하는 층간 절연막(310)을 형성한다. 다음, 도전 플러그(305)와 콘택되도록 하부 전극(350)을 형성한다. 본 실시예에서의 하부 전극(350)은 상술한 실시예들에서 설명된 바와 같이 루테늄층(340)과 루테늄 산화막(345)으로 구성된다. 상기 도면에서는 실시예1 및 2의 방식에 의한 하부 전극을 도시하였지만, 실시예 3의 방식으로도 하부 전극을 형성할 수 있다. 그후, 하부 전극(350) 표면 및 층간 절연막(310) 상부에 유전막(360)을 피복한다. 여기서, 유전막(360) 역시 상술한 실시예들의 유전막과 동일하다.
그 다음, 유전막(360) 상부에 상부 전극용 도전층으로 루테늄층(370)을 증착한다. 그리고 나서, 루테늄층(370)을 하부 전극(350) 사이의 공간이 충분히 매립될 수 있도록 산화시켜서 루테늄 산화막(375)을 형성한다. 이에따라, 루테늄층(370)과 루테늄 산화막(375)으로 구성된 상부 전극을 형성한다. 이때, 본 실시예에서의 루테늄 산화막(375) 역시 상술한 실시예 1 내지 3과 마찬가지로 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화를 진행할 수 있다. 또한, 상기 루테늄층(135a)을 140 내지 160℃ 정도에서 산소 플라즈마 처리를 실시한 후, 산소 분위기에서 열처리를 진행하여 얻어진다. 여기서, 본 실시예에서는 상부 전극용 도전층으로 루테늄층을 사용하였지만, 이외에도 도전층의 산화막이 해당 도전층과 근접한 일함수를 갖는 도전층이면 모두 사용할 수 있다. 이러한 도전층으로는 예를들어, 텅스텐(W) 또는 이리듐(Ir)이 있다. 또한, 루테늄 산화막(375)을 형성한 후에, 경우에 따라, 추가적인 고온의 리플로우 공정을 실시할 수 있다.
이와같이, 루테늄층과, 루테늄 산화막에 의하여, 하부 전극 사이에 씨임이 없는 상부 전극을 형성할 수 있다.
이상에서 자세하게 설명한 바와 같이, 본 발명에 의하면, MIM 캐패시터의 하부 전극 및/또는 상부 전극을 루테늄층을 형성하고, 루테늄층으로 둘러싸인 공간을 매립되도록 루테늄층을 산화시켜, 루테늄 산화막을 형성한다. 이때, 루테늄 산화막은 루테늄층의 부피 팽창으로 형성되고, 루테늄층에 근접하는 일함수를 갖는 도전물이므로, 층간 매립이 용이하다. 그러므로, 어스펙트비가 높은 반도체 기판 결과물 상에, 씨임 등이 없는 하부 전극 또는 상부 전극을 형성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판상에 컵 형태로 형성되는 도전층 및 상기 컵 형태인 도전층 내부의 공간을 매립하는 상기 도전층을 산화시킨 도전층 산화막으로 구성되는 하부 전극;
    상기 하부 전극 상부에 피복되는 유전막; 및
    상기 유전막 상부에 형성되는 상부 전극을 포함하며,
    상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이고,
    상기 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  2. 제 1 항에 있어서,
    상기 유전막은 Ta2O5막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막 중 선택되는 하나 인 것을 특징으로 하는 MIM 캐패시터.
  3. 제 1 항에 있어서,
    상기 상부 전극은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os), 티타늄 질화막(TiNx) 또는 탄탈륨 질화막(TaNx)인 것을 특징으로 하는 MIM 캐패시터.
  4. 제 1 항에 있어서,
    상기 상부 전극은, 도전층과, 상기 도전층 산화막이 적층되어 구성되며, 상기 상부 전극의 도전층의 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물인 것을 특징으로 하는 MIM 캐패시터.
  5. 제 4 항에 있어서,
    상기 상부 전극의 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  6. 삭제
  7. 반도체 기판 상에 형성되는 하부 전극;
    상기 하부 전극 상부에 피복되는 유전막; 및
    상기 유전막 상부에 형성되는 도전층과, 상기 도전층 산화막으로 구성되는 상부 전극을 포함하며,
    상기 상부 전극의 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이고,
    상기 상부 전극의 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터.
  8. 도전 플러그를 포함하는 반도체 기판상에 몰드 산화막을 형성하는 단계;
    상기 몰드 산화막을 상기 도전 플러그가 노출되도록 소정 부분 식각하여, 하부 전극 영역을 한정하는 단계;
    상기 몰드 산화막의 하부 전극 영역에 도전층을 매립시키는 단계;
    상기 도전층을 상기 몰드 산화막의 높이 이상이 되도록 산화하여, 도전층 산화막을 형성하는 단계; 및
    상기 몰드 산화막을 제거하는 단계를 포함하며,
    상기 몰드 산화막은 상기 도전층이 씨임 없이 충분히 매립될 수 있을 정도의 두께를 갖고,
    상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물이고,
    상기 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나인 인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  9. 제 8 항에 있어서,
    상기 도전층 산화막은 상기 도전층을 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화하여 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  10. 제 8 항에 있어서,
    상기 도전층 산화막은 상기 도전층을 140 내지 160℃ 정도에서 약 4 내지 6%정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 상태에서 열처리를 실시한 후, 약 350 내지 450℃의 온도 및 산소 분위기에서 열처리하여 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  11. 제 8 항에 있어서,
    상기 도전층 산화막을 형성하는 단계 이후에, 도전층 및 도전층 산화막을 고온의 리플로우하는 공정을 추가로 실시하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  12. 반도체 기판상에 일정 높이를 갖는 다수개의 하부 전극을 형성하는 단계;
    상기 하부 전극 표면에 유전막을 형성하는 단계;
    상기 유전막 상부에 상부 전극용 도전층을 형성하는 단계; 및
    상기 도전층을 상기 하부 전극 사이의 공간이 충분히 매립되도록 산화시켜, 도전층 산화막을 형성하여 상부 전극을 형성하는 단계를 포함하며,
    상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖고,
    상기 상부 전극의 도전층은 루테늄(Ru), 텅스텐(W) 및 이리듐(Ir) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  13. 제 12 항에 있어서,
    상기 도전층 산화막은 상기 도전층을 약 140 내지 160℃에서 약 4 내지 6%정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화하여 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  14. 제 12 항에 있어서,
    상기 도전층 산화막은 상기 도전층을 140 내지 160℃ 정도에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 처리를 실시한 후, 약 350 내지 450℃의 온도 및 산소 분위기에서 열처리하여 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  15. 제 12 항에 있어서,
    상기 도전층 산화막을 형성하는 단계 이후에, 도전층 및 도전층 산화막을 고온의 리플로우하는 공정을 추가로 실시하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  16. 도전 플러그를 포함하는 반도체 기판상에 몰드 산화막을 형성하는 단계;
    상기 몰드 산화막을 상기 도전 플러그가 노출되도록 소정 부분 식각하여, 하부 전극 영역을 한정하는 단계;
    상기 몰드 산화막 및 하부 전극 영역 상부에 도전층을 증착하는 단계; 및
    상기 도전층으로 둘러싸인 하부 전극 영역이 매립되도록 상기 도전층을 산화시켜, 도전층 산화막을 형성하는 단계를 포함하며,
    상기 도전층 산화막은 상기 도전층에 근접하는 일함수를 갖는 도전물인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  17. 제 16 항에 있어서,
    상기 도전층 산화막은 상기 도전층을 약 140 내지 160℃에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 분위기에 노출시키면서 산화하여 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  18. 제 16 항에 있어서,
    상기 도전층 산화막은 상기 도전층을 140 내지 160℃ 정도에서 약 4 내지 6% 정도의 산소(O2)와 94 내지 96% 정도의 질소(N2)를 포함하는 플라즈마 상태에서 열처리를 실시한 후, 약 350 내지 450℃의 온도 및 산소 분위기에서 열처리하여 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  19. 제 16 항에 있어서,
    상기 도전층 산화막을 형성하는 단계 이후에, 도전층 및 도전층 산화막을 고온의 리플로우하는 공정을 추가로 실시하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
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