KR20130078965A - 다성분계 유전막 형성 방법 및 반도체장치 제조 방법 - Google Patents

다성분계 유전막 형성 방법 및 반도체장치 제조 방법 Download PDF

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Abstract

본 기술은 박막 내 조성을 용이하게 조절하고, 조성의 균일성을 향상시킬 수 있을 뿐 아니라, 각 성분간 결합을 촉진시켜 우수한 막 특성의 구현이 가능하고, 누설 전류 문제가 개선된 박막을 형성할 수 있는 다성분계 유전막 형성 방법 및 반도체장치 제조 방법을 제공하며, 본 발명에 따른 다성분계 유전막 형성 방법은 기판의 표면 상에 원자층증착법을 이용하여 다성분계 유전막을 형성하는 방법으로서, 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스와 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스를 주입하여 상기 기판 상에 흡착시키는 단계; 미흡착된 상기 복합소스를 제거하는 제1퍼지 단계; 산화제를 주입하여 상기 흡착된 복합소스와 반응시켜 지르코늄과 탄탈륨이 함유된 산화물을 형성하는 단계; 및 반응부산물 및 미반응된 상기 반응제를 제거하는 제2퍼지 단계를 포함한다.

Description

다성분계 유전막 형성 방법 및 반도체장치 제조 방법{METHOD FOR FORMING MULTI-COMPONENT DIELECTRIC AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로, 상세하게는 다성분계 유전막 형성 방법 및 반도체장치 제조 방법에 관한 것이다.
DRAM 등의 반도체 메모리 장치의 집적화가 높아짐에 따라 셀 단면적의 감소가 심화되고 있다. 이에 따라, 장치의 동작에 요구되는 캐패시터의 정전 용량을 확보하기가 매우 힘들어지고 있다. 특히, 기가급 세대의 DRAM이 동작하는데 필요한 정전 용량을 구현하는 캐패시터를 반도체 기판 상에 형성하기가 매우 어려워지고 있다. 따라서, 캐패시터의 정전 용량을 확보하는 여러 방안들이 제시되고 있다.
30nm급 이하의 초고집적 DRAM의 개발을 위해서는 Al2O3, ZrO2보다 더 큰 유전상수(High-k)를 가지는 HfO2, Ta2O5, Nb2O5 등이 혼합된 다성분계 유전막의 개발이 요구되고 있다. 그러나, 다성분계 유전막은 높은 결정화 열처리로 인한 계면 특성 열화, 국부적 조성 불균일성에 따른 유전특성 열화 및 누설 전류를 초래함에 따라 적용에 많은 어려움을 겪고 있는 실정이다.
이를 개선하기 위해 저온 결정화 촉진층을 사용하거나 이종 원소를 도핑하여 상전이를 통한 유전율 상승과 같은 유전 특성을 개선하기 위한 연구가 진행 중이나, 나노-라미네이트(nano-lamiate) 방법에 따른 다성분계 유전막 형성시 각각의 막별 공정 관리 부담의 증가 및 조성 제어의 어려움 및 공정 시간 증가에 따른 양산성 감소등의 문제점이 수반되고 있는 실정이다.
본 발명의 실시예는 박막 내 조성을 용이하게 조절하고, 조성의 균일성을 향상시킬 수 있을 뿐 아니라, 각 성분간 결합을 촉진시켜 우수한 막 특성의 구현이 가능하고, 누설 전류 문제가 개선된 박막을 형성할 수 있는 다성분계 유전막 형성 방법 및 반도체장치 제조 방법을 제공한다.
본 발명에 따른 다성분계 박막 형성 방법은, 기판의 표면 상에 다성분계 박막을 형성하는 방법으로서, 상기 기판의 표면에 흡착되도록 적어도 사이클로펜타디에닐 리간드를 갖는 복수의 소스가 혼합된 복합소스를 주입하는 단계; 미흡착된 상기 복합소스를 제거하는 제1퍼지 단계; 반응제를 주입하여 상기 흡착된 복합소스와 반응시켜 다성분계 박막을 형성하는 단계; 및 반응부산물 및 미반응된 상기 반응제를 제거하는 제2퍼지 단계를 포함한다.
본 발명에 따른 다성분계 유전막 형성 방법은 기판의 표면 상에 원자층증착법을 이용하여 다성분계 유전막을 형성하는 방법으로서, 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스와 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스를 주입하여 상기 기판 상에 흡착시키는 단계; 미흡착된 상기 복합소스를 제거하는 제1퍼지 단계; 산화제를 주입하여 상기 흡착된 복합소스와 반응시켜 지르코늄과 탄탈륨이 함유된 산화물을 형성하는 단계; 및 반응부산물 및 미반응된 상기 반응제를 제거하는 제2퍼지 단계를 포함한다. 상기 지르코늄소스는 CpZr(N(C2H5)2)3 또는 CpZr(N(CH3)2)3를 포함하고, 상기 탄탈륨소스는 CpTa(N(C2H5)2)4 또는 CpTa(N(CH3)2)4를 포함한다.
본 발명에 따른 캐패시터 제조 방법은 스토리지노드를 형성하는 단계; 상기 스토리지노드 상에 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스 및 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스와 산화제를 반응시켜 지르코늄과 탄탈륨이 함유된 산화막을 형성하는 단계; 및 상기 산화막 상에 플레이트를 형성하는 단계를 포함한다.
본 발명에 따른 캐패시터 제조 방법은 스토리지노드를 형성하는 단계; 상기 스토리지노드 상에 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스 및 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스와 산화제를 반응시켜 지르코늄과 탄탈륨이 함유된 제1산화막을 형성하는 단계; 및 상기 제1산화막 상에 제2산화막을 형성하는 단계; 및 상기 제2산화막 상에 플레이트를 형성하는 단계를 포함한다. 상기 제2산화막은 상기 제1산화막보다 높은 밴드갭에너지를 갖는 물질로 형성하거나, 상기 제1산화막과 지르코늄 및 탄탈륨의 성분비를 다르게 하여 인시튜로 형성하거나, 또는 상기 지르코늄 및 탄탈륨 중 적어도 어느 하나의 금속이 함유된 산화막을 형성한다.
본 기술은 고온에서 치밀한 유전막을 확보하기 위하여 ALD용 전구체의 열안정성 향상을 위해 적어도 하나이상의 사이클로펜타디에닐리간드(Cyclopentadienyl ligand)가 결합된 전구체의 구조 개선 및 다성분계 원소를 한번에 증착 가능한 혼합 소스(cocktail precursor)를 적용함으로써 구조에서의 도포성 개선 및 박막 치밀화 통한 유전 특성의 향상과 도핑 방법의 개선에 따른 조성 제어의 용이성, 공정 단순화 통한 관리 비용의 절감, 양산성 향상등의 효과를 구현할 수 있다.
결국, 본 기술은 다성분계 박막을 증착하는데 있어, 조성, 두께 조절능력 및 조성 균일성이 우수한 유전막 및 전극 물질을 용이하게 형성하는 것이 가능함으로써 30nm 이하의 DRAM 캐패시터나 높은 유전율을 요하는 RF 소자의 캐패시터를 형성하는 것이 가능하다.
도 1은 본 발명의 실시예에 따른 다성분계 유전막을 형성하기 위한 프로세스시퀀스를 도시한 도면이다.
도 2는 TaZrO을 증착하기 위한 펄싱 시퀀스를 도시한 도면이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 캐패시터의 제조방법을 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 캐패시터의 변형예를 도시한 도면이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 사이클로펜타디에닐리간드를 갖는 지르코늄소스를 적용한 경우의 특성을 비교한 도면이다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 트랜지스터의 제조방법을 도시한 도면이다
도 7은 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 트랜지스터의 변형예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
일반적으로 ZrO2, Ta2O5, Nb2O5와 같은 유전막에 사용되는 소스(또는 전구체)는 TEMA- (tetra ethyl methyl amino-, [-(NMeEt)4)], TBTDE- (tButhyl-Tri diethyl-, [tBu-(NEt2)3]), TBTDM-(tButhyl-Tri dimethyl amino- , tBu-(NMe2)3]), TBTEM-(tButhyl-Tri ethyl methyl amino, [tBu-(NMeEt)3])와 같은 리간드(ligand) 구조를 사용한다. 그러나, 아미노본딩(amino bonding)을 갖는 TEMAZr의 경우 275℃ 이상에서 열분해가 진행되면서 화학기상증착(CVD) 반응에 따른 탑오버행(Top overhang) 및 스텝커버리지(step coverage) 불량이 발생되고 있다. 더불어, Ta2O5와 같이 750℃ 이상의 결정화 열처리가 필요한 유전막의 경우, 공정온도 상향에 따른 치밀한 박막 형성으로 결정화 온도 감소(<600℃)에 의한 써멀버짓(thermal budget)을 감소시키는 것이 중요 팩터(key factor)임을 고려하였을때, TBTDETa와 같은 소스를 사용하여 증착한 Ta2O5의 경우도 320℃ 이상에서 열분해가 진행되면서, 보다 치밀한 박막을 형성시키는 데 있어 ALD 증착 공정온도의 한계를 나타낸다.
따라서, 본 발명의 실시예는 저온에서 열분해가 시작되는 아미노본딩(amino bonding) 대신 사이클로펜타디에닐 본딩 리간드(cyclo pentadienyl bonding ligand)를 갖는 소스를 사용한다. 사이클로펜타디에닐 리간드는 소스 자체의 열안정성을 향상시키고, 아울러 반응물과 반응성을 유지하므로 고온의 원자층증착이 가능하도록 유도한다.
도 1은 본 발명의 실시예에 따른 다성분계 유전막을 형성하기 위한 프로세스시퀀스를 도시한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 다성분계 유전막은 복합소스주입방식의 원자층증착법(Cocktail source-ALD)을 이용하여 형성한다. 다성분계 유전막은 A원소와 B원소를 포함하는 산화물, 즉 'ABO' 박막을 포함할 수 있다. A원소와 B원소는 Zr, Ta 등의 전이 금속원자를 포함할 수 있다. 이에 따라 AB0 박막은 금속산화물이 될 수 있으며, 일예로 ZrTaO를 포함할 수 있다.
복합소스주입방식의 원자층증착법은 A소스와 B소스가 혼합된 복합소스(Cocktail source)을 이용한 원자층증착법이다. A 소스와 B소스는 A 전구체(A precursor) 및 B 전구체(B precursor)라고도 일컬으며, 복합소스는 복합 전구체(Cocktail precursor)라고 일컬는다. 복합소스는 사이클로펜타디에닐리간드(Cyclo pentadienyl ligand; Cp)이 본딩될 수 있다. 사이클로펜타디에닐리간드는 소스 자체의 열안정성을 향상시키고, 아울러 반응제(Reactant)와 반응성을 유지하므로 고온의 원자층증착이 가능하도록 유도한다. 이와 같이, 사이클로펜타디에닐리간드를 포함하는 소스를 혼합하여 복합소스를 제작하므로써 공정 안정성과 다성분계 유전막의 조성제어 특성을 향상시킬 수 있다. 복합소스가 A소스와 B소스가 혼합된다고 할 때, A 소스와 B 소스 중 어느 하나의 소스, 또는 A소스와 B소스 모두 사이클로펜타디에닐리간드를 갖는다.
A소스와 B소스는 금속원자를 포함할 수 있다. 예를 들어, A 소스와 B 소스는 Zr, Ta 또는 Nb 중 어느 하나를 포함한다. Zr 소스는 Cp-TDMAZr[Cp-Zr(NMe2)3], Cp-TDEAZr[(Cp-Zr(NEt2)3]를 포함할 수 있다. Ta 소스는 Cp-TDETa[Cp-Ta(NEt2)4], Cp-TDMTa[Cp-Ta(NMe2)4], Cp-TBTDETa[Cp-Ta-tBu(NEt2)3]를 포함할 수 있다. Nb 소스는 Cp2Nb(H)(CO), CpNb(CO)4를 포함할 수 있다.
이하, 일반적인 원자층증착법(Conventional ALD)을 이용한 다성분계 유전막 형성방법과 복합소스주입방식의 원자층증착법을 이용한 다성분계 유전막 형성방법을 비교하여 설명하기로 한다. 다성분계 유전막으로는 다성분계 산화물, 즉 A원소와 B원소를 포함하는 'ABO' 박막을 예로 들어 설명하기로 한다.
잘 알려진 바와 같이, 원자층증착법(ALD)은 소스주입, 퍼지, 반응제주입 및 퍼지의 순서로 이루어진 단위사이클을 포함하고, 단위사이클을 수회 반복하므로써 원하는 두께를 증착한다. 따라서, 단위사이클은 [소스/퍼지/반응제/퍼지]로 이루어지고, 이 단위사이클을 수회 반복한다.
먼저, 일반적인(conventional) 원자층증착법을 사용한 ABO 박막의 증착방법은 다음과 같다.
(단위사이클1)
[{(A소스/퍼지/반응제/퍼지)n} + {(B소스/퍼지/반응제/퍼지)m}]N
여기서, 'A소스' 및 'B소스'는 챔버에 각각의 소스를 주입하여 대상층에 소스를 흡착시키는 단계이다. '반응제'는 흡착된 소스와 반응하여 산화물을 형성하는 물질을 주입하는 단계이다. 퍼지는 미반응 소스 및 반응부산물을 챔버내에서 제거하는 단계이다. ABO 박막의 조성을 결정하는 인자는 n/m의 사이클(cycle) 횟수이며, ABO 박막은 A 산화물(AO)과 B 산화물(BO)의 연속층(laminated) 형태로 존재하게 된다. 이와 같은 방식을 사용할 경우에 A 산화물(AO)/B 산화물(BO)이 독립된 형태로 존재함으로써 본래의 막특성을 유지하기 때문에 ABO 박막과 같은 다성분계 산화물 형태로 변화시키거나, 유전율이 높은 결정상을 형성하기 위해서는 매우 높은 후속 열처리가 필수적으로 요구된다. 그러나, 이와 같은 후속 결정화 열처리는 다성분계 유전막과 접촉하는 물질과의 사이에서 상호 확산반응층을 형성시키거나, 다성분계 유전막 내 조성성분간 확산 속도차이로 인해 다성분계 유전막의 조성이 불균일해지는 문제점을 초래한다.
본 발명의 일실시예에서는 일반적인 원자층증착법을 이용하지 않고, 복합 소스 주입 방식의 원자층증착법을 사용하여 다성분계 유전막을 형성한다.
구체적으로, 복합소스방식의 원자층증착법을 이용한 다성분계 유전막의 증착방법은 도 1을 참조하여 설명하면 다음과 같다. 참고로, 복합소스방식의 원자층증착법은 박막 내에 주입된 소량의 이종 금속원자의 조성 균일성을 향상시키고, 성분간 반응을 촉진시키기 위해 복합소스를 이용한다. 더불어, A 산화물(AO)과 B 산화물(BO)이 혼합된 ABO 박막은 유전율과 누설전류를 동시에 개선시킨다. 예를 들어, A 산화물과 B 산화물 중 어느 하나는 고유전율을 갖기 때문에 유전율을 증가시키고, 다른 하나는 높은 밴드갭을 갖기 때문에 누설전류를 개선시킨다.
도 1을 참조하면, 다성분계 유전막이 증착될 기판을 ALD 챔버에 로딩한다(S101). 이어서, 복합소스를 주입하여 기판 상에 복합소스를 흡착시킨다(S102). 다음으로, 퍼지를 수행하여 미흡착된 복합소스를 제거한다(S103). 이어서, 반응제를 주입하여 흡착되어 있는 복합소스와의 반응을 유도한다(S104). 이에 따라, 단일(Mono layer)의 다성분계 박막이 증착된다. 마지막으로, 퍼지를 수행하여 반응부산물을 제거한다(S105). 다성분계 유전막의 요구 두께가 얻어질때까지 복합소스 주입, 퍼지, 반응제 주입 및 퍼지를 반복한다(S106).
복합소스 주입, 퍼지, 반응제 주입 및 퍼지는 다음과 같은 단위사이클을 갖는다.
(단위사이클2)
[{(복합소스/퍼지/반응제/퍼지)]N
여기서, '복합소스'는 A소스와 B소스가 혼합된 소스를 주입하여 대상층에 복합소스를 흡착시키는 단계이다. '반응제'는 흡착된 복합소스와 반응하여 ABO 박막을 형성하는 물질을 주입하는 단계이다. '퍼지'는 미반응 복합소스 및 반응부산물을 챔버내에서 제거하는 단계이다. ABO 박막 내 A 원자와 B 원자의 최적 조성비를 제어하기 위해 사전에 평가된 최적의 혼합비로 몰(Mole) 농도를 제어할 수 있다.
예를 들어, ABO 박막이 'TaZrO'와 같은 다성분계 산화물을 포함할 때, TaZrO의 증착방법을 살펴보면 다음과 같다.
도 2는 TaZrO을 증착하기 위한 펄싱 시퀀스를 도시한 도면이다.
(단위사이클3)
[{(Ta+Zr 복합소스/퍼지/O3/퍼지)]N
여기서, 'Ta+Zr 복합소스'는 Ta 소스와 Zr 소스가 혼합된 소스를 주입하여 대상층에 Ta+Zr 복합소스를 흡착시키는 단계이다. 'O3'는 흡착된 Ta+Zr 복합소스와 반응하여 TaZrO 박막을 형성하는 산화제(oxidant)를 주입하는 단계이다. 산화제를 주입하므로써 흡착된 Ta+Zr 복합소스의 중심금속인 Ta와 Zr이 산화제인 O3 내의 산소원자가 화학적으로 반응하여 ZrTaO 박막을 형성한다. 중심금속은 산소원자와의 반응성이 매우 크고 산소원자와 반응함에 따라 리간드 교환이 교환이 발생하게 되어 중심금속과 결합되어 있던 리간드들이 신속하게 분리된다. 산화제는 산소라디칼을 발생할 수 있는 활성화된 산화제를 포함한다. 활성화된 산화제는 플라즈마생성기에 의해 형성된 오존, 플라즈마O2 를 포함한다. '퍼지'는 미반응 Ta+Zr 복합소스 및 반응부산물을 챔버내에서 제거하는 단계이다.
Ta 소스와 Zr 소스는 사이클로펜타디에닐(Cp) 리간드를 포함하고 추가로 에틸(CH3, Et) 리간드 또는 메틸(C2H5, Me) 리간드를 포함할 수 있다. 예를 들어, Ta 소스는 Cp-TDETa[Cp-Ta(NEt2)4], Cp-TDMTa[Cp-Ta(NMe2)4], Cp-TBTDETa[Cp-Ta-tBu(NEt2)3]를 포함할 수 있다. Zr 소스는 Cp-TDMAZr[Cp-Zr(NMe2)3], Cp-TDEAZr[(Cp-Zr(NEt2)3]를 포함할 수 있다. Ta+Zr 복합소스는 위 Ta 소스와 Zr 소스가 혼합된 소스이다. Ta 소스와 Zr 소스는 동일한 리간드, 즉 사이클로펜타디에닐리간드(Cp)를 갖는다. 이와 같이 Ta 소스와 Zr 소스가 동일하게 사이클로펜타디에닐리간드를 가지므로 두 소스간 혼합이 용이하다.
화학식1 내지 화학식4는 Ta 소스와 Zr 소스가 혼합된 복합 소스의 일예들이다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
화학식1 내지 화학식4를 참조하면, Zr 소스는 CpZr(N(C2H5)2)3, CpZr(N(CH3)2)3를 포함할 수 있고, Ta 소스는 CpTa(N(C2H5)2)4, CpTa(N(CH3)2)4를 포함할 수 있다. 위와 같이, Zr 소스와 Ta 소스는 공통적으로 사이클로펜타디에닐(Cp) 리간드를 갖는다.
Ta 소스와 Zr 소스가 혼합된 복합 소스는 사이클로펜타디에닐리간드(Cp)를 공통으로 갖기 때문에 혼합이 가능하다. 예를 들어, CpZr(N(C2H5)2)3와 CpTa(N(CH3)2)4가 혼합될 수 있다. 또한, CpZr(N(CH3)2)3와 CpTa(N(C2H5)2)4가 혼합될 수 있다. 또한, CpZr(N(C2H5)2)3와 CpTa(N(C2H5)2)4가 혼합될 수 있다. 또한, CpZr(N(CH3)2)3와 CpTa(N(CH3)2)4가 혼합될 수 있다.
산화제는 O3 외에 O2 플라즈마, N2O 및 H2O로 이루어지는 군에서 선택된 적어도 하나를 포함하는 산소를 포함하는 물질을 사용할 수도 있다. 퍼지 단계에서 퍼지가스로는 아르곤(Ar)을 포함할 수 있다.
TaZrO 박막내 Ta의 조성비(Ta/Ta+Zr) 및 Zr 조성비(Zr/Zr+Ta)를 조절하기 위해 Ta 소스와 Zr 소스의 혼합비가 제어될 수 있다. 예를 들어, Ta의 조성비가 3∼30%가 되도록 Ta 소스와 Zr 소스의 혼합비를 3∼60%의 범위로 제어할 수 있다.
한편, 삼성분계 이상의 혼합 산화물(ABCO)인 경우에는 A소스, B소스 및 C 소스가 혼합된 복합소스를 주입할 수 있다. 이때, A소스, B소스 및 C 소스는 모두 동일하게 사이클로펜타디에닐 리간드를 갖는다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 캐패시터의 제조방법을 도시한 도면이다. 본 발명의 일실시예에서는 실린더형 스토리지노드를 구비하는 반도체 장치를 예시하여 설명하나, 반도체 장치의 구조에 따라 스토리지노드는 실린더형외에, 콘케이브형(concave type), 필라형(pillar type)등으로 형성할 수도 있다.
도 3a에 도시된 바와 같이, 소정의 구조물이 형성된 반도체기판(101) 상에 층간절연막(102)을 형성한 후에 층간절연막(102)을 관통하는 스토리지노드콘택플러그(103)를 형성한다.
다음으로, 스토리지노드콘택플러그(103)가 형성된 층간절연막(102) 상에 식각정지막(104) 및 몰드막(105)을 순차적으로 형성한 후에 몰드막(105) 및 식각정지막(104)을 선택적으로 식각하여 스토리지노드콘택플러그(103)를 노출시키는 오픈부(106)를 형성한다.
도 3b에 도시된 바와 같이, 오픈부(106)를 포함한 구조물 표면을 따라 도전막을 형성한다. 도전막은 전이 금속 질화물을 포함할 수 있다. 예를 들어, 도전막은 TiN, TaN, TiAlN, TiSiN, TaCN, TiCN, TaAlN, TaAlN 등과 같은 물질을 사용할 수 있다.
다음으로, 도전막에 대해 스토리지노드 분리공정을 실시하여 스토리지노드(107)를 형성한다.
도 3c에 도시된 바와 같이, 습식딥아웃을 통해 몰드막(105)을 제거한다. 스토리지노드(107)는 실린더 형태가 된다.
도시 하지 않았으나, 습식딥아웃 공정 이후에, 스토리지노드(107) 표면상에 반응방지막을 형성할 수 있다. 반응방지막은 후속 공정을 통해 형성될 다성분계 유전막과 스토리지노드(107) 사이의 계면 반응을 억제하기 위함이다. 반응방지막은 계면 반응을 억제함에 동시에 다성분계 유전막과 스토리지노드(107) 사이에서 버퍼막으로 작용하도록 산화막으로 형성할 수 있다.
반응방지막은 산소 플라즈마 처리(O2 plasma treatment) 또는 오존 플라즈마 처리(O3 plasma treatment)를 통해 노출된 스토리지노드(107) 표면을 산화시키는 방법으로 형성할 수 있다. 이때, 스토리지노드(107)가 3차원 구조를 갖는 경우에는 오존 플라즈마 처리를 통해 반응방지막을 형성하는 것이 바람직하다. 또한, 반응방지막은 단치피복성이 우수한 원자층증착법(ALD)을 사용하여 산화막을 증착하는 방법으로 형성할 수도 있다. 일례로, 스토리지노드(107)가 티타늄질화막(TiN)으로 형성한 경우에는 원자층증착법을 사용하여 스토리지노드(107) 표면을 따라 티타늄산화막(TiO2)을 증착하는 방법으로 반응방지막을 형성할 수 있다.
반응방지막은 30Å 이내의 두께를 갖는 산화물을 포함할 수 있다. 산화물인 경우, 산소플라즈마(O2 plasma), 오존 처리(O3 treatment)와 같은 공정을 수행한다. 이때 스토리지노드의 마이크로브릿지(SN micro bridge) 불량을 개선하고, 3차원 구조의 바닥부까지 산화물이 용이하게 형성되록 고압의(>1Torr) 조건에서 산소라디칼의 지배분위기(oxygen radical dominant) 조건에서 플라즈마산화(plasma oxidation)을 수행하는 것이 바람직하다. 한편, 스토리지노드(107)에 포함된 전이금속의 산화물을 동일한 두께를 갖도록 증착하는 방식도 도입될 수 있다. 예를 들어 스토리지노드가 TiN인 경우 ALD 법을 이용하여 매우 얇은 티타늄산화물(TiO2)을 형성시키는 것도 계면 확산 방지층 역할을 수행하는데 동일한 효과를 확보할 수 있다.
도 3d에 도시된 바와 같이, 스토리지노드(107)를 포함한 구조물 표면을 따라 다성분계 유전막(108)을 형성한다. 이때, 다성분계 유전막(108)은 복합 소스 주입 방식의 원자층증착법을 사용하여 형성한다. 다성분계 유전막(108)은 다성분계 산화물을 포함할 수 있다. 예를 들어, 도 2 및 단위사이클 3에 의한 TaZrO를 포함할 수 있다.
다성분계 유전막(108) 증착후에, 후처리(post treatment)를 실시한다. 후처리에서는 산소공공(Oxygen vacancy)과 같은 결함사이트(defect site)가 많은 다성분계 유전막의 화확양론적 조성을 맞추기 위함이다. 이와같은 후처리에 의해 다성분계 유전막(108)의 부족한 산소를 보충해줄 수 있다. 후처리시, 스토리지노드(107) 상에 형성된 반응방지막을 형성하는 것과 동일한 방법을 적용하는 것이 가능하다.
또한, 다성분계 유전막(108)의 유전 특성을 향상시키기 위해 열처리 공정을 수행할 수 있다. 열처리는 다성분계 유전막(108)이 높은 유전율을 갖는 물질로 상전이를 하기 위해 필요한 구동력을 확보하거나, 막내 부족한 산소를 공급하고자 할 경우 또는 이종의 금속성분간 반응을 촉진하기 위한 방법으로 적용될 수 있다.
도 3e에 도시된 바와 같이 다성분계 유전막(108) 상에 플레이트(109)를 형성한다. 이때, 플레이트(109) 전이금속 질화물 형태의 TiN, TaN, TiAlN, TiCN, TaCN 등과 같은 물질을 포함할 수 있다. 전이금속의 질화물을 형성하기 위해 NH3, N2 plasma, H2 plasma와 같은 방법을 적용할 수 있다. 또한 다성분계 유전막(108) 표면에 직접적인 환원 반응 및 산소 결핍층 형성을 억제하기 위하여 저온(350℃ 이하)에서, N2 플라즈마와 같은 비 환원성 분위기를 이용할 수 있다.
다른 실시예에서, 플레이트(109) 위에 추가로 플레이트를 더 형성할 수 있다. 추가 플레이트는 보론 도프드 폴리실리콘저마늄(Boron-doped Poly SiGe), 보론과 탄소가 도핑된 폴리실리콘(Boron-Carbon doped poly Si) 등과 같이 저온에서 형성 가능한 물질을 포함할 수 있다. 비정질 또는 다결정 형태의 실리콘막은 우수한 수소배리어(hydrogen barrier) 역할을 수행할 뿐만 아니라 플레이트 패터닝 공정에서 하드마스크 역할을 병행하는 것이 가능하다. 추가 플레이트 상에 캡핑층을 더 형성할 수 있다. 캡핑층은 실리콘함유재료, 이원계 산화물(binary oxide), 전이금속산화물 및 질화물을 포함할 수 있다. 예를 들어, 캡핑층은 보론 도프드 실리콘(B doped Si), SiGe, W, Ru, WN, TaN, TiN, SiO2, Al2O3, TiO2, ZrO2, HfO2, Ta2O5, Nb2O5 등과 같이 저온에서 비정질상을 갖는 물질을 포함한다.
도 4는 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 캐패시터의 변형예를 도시한 도면이다.
도 4를 참조하면, 스토리지노드(107)와 플레이트(109) 사이에 다성분계 유전막(108A)이 형성된다. 다성분계 유전막(108A) 상에 누설전류 특성을 제어하기 위한 유전막(108B)을 더 형성할 수 있다. 유전막(108B)은 다성분계 유전막(108A)의 성분과 적어도 하나 이상의 전이금속 물질을 포함하는 산화물을 포함할 수 있다. 아울러, 밴드갭에너지(band gap energy)가 높은 물질일수록 누설전류 특성을 제어하는 것이 용이하다. 일례로, 유전막(108B)은 ZrO2, HfO2, Al2O3, Al-ZrO2, ZrHfO2, La2O3, LaHfOx, LaZrOx, ZrTaOx, ZrHfSiOx, ZrSiOx, HfSiOx, Al-HfOx 등과 같은 물질을 사용할 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 사이클로펜타디에닐리간드를 갖는 지르코늄소스를 적용한 경우의 특성을 비교한 도면이다. 도 5a는 증기압을 비교하고 있고, 도 5b는 증착두께를 비교하고 있으며, 도 5c는 스텝커버리지를 비교하고 있고, 도 5d는 누설특성을 비교하고 있다.
도 5a를 참조하면, Cp 리간드가 결합된 지르코늄소스들은 TEMAZ 대비 동일 온도에서 낮은 증기압을 갖는다. 특히, TEMAZ 대비 Cp 리간드가 함유된 Cp-TDMAZr[ZrCp(NMe)2)3] 사용시 열안정성이 향상되었음에도 증기압(vapour pressure)은 유사 수준으로 관찰되었다. 이로써 고온의 원자층증착이 가능하다.
도 5b를 참조하면, 실제 증착 결과 온도상향에 따른 급격한 두께 증가(CVD 반응)현상없이 리니어(linear)한 증착 특성을 나타내고 있음을 알 수 있다. 이로써 고온에서도 ALD가 구현되고 있음을 알 수 있다.
도 5c를 참조하면, 실제 스텝커버리지(Step coverage) 유의차를 확인한 결과 10% 향상 효과가 관찰되었다. 예를 들어, 80의 종횡비에서 스텝커버리지가 80% 수준(TEMAZ)에서 90% 수준(CpTDMAZr)으로 향상되고 있음을 알 수 있다.
도 5d를 참조하면, 실제 AZ(Al2O3/ZrO2 스택구조)에 대해 전기적 특성을 확인한 결과, TEMAZ AZ보다 Cp-Zr AZ가 유효산화막두께(Tox) 감소시 누설(LKG) 증가량이 현저히 낮은 경향을 가지고 있음을 알 수 있다. 결국, 향후 유효산화막두께 스케일링(tox scaling)에 따른 안정적인 특성 확보가 가능하다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 트랜지스터의 제조방법을 도시한 도면이다
도 6a에 도시된 바와 같이, 반도체기판(201) 상에 게이트절연막(202)을 형성한다. 이때, 게이트절연막(202)은 본 발명의 실시예에 따른 다성분계 산화물을 포함할 수 있다. 예를 들어, 게이트절연막(202)는 도 2 및 단위사이클3에 의한 TaZrO를 포함할 수 있다.
위와 같이, 복합소스를 이용한 원자층증착법으로 반도체기판(201) 상에 다성분계 산화물을 포함하는 게이트절연막(202)을 형성할 수 있다.
도 6b에 도시된 바와 같이, 게이트절연막(202) 상에 게이트도전막(203)을 형성한다. 게이트도전막(203)은 폴리실리콘막, 텅스텐실리사이드막과 같은 금속실리사이드막이 적층된 구조를 가질 수 있다. 다른 실시예에서, 금속실리사이드막 상에 텅스텐 등의 금속막이 더 형성될 수 있다. 또한, 금속막 상에 게이트하드마스크막이 더 형성될 수 있다.
도 6c에 도시된 바와 같이, 게이트도전막(203)을 식각하여 게이트전극(203A)을 형성한다. 게이트도전막(203) 식각후에 게이트절연막(202)을 식각할 수도 있다. 게이트절연막은 도면부호 '202A'와 같이 잔류할 수 있다.
도시하지 않았으나, 게이트전극(202A)을 형성한 이후에 반도체기판(201)에 소스/드레인영역을 형성한다.
도 7은 본 발명의 일실시예에 따른 다성분계 유전막을 구비한 트랜지스터의 변형예를 도시한 도면이다.
도 7을 참조하면, 게이트절연막(202B) 상에 추가로 누설전류 개선을 위한 유전막(202C)을 더 형성할 수 있다. 유전막(202C)은 게이트절연막(202B)의 성분과 적어도 하나 이상의 전이금속 물질을 포함하는 산화물을 포함할 수 있다. 아울러, 밴드갭에너지(band gap energy)가 높은 물질일 수록 누설전류 특성을 제어하는 것이 용이하다. 일례로, 유전막(202C)은 ZrO2, HfO2, Al2O3, Al-ZrO2, ZrHfO2, La2O3, LaHfOx, LaZrOx, ZrTaOx, ZrHfSiOx, ZrSiOx, HfSiOx, Al-HfOx 등과 같은 물질을 사용할 수 있다.
본 발명과 같은 ALD법으로 형성하는 다성분계 박막은 TiAlN, TaAlN, TiSiN, TaSiN 등과 같은 전극 물질, BST, STO, PZT와 같은 다성분계 산화물, SRO, SZO, SIO(SrIrO3), TiRuO3와 같은 다성분계 전극 물질을 포함할 수 있다. 이러한 다성분계박막은 복합소스를 이용하여 증착하므로써 증착이 용이하고 막 결정화가 가능하게 된다.
본 발명에 따른 캐패시터 및 트랜지스터는 메모리셀 및 메모리셀어레이에 포함될 수 있다. 메모리셀어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력될 수 있다.
본 발명에 따른 메모리셀어레이는 메모리장치에 포함될 수 있다. 메모리장치는 메모리셀어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier) 등을 포함할 수 있다. 로우 디코더는 메모리셀어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 워드라인을 선택하여 반도체 메모리 셀 어레이에 워드라인선택 신호를 출력한다. 그리고, 컬럼 디코더는 메모리셀어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 메모리셀어레이에 비트라인 선택 신호를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱한다.
본 발명에 따른 메모리장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random AccessMemory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 메모리장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
본 발명에 따른 메모리장치는 메모리 모듈에 사용될 수 있다. 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리장치들, 메모리장치가 외부의 제어기로부터 제어신호(어드레스 신호, 커맨드 신호, 클럭 신호)를 제공받을 수 있도록 해주는 커맨드 링크 및 메모리장치와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 메모리모듈은 모듈 기판의 전면에 8개의 메모리장치들이 탑재되어 있을 수 있고, 또한 모듈 기판의 후면에도 동일하게 메모리장치들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 메모리장치들이 탑재될 수 있으며, 탑재되는 메모리장치의 갯수는 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
본 발명에 따른 메모리모듈은 메모리시스템에 사용될 수 있다. 메모리시스템은 복수개의 메모리장치들이 탑재된 적어도 하나의 메모리모듈과 외부의 시스템 사이에서 양방향 인터페이스를 제공하여 메모리모듈의 동작을 제어하는 컨트롤러를 포함한다.
본 발명에 따른 메모리시스템은 전자장치에 사용될 수 있다. 전자장치(electronic unit)는 메모리시스템과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 여기서, 프로세서는 CPU(CentralProcessing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. 여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자장치는 음향 및 영상 기기를 포함하는 것이 바람직하다. 이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 층간절연막
103 : 스토리지노드콘택플러그 104 : 식각정지막
107 : 스토리지노드 108 : 다성분계 유전막
109 : 플레이트

Claims (27)

  1. 기판의 표면 상에 다성분계 박막을 형성하는 방법으로서,
    상기 기판의 표면에 흡착되도록 적어도 사이클로펜타디에닐 리간드를 갖는 복수의 소스가 혼합된 복합소스를 주입하는 단계;
    미흡착된 상기 복합소스를 제거하는 제1퍼지 단계;
    반응제를 주입하여 상기 흡착된 복합소스와 반응시켜 다성분계 박막을 형성하는 단계; 및
    반응부산물 및 미반응된 상기 반응제를 제거하는 제2퍼지 단계
    를 포함하는 다성분계 박막 형성 방법.
  2. 제1항에 있어서,
    상기 복합소스는,
    제1금속원자(M1)를 포함하는 제1소스와 제2금속원자(M2)를 포함하는 제2소스가 혼합된 물질을 포함하는 다성분계 박막 형성 방법.
  3. 제2항에 있어서,
    상기 제1소스와 제2소스는 에틸(CH3) 리간드 또는 메틸(C2H5) 리간드를 더 포함하는 다성분계 박막 형성 방법.
  4. 제2항에 있어서,
    상기 반응제는 산소를 함유하는 물질을 포함하고, 상기 다성분계 박막은 상기 제1금속원자(M1) 및 제2금속원자(M2)를 함유하는 'M1M2O' 박막을 포함하는 다성분계 박막 형성 방법.
  5. 제1항에 있어서,
    상기 다성분계 박막은 TaZrO, TiAlN, TaAlN, TiSiN, TaSiN, BST, STO, PZT, SRO, SZO, SIO(SrIrO3), TiRuO3로 이루어진 그룹중에서 선택된 어느 하나를 포함하는 다성분계 박막 형성 방법.
  6. 기판의 표면 상에 원자층증착법을 이용하여 다성분계 유전막을 형성하는 방법으로서,
    사이클로펜타디에닐 리간드를 갖는 탄탈륨소스와 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스를 주입하여 상기 기판 상에 흡착시키는 단계;
    미흡착된 상기 복합소스를 제거하는 제1퍼지 단계;
    산화제를 주입하여 상기 흡착된 복합소스와 반응시켜 지르코늄과 탄탈륨이 함유된 산화물을 형성하는 단계; 및
    반응부산물 및 미반응된 상기 반응제를 제거하는 제2퍼지 단계
    를 포함하는 다성분계 유전막 형성 방법.
  7. 제6항에 있어서,
    상기 탄탈륨소스와 지르코늄소스는 에틸(CH3) 리간드 또는 메틸(C2H5) 리간드를 더 포함하는 다성분계 유전막 형성 방법.
  8. 제6항에 있어서,
    상기 지르코늄소스는 CpZr(N(C2H5)2)3 또는 CpZr(N(CH3)2)3를 포함하고, 상기 탄탈륨소스는 CpTa(N(C2H5)2)4 또는 CpTa(N(CH3)2)4를 포함하는 다성분계 유전막 형성 방법.
  9. 제6항에 있어서,
    상기 산화제는,
    산소를 포함하는 물질을 사용하는 다성분계 유전막 형성 방법.
  10. 스토리지노드를 형성하는 단계;
    상기 스토리지노드 상에 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스 및 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스와 산화제를 반응시켜 지르코늄과 탄탈륨이 함유된 산화막을 형성하는 단계; 및
    상기 산화막 상에 플레이트를 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  11. 제10항에 있어서,
    상기 스토리지노드를 형성하는 단계 이후에,
    상기 스토리지노드의 표면 상에 반응방지막을 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
  12. 제11항에 있어서,
    상기 반응방지막을 형성하는 단계는,
    상기 스토리지노드의 표면을 플라즈마산화시키는 캐패시터 제조 방법.
  13. 제10항에 있어서,
    상기 산화막을 형성하는 단계는,
    원자층증착법을 이용하는 캐패시터 제조 방법.
  14. 제10항에 있어서,
    상기 탄탈륨소스와 지르코늄소스는 에틸(CH3) 리간드 또는 메틸(C2H5) 리간드를 더 포함하는 캐패시터 제조 방법.
  15. 제10항에 있어서,
    상기 지르코늄소스는 CpZr(N(C2H5)2)3 또는 CpZr(N(CH3)2)3를 포함하고, 상기 탄탈륨소스는 CpTa(N(C2H5)2)4 또는 CpTa(N(CH3)2)4를 포함하는 캐패시터 제조 방법.
  16. 제10항에 있어서,
    상기 산화제는,
    산소를 포함하는 물질을 사용하는 캐패시터 제조 방법.
  17. 스토리지노드를 형성하는 단계;
    상기 스토리지노드 상에 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스 및 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스와 산화제를 반응시켜 지르코늄과 탄탈륨이 함유된 제1산화막을 형성하는 단계; 및
    상기 제1산화막 상에 제2산화막을 형성하는 단계; 및
    상기 제2산화막 상에 플레이트를 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  18. 제17항에 있어서,
    상기 제2산화막을 형성하는 단계에서,
    상기 제2산화막은 상기 제1산화막보다 높은 밴드갭에너지를 갖는 물질로 형성하는 캐패시터 제조 방법.
  19. 제18항에 있어서,
    상기 제2산화막은,
    ZrO2, HfO2, Al2O3, Al-ZrO2, ZrHfO2, La2O3, LaHfOx, LaZrOx, ZrTaOx, ZrHfSiOx, ZrSiOx, HfSiOx 및 Al-HfOx 중에서 선택된 어느 하나를 포함하는 캐패시터 제조 방법.
  20. 제17항에 있어서,
    상기 제2산화막을 형성하는 단계는,
    상기 제1산화막과 지르코늄 및 탄탈륨의 성분비를 다르게 하여 인시튜로 형성하는 캐패시터 제조 방법.
  21. 제17항에 있어서,
    상기 제2산화막을 형성하는 단계는,
    상기 지르코늄 및 탄탈륨 중 적어도 어느 하나의 금속이 함유된 산화막을 형성하는 캐패시터 제조 방법.
  22. 반도체기판 상에 사이클로펜타디에닐 리간드를 갖는 탄탈륨소스 및 사이클로펜타디에닐 리간드를 갖는 지르코늄소스가 혼합된 복합소스를 흡착시키는 단계;
    상기 복합소스와 산화제를 반응시켜 지르코늄과 탄탈륨이 함유된 산화막을 포함하는 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 게이트전극을 형성하는 단계
    를 포함하는 트랜지스터 제조 방법.
  23. 제22항에 있어서,
    상기 게이트절연막을 형성하는 단계 이후에,
    상기 게이트절연막 상에 산화막을 형성하는 단계를 더 포함하는 트랜지스터 제조 방법.
  24. 제23항에 있어서,
    상기 산화막을 형성하는 단계에서,
    상기 산화막은 상기 게이트절연막보다 높은 밴드갭에너지를 갖는 물질로 형성하는 트랜지스터 제조 방법.
  25. 제24항에 있어서,
    상기 산화막은,
    ZrO2, HfO2, Al2O3, Al-ZrO2, ZrHfO2, La2O3, LaHfOx, LaZrOx, ZrTaOx, ZrHfSiOx, ZrSiOx, HfSiOx 및 Al-HfOx 중에서 선택된 어느 하나를 포함하는 트랜지스터 제조 방법.
  26. 제23항에 있어서,
    상기 산화막을 형성하는 단계는,
    상기 게이트절연막과 지르코늄 및 탄탈륨의 성분비를 다르게 하여 인시튜로 형성하는 트랜지스터 제조 방법.
  27. 제23항에 있어서,
    상기 산화막을 형성하는 단계는,
    상기 지르코늄 및 탄탈륨 중 적어도 어느 하나의 금속이 함유된 산화막을 형성하는 트랜지스터 제조 방법.
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