KR102322960B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 하부 금속층을 형성하고, 하부 금속층 상에, 제1 계면 산화막을 형성하고, 제1 계면 산화막 상에 금속 전구체를 제공하여, 금속 전구체를 흡착하는 공정을 제1 압력 이하에서 수행하고, 미반응 금속 전구체를 제거하는 제1 퍼지(purge) 공정을, 제1 압력보다 낮은 제2 압력 이하에서 수행하고, 흡착된 금속 전구체와 반응하는 산화 가스를 제공하는 공정을, 제1 압력 이하에서 수행하고, 미반응 산화 가스를 제거하는 제2 퍼지 공정을, 제2 압력 이하에서 수행하여 유전막을 형성하고, 유전막 상에 상부 금속층을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 디 램(dynamic random access memry, DRAM)에서도 나타나고 있다. 디 램 장치가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 커패시턴스가 필요하다. 커패시턴스의 증가는 커패시터에 저장되는 전하의 양을 증가시켜, 반도체 소자의 리프레쉬(refresh) 특성을 개선된다. 개선된 반도체 소자의 리프레쉬 특성은 반도체 소자의 수율을 향상시킬 수 있다.
이러한 커패시터의 신뢰성은 상기 커패시터를 이루는 2개의 전극과 그 사이의 유전체의 계면 특성에 의해 좌우될 수도 있다. 즉, 유전체의 특성에 따라 커패시터의 누설전류 등의 전기적 특성이 결정되기 때문이다.
본 발명이 해결하려는 과제는, 유전막 및 전극 간의 계면 처리 기술을 이용하여 유전막 내의 산소 원자의 손실을 방지함으로써, 커패시터의 정전 용량 및 신뢰성을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 균일하게 산화된 계면 산화막과 균일한 두께로 증착된 유전막을 제공할 수 있는 커패시터를 포함하는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 하부 금속층을 형성하고, 상기 하부 금속층 상에, 제1 계면 산화막을 형성하고, 상기 제1 계면 산화막 상에 금속 전구체를 제공하여, 상기 금속 전구체를 흡착하는 공정을 제1 압력 이하에서 수행하고, 상기 미반응 금속 전구체를 제거하는 제1 퍼지(purge) 공정을, 상기 제1 압력보다 낮은 제2 압력 이하에서 수행하고, 흡착된 상기 금속 전구체와 반응하는 산화 가스를 제공하는 공정을, 상기 제1 압력 이하에서 수행하고, 상기 미반응 산화 가스를 제거하는 제2 퍼지 공정을, 상기 제2 압력 이하에서 수행하여 유전막을 형성하고, 상기 유전막 상에 상부 금속층을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 퍼지 공정을 수행한 후, 상기 산화 가스를 제공하기 전에, 상기 제2 압력보다 낮은 제3 압력에서 수행하는 제1 진공 공정을 더 수행하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 금속 전구체를 흡착하는 공정과, 상기 제1 퍼지 공정과 상기 제1 진공 공정을 순차적으로 반복 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 퍼지 공정을 수행한 후, 상기 제2 압력보다 낮은 제3 압력에서 수행하는 제2 진공 공정을 더 수행하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화 가스를 제공하는 공정과, 상기 제2 퍼지 공정과 상기 제2 진공 공정을 순차적으로 반복 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 압력은 10Pa일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 하부 금속층은 실린더 형상일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 제1 계면 산화막을 형성하는 것은, 상기 제1 압력보다 낮고, 상기 제2 압력보다 높은 제4 압력 이하에서 수행되는 산화 공정을 포함할 수 있다.
상기 제1 압력은 상기 제2 압력의 10배 이상일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은, 티타늄 질화막을 포함하고, 실린더 형상인 하부 전극을 형성하고, 상기 하부 전극 상에, 티타늄 산화막을 포함하는 제1 계면막을 형성하고, 상기 제1 계면막 상에 지르코늄 전구체를 제공하여, 상기 지르코늄 전구체를 흡착하고, 상기 미반응 지르코늄 전구체를 제거하는 제1 퍼지(purge) 공정을, 10Pa 압력 이하에서 수행하고, 흡착된 상기 지르코늄 전구체와 반응하는 산화 가스를 제공하여 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 제1 퍼지 공정을 수행한 후, 상기 산화 가스를 제공하기 전에, 5Pa 이하의 압력에서 수행하는 제1 진공 공정을 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 지르코늄 전구체를 흡착하는 것과, 상기 제1 퍼지 공정과 상기 제1 진공 공정을 순차적으로 반복 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화 가스를 제공한 후에, 상기 미반응 산화 가스를 제거하는 제2 퍼지 공정을 10Pa 압력 이하에서 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 퍼지 공정을 수행한 후에, 5Pa 압력 이하에서 수행하는 제2 진공 공정을 수행하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화 가스를 제공하는 것과, 상기 제2 퍼지 공정과 상기 제2 진공 공정을 순차적으로 반복 수행하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a는 도 1의 상부 금속층 및 제2 계면 산화막 사이의 형성 엔탈피(formation enthalpy)를 설명하는 다이어그램이다.
도 2b는 도 1의 상부 금속층 및 제2 계면 산화막으로 각각 사용될 수 있는 TiN 및 TiOx 사이의 형성 엔탈피를 나타내는 그래프이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 4 내지 도 12은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 제3 실시예 및 제4 실시예에 따른 반도체 소자의 레이아웃도이다.
도 14를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자에 대해 설명한다.
도 15은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 16는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 2b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 2a는 도 1의 상부 금속층 및 제2 계면 산화막 사이의 형성 엔탈피(formation enthalpy)를 설명하는 다이어그램이다. 도 2b는 도 1의 상부 금속층 및 제2 계면 산화막으로 각각 사용될 수 있는 TiN 및 TiOx 사이의 형성 엔탈피를 나타내는 그래프이다.
도 1을 참고하면, 반도체 소자(1)은 하부 금속층(10), 제1 계면 산화막(15), 유전막(20), 제2 계면 산화막(25) 및 상부 금속층(30)을 포함한다.
하부 금속층(10)는 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 또는 하부 금속층(10)는 불순물이 도핑된 기판일 수 있고, 예를 들어, P형 기판 또는 N형 기판일 수 있다. 또한, 본 실시예에 있어서, 하부 금속층(10)은 커패시터의 하부 전극일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 계면 산화막(15)은 하부 금속층(10) 상에 형성될 수 있다. 제1 계면 산화막(15)은 하부 금속층(10)과 접하여 형성된다. 구체적으로, 제1 계면 산화막(15)은 하부 금속층(10)과 직접 접하여 형성된다
제1 계면 산화막(15)은 예를 들어, 산소를 포함하는 화합물일 수 있고, 구체적으로, 금속 산화물일 수 있다. 제1 계면 산화막(15)은 예를 들어, 하프늄 산화물(HfOx), 티타늄 산화물(TiOx), 몰리브덴 산화물(MoOx), 니오븀 산화물(NbOx), 탄탈륨 산화물(TaOx), 루세늄 산화물(RuOx) 중 적어도 하나를 포함할 수 있다.
제1 계면 산화막(15)을 이루는 금속 산화물에서, 금속 산화물에 포함되는 금속은 전이 금속일 수 있고, 여러 개의 산화수를 가질 수 있다. 따라서, 제1 계면 산화막(15)을 이루는 금속 산화물의 금속은 산소와 결합하여 여러 가지 화학식을 갖는 화합물을 형성할 수 있다. 예를 들어, 제1 계면 산화막(15)이 티타늄 산화물일 경우, 티타늄 산화물의 금속 원소인 티타늄은 여러 개의 산화수를 가질 수 있어, TiO, Ti2O3, Ti3O5, Ti4O7, TiO2 등과 같은 다양한 산화물을 형성할 수 있다.
제1 계면 산화막(15)은 유전막으로 역할을 수행하지 않는 두께를 가질 수 있고, 예를 들어, 1Å 내지 10Å 사이의 두께를 가질 수 있다. 또한, 제1 계면 산화막(15)의 두께는, 제1 계면 산화막(15) 상에 배치되는 유전막(20)의 두께보다 얇을 수 있다.
제1 계면 산화막(15)은 예를 들어, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 제조 방법에 대한 상세한 내용은 후술한다.
본 발명의 제1 실시예에 따른 반도체 소자에서, 제1 계면 산화막(15)은 전기가 통하는 도전성막일 수 있다. 즉, 제1 계면 산화막(15)은 유전막(20)에 전기를 제공하는 전극 역할을 할 수 있다. 제1 계면 산화막(15)은 산소 결함(oxygen vacancy)을 포함할 수 있다. 제1 계면 산화막(15) 내의 산소 결함은 전류가 흐를 수 있는 전류 경로를 형성할 수 있게 되므로, 제1 계면 산화막(15)은 전기가 통하는 도전성막일 수 있다.
제1 계면 산화막(15)은 유전막(20)에 포함된 산소 원자가 하부 금속층(10)으로 확산하는 것을 방지할 수 있고, 제조 과정 중 하부 금속층(10)에 산소를 공급하는 산소 공여막일 수도 있다. 또한, 제1 계면 산화막(15)은 하부 금속층(10)에 포함되는 질소 원자가 유전막(20)으로 침투하는 것을 막아줄 수 있다.
유전막(20)은 제1 계면 산화막(15) 상에 형성될 수 있다. 유전막(20)은 예를 들어, 금속 산화물 유전막일 수 있고, 고유전율 유전막을 포함할 수 있다. 고유전율 유전막은 예를 들어, 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 지르코늄 실리콘 산화물(ZrSiOx), 하프늄 실리콘 산화물(HfSiOx), 지르코늄 하프늄 실리콘 산화물(ZrHfSiOx), 알루미늄 산화물(Al2O3), 스트론튬 티타늄 산화물(SrTiO3), 및 바륨 스트론튬 티타늄 산화물(BaSrTiO3) 중 어느 하나를 포함하거나, 복수 개를 포함하는 다층구조일 수 있으나, 이에 제한되는 것은 아니다.
제2 계면 산화막(25)은 유전막(20) 상에 형성될 수 있다. 제2 계면 산화막(25)는 상술한 제1 계면 산화막(15)와 실질적으로 유사한 할 수 있다.
따라서, 제2 계면 산화막(25)은 산소를 포함하는 화합물일 수 있고, 구체적으로, 금속 산화물일 수 있다. 또한, 제2 계면 산화막(25)을 이루는 금속 산화물에서, 금속 산화물에 포함되는 금속은 전이 금속일 수 있고, 여러 개의 산화수를 가질 수 있다. 또한, 제2 계면 산화막(25)은 전기가 통하는 도전성막일 수 있다.
제2 계면 산화막(25)은 유전막(20)에 포함된 산소 원자가 후술할 상부 금속층(30)으로 확산하는 것을 방지할 수 있고, 제조 과정 중 상부 금속층(30)에 산소를 공급하는 산소 공여막일 수도 있다. 또한, 제2 계면 산화막(25)은 후술할 상부 금속층(30)에 포함되는 질소 원자가 유전막(20)으로 침투하는 것을 막아줄 수 있다.
상부 금속층(30)은 제2 계면 산화막(25) 상에 형성된다. 구체적으로, 상부 금속층(30)는 제2 계면 산화막(25)과 직접(directly) 접하여 형성된다. 상부 금속층(30)은 도전성 금속 질화물을 포함할 수 있고, 예를 들어, 티타늄 질화물(TiN), 지르코늄 질화물(ZrN), 알루미늄 질화물(AlN), 하프늄 질화물(HfN), 탄탈륨 질화물(TaN), 질화 나이오븀(NbN), 질화 이트륨(YN), 란타늄 질화물(LaN), 질화 바나듐(VN), 텅스텐 질화물(WN) 및 질화 망간(Mn4N) 중 적어도 하나를 포함할 수 있다. 본 발명에 있어서, 상부 금속층(30)은 커패시터의 상부 전극일 수 있으나, 이에 제한되는 것은 아니다.
도 2a는 도 1의 상부 금속층 및 제2 계면 산화막 사이의 형성 엔탈피(formation enthalpy)를 설명하는 다이어그램이다. 도 2b는 도 1의 상부 금속층 및 제2 계면 산화막으로 각각 사용될 수 있는 TiN 및 TiOx 사이의 형성 엔탈피를 나타내는 그래프이다.
제2 계면 산화막(25)의 역할 중의 하나인 유전막(20)에 포함된 산소 원자가 상부 금속층(30)로 확산하는 것을 방지하는 것에 대하여, 형성 엔탈피 관점에서 설명한다.
제2 계면 산화막(25) 및 상부 금속층(30)의 관계에 대해서 설명한다. 형성 엔탈피가 음의 값을 갖는다는 것은 반응 시작물의 에너지 상태가 반응 결과물의 에너지 상태보다 높은 것을 의미하고, 형성 엔탈피가 양의 값을 갖는다는 것은 반응 시작물의 에너지 상태가 반응 결과물의 에너지 상태보다 낮다는 것을 의미한다. 열역학적인 관점에서 볼 때, 주변의 반응 조건에 따라 달라질 수 있으나, 일반적으로 물질은 에너지 상태가 낮은 방향으로 변화하려는 경향이 있다.
도 1 및 도 2a를 참고하면, a는 상부 금속층(30)을 나타내고, b는 제2 계면 산화막(25)을 나타낸다. 또한, b의 우측에 있는 부분은 유전막(20)을 나타낸다. 상부 금속층(30)은 제1 형성 엔탈피(H1)을 갖고, 제2 계면 산화막(25)은 제2 형성 엔탈피(H2)를 가질 수 있다. 제1 형성 엔탈피(H1)은 제2 형성 엔탈피(H2)보다 높다. 즉, 상부 금속층(30)의 형성 엔탈피(H1)는 제2 계면 산화막(25)의 형성 엔탈피(H2)보다 높다.
도 2a에서, 유전막(20)의 형성 엔탈피를 상부 금속층(30)의 형성 엔탈피(H1)와 제2 계면 산화막(25)의 형성 엔탈피(H2) 사이에 위치하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
형성 엔탈피가 낮은 물질은 형성 엔탈피가 높은 물질보다 안정한 상태일 수 있다. 즉, 형성 엔탈피가 낮은 물질을 형성 엔탈피가 높은 물질로 변화시키기 위해서는 많은 에너지가 공급되어야 한다. 유전막(20)에서 산소가 확산하여 상부 금속층(30)으로 이동을 하기 위해서는 산소가 제2 계면 산화막(25)을 통과해야 한다.
하지만, 제2 계면 산화막(25)의 형성 엔탈피(H2)는 제2 계면 산화막(25)을 이루는 금속 산화물의 금속이 산소와 결합하여 형성할 수 있는 화합물 중 형성 엔탈피가 가장 낮기 때문에, 유전막(20)에 포함되었던 산소가 제2 계면 산화막(25)에 확산되어 제2 계면 산화막(25)의 산소 농도가 증가할 경우, 제2 계면 산화막(25)의 형성 엔탈피는 증가하게 된다. 하지만, 물질은 에너지 상태가 낮은 상태를 유지하려고 하므로, 유전막(20)에서 산소가 빠져 나온다고 하여도 빠져 나온 산소는 제2 계면 산화막(25)과 유전막(20)의 경계를 통과하지 못할 수 있다. 즉, 유전막(20)에 포함된 산소가 상부 금속층(30)로 확산하는 것을 제2 계면 산화막(25)이 막아줄 수 있다.
다른 관점에서 설명하면, 상부 금속층(30)와 유전막(20) 사이에는 낮은 형성 엔탈피를 갖는 제2 계면 산화막(25)이 위치한다. 즉, 제2 계면 산화막(25)은 포텐셜 배리어 역할을 하게 되어, 유전막(20)에 포함된 산소가 상부 금속층(30)로 움직이는 것을 막아줄 수 있다.
형성 엔탈피 관점에서 접근할 때, 제2 계면 산화막(25)은 예를 들어, 티타늄 산화물(TiOx, 0〈x〈2), 알루미늄 산화물(AlOx, 1〈x〈2), 티타늄 알루미늄 산화물(TiAlOx) 및 망간 산화물(MnOx, 0〈x〈2) 중 하나일 수 있다. 또한, 상부 금속층(30)는 예를 들어, 티타늄 질화물(TiN), 지르코늄 질화물(ZrN), 알루미늄 질화물(AlN), 하프늄 질화물(HfN), 탄탈륨 질화물(TaN), 질화 나이오븀(NbN), 질화 이트륨(YN), 란타늄 질화물(LaN), 질화 바나듐(VN) 및 질화 망간(Mn4N) 중 하나를 포함할 수 있다.
구체적으로, 상부 금속층(30) 및 제2 계면 산화막(25)으로 각각 TiN 및 TiOx 사용될 경우에, 상부 금속층(30)과 제2 계면 산화막(25) 사이의 형성 엔탈피 관계를 도 2b를 참고하여 설명한다.
상부 금속층(30) 및 제2 계면 산화막(25)은 동일한 금속 원소인 티타늄을 포함하되, 상부 금속층(30)은 금속 질화물이고, 제2 계면 산화막(25)은 금속 산화물이다.
상부 금속층(30)에 포함되는 질화 티타늄의 형성 엔탈피는 제2 계면 산화막(25)에 포함될 수 있는 산화 티타늄(TiOx)의 형성 엔탈피보다 높다. 도 2b에서, 여러 종류의 산화 티타늄의 형성 엔탈피는 질화 티타늄의 형성 엔탈피보다 낮기 때문에, 산화 티타늄을 포함하는 제2 계면 산화막(25)는 질화 티타늄을 포함하는 상부 금속층(30)보다 에너지적으로 안정한 상태에 있게 된다.
유전막(20)에 포함된 산소가 질화 티타늄을 포함하는 상부 금속층(30)로 확산하여 이동하기 위해, 산화물 유전막(20)에 포함된 산소는 질화 티타늄보다 에너지적으로 안정한 산화 티타늄을 포함하는 제2 계면 산화막(25)을 통과해야 한다. 하지만, 에너지적으로 안정한 산화 티타늄은 산소 확산에 대한 포텐셜 배리어 역할을 할 것이므로, 유전막(20)에서 질화 티타늄을 포함하는 상부 금속층(30)로의 산소 확산을 산화 티타늄을 포함하는 제2 계면 산화막(25)이 막아줄 수 있다.
다음으로, 제2 계면 산화막(25)의 역할 중의 하나는 제조 과정 중 유전막(20) 대신 상부 금속층(30)에 산소를 공급하는 산소 공여막 역할을 한다. 즉, 제2 계면 산화막(25)은 산소를 공급하는 산소 희생막일 수 있다.
상부 금속층(30)의 형성 엔탈피는 상부 금속층(30)를 산화시켜 형성되는 상부 금속층(30)의 산화물의 형성 엔탈피보다 높을 수 있다. 도 2b를 참고하면, 상부 금속층(30)에 포함될 수 있는 질화 티타늄은 산소와 반응하여 산화 티타늄으로 변화할 경우, 형성 엔탈피는 낮아진다. 즉, 질화 티타늄을 산화시키면, 질화 티타늄보다 에너지적으로 안정한 산화 티타늄이 형성된다.
즉, 유전막(20) 상에 상부 금속층(30)를 형성하면, 상부 금속층(30)는 유전막(20) 내에 포함되어 있는 산소를 가져와 에너지적으로 안정화되려고 한다. 하지만, 유전막(20) 내에 포함된 산소를 상부 금속층(30)에 빼앗기게 되면, 유전막(20)의 캐패시턴스는 낮아지고, 유전막의 신뢰성도 저하된다.
이와 같은 현상을 금속 산화물을 포함하는 제2 계면 산화막(25)의 도입을 통해 방지할 수 있다. 다시 말하면, 제2 계면 산화막(25)은 유전막(20)에 포함되는 산소가 상부 금속층(30)로 확산되는 것을 방지함과 동시에, 제2 계면 산화막(25) 자신이 가지고 있는 산소의 일부를 상부 금속층(30)에 제공을 하게 된다. 이를 통해, 제2 계면 산화막(15)은 유전막(20) 및 상부 금속층(30)를 포함하는 구조체의 전기적인 특성을 향상시킨다.
구체적으로, 상부 금속층(30)가 금속 질화물일 경우, 상부 금속층(30)의 금속 원자는 산소와 결합되어 산화물을 형성할 경우 에너지적으로 안정화될 수 있으므로, 상부 금속층(30)는 제2 계면 산화막(25)으로부터 공급되는 산소를 받아들일 수 있다. 하지만, 상부 금속층(30)의 형성 조건에 의해, 제2 계면 산화막(25)으로부터 상부 금속층(30)에 공급된 산소 원자는 금속 원소와 금속 산화물막을 형성하지 못하고, 상부 금속층(30)로부터 빠져나갈 수 있으나, 이에 제한되는 것은 아니다.
제조 공정 중, 제2 계면 산화막(25)은 금속 원소 하나 당 결합되는 산소 수가 감소됨으로써 형성된다. 다시 말하면, 제조 공정 중, 제2 계면 산화막(25)은 제2 프리 계면막(도 12의 25a)으로부터 변화되어 형성된다. 즉, 제2 프리 계면막이 제2 계면 산화막(25)으로 변화하면서 남는 산소 원자를 주변의 막, 즉 상부 금속층(30) 또는 유전막(20)에 제공할 수 있다. 유전막(20)은 화학양론(stoichiometry)를 맞춰 형성될 것이므로, 제2 계면 산화막(25)으로부터 발생하는 남는 산소 원자는 상부 금속층(30)에 공급될 수 있다.
또한, 제2 계면 산화막(25)이 형성되기 전의 프리 계면막은 화학양론 조성을 갖도록 형성될 수 있다. 따라서, 프리 계면막이 산소를 잃고 형성되는 제2 계면 산화막(25)은 비화학양론(nonstoichiometry) 조성을 갖는 화합물이 될 수 있다. 즉, 제2 계면 산화막(25)을 구성하는 물질들은 화학양론을 만족시키지 못하는 조성비로 결합될 수 있다.
다시 말하면, 제2 계면 산화막(25)에 포함된 산소 농도는 화학양론 조성을 갖도록 형성된 프리 계면막에 포함된 산소 농도보다 낮게 된다. 도 2b를 통해 구체적인 예를 들면, 프리 계면막은 화학양론 조성을 갖는 TiO2일 수 있지만, 프리 계면막이 산소 일부를 잃어 형성되는 제2 계면 산화막(25)은 화학양론 조성을 갖지 않는 TiOx(0〈x〈2)일 수 있다. TiO2와 TiOx에서의 산소 농도를 비교하면, 프리 계면막에 포함된 TiO2에서의 산소 농도가 제2 계면 산화막(25)에 포함된 TiOx에서의 산소 농도보다 높을 수 있다.
다음으로, 제2 계면 산화막(25)의 역할 중의 하나인 상부 금속층(30)에 포함되는 질소 원자가 상부 금속층(30)에서 유전막(20)으로 침투하는 것을 방지하는 것에 대해서 설명한다. 즉, 제 2계면 산화막(25)은 질소 확산 방지막의 역할을 할 수 있다.
상술한 것과 같이, 상부 금속층(30)는 금속 질화물을 포함할 수 있다. 상부 금속층(30)는 제2 계면 산화막(25)을 사용하지 않고, 유전막(20) 상에 상부 금속층(30)를 배치할 경우, 상부 금속층(30)에 포함되어 있는 질소 원자는 산화물 유전막(20)에 확산 침투되어, 유전막(20) 내에서 산질화물이 형성될 수 있다.
유전막(20) 내에 질소가 침투되어 산질화물막을 형성할 경우, 유전막(20)의 결정화 온도가 상승할 수 있다. 구체적으로, 유전막(20)의 결정화 온도보다 질소를 포함하는 유전막의 결정화 온도는 높다. 따라서, 제조 공정 중, 증착된 유전막(20)을 결정화 시키기 위해서 더 높은 온도로 유전막(20)을 열처리해줘야 한다. 만약, 질소를 포함하지 않은 유전막(20)이 결정화될 수 있는 온도에서, 질소가 침투된 유전막(20)을 결정화할 경우, 질소가 포함된 유전막(20)은 결정화가 잘 이뤄지지 않아 결정성이 나빠진다.
하지만, 유전막(20) 및 상부 금속층(30) 사이에 질소의 침투를 방지할 수 있는 제2 계면 산화막(25)을 삽입함으로써, 유전막(20)은 낮은 온도에서도 결정화가 잘 이뤄질 수 있다. 이를 통해, 유전막(20)의 결정성을 향상되게 된다.
이상, 상부 금속층(30)과 제2 계면 산화막(25)과의 상호 관계, 제2 계면 산화막(25)과 유전막(20)과의 상호 관계를 서술하였다.
본 실시예에 있어서, 제1 계면 산화막(15)과 제2 계면 산화막(25)는 서로 대응되는 구성일 수 있다. 즉, 상부 금속층(30)에 대한 제2 계면 산화막(25)의 역할과, 하부 금속층(10)에 대한 제1 계면 산화막(15)의 역할은 실질적으로 동일할 수 있다.
나아가, 유전막(20)에 대한 제2 계면 산화막(25)의 역할과, 유전막(20)에 대한 제1 계면 산화막(15)의 역할은 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략한다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 본 발명의 제1 및 제2 계면 산화막(15, 25)은 둘 중 하나만 존재할 수도 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자에 대해서 설명한다. 본 실시예는 상부 금속층(3)과 유전막(20) 사이에 제2 계면 산화막을 미포함하는 것을 제외하고는 상술한 제1 실시예예 따른 반도체 소자와 실질적으로 동일하다. 따라서, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 생략하기로 한다.
도 3을 참고하면, 반도체 소자(2)는 하부 금속층(10), 제1 계면 산화막(15), 유전막(20) 및 상부 금속층(30)를 포함한다.
하부 금속층(10) 상에 제1 계면 산화막(15), 유전막(20) 및 상부 금속층(30)이 순차적으로 형성된다.
제1 계면 산화막(15)은 유전막(20)이 형성되기 전에 형성되어, 유전막(20)이 포함하는 산소가 하부 금속층(30)으로 침투하는 것을 방지할 수 있다. 또한, 상술한 바와 같이, 제1 계면 산화막(15)은 유전막(20)과 하부 금속층(10)에 대하여 다양한 역할을 수행할 수 있다.
도 4 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 4 내지 도 12를 참조하여, 도 1에 도시된, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
본 발명에 따른 반도체 소자 제조 방법으로, ALD 공정, CVD 공정 등이 이용될 수 있지만, 본 실시예에 있어서는 ALD 공정을 예로 들어 설명한다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. ALD 공정은 인시츄(in-situ) 공정으로 진행될 수 있다. 다시 말해서, 하나의 챔버(800) 내에서 제1 실시예에 따른 반도체 소자(1)를 형성할 수 있다. 다만, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 하부 금속층(10) 및 상부 금속층(30)은 티타늄 질화막인 것으로 가정하고, 제1 계면 산화막(15) 및 제2 계면 산화막(25)는 티타늄 산화막인 것으로 가정하고, 유전막(20)은 지르코늄 산화막인 것으로 가정하여 설명한다. 이는 설명의 편의를 위한 것으로, 이로 인해 본 발명의 기술적 사상이 제한되는 것은 아니다. 따라서, 유전막(20)은 지르코늄 산화막과 알루미늄 산화막의 적층 구조일 수 있다.
우선, 챔버(800) 내에, 하부 금속층(10)을 형성할 수 있다. 하부 금속층(10)은 TDMAT{tetrakis(dimethylamino)titanium; Ti[N(CH3)2]4}, TDEAT{tetrakis(diethylamino)titanium; Ti[N(C2H5)2]4} 또는 TEMAT{tetrakis(ethylmethylamino)titanium; Ti[N(C2H5)CH3]4}중 어느 하나를 티타늄 전구체(precusor) 물질로 사용하여, 암모니아(NH3) 가스를 공급하면서 반응시켜 형성할 수 있다.
또한, 상기 단계에서 하부 금속층(10) 형성 중에 수차례 N2 및 H2 플라즈마 처리함으로써, 하부 금속층(10)이 포함하는 티타늄 질화막(TiN) 내의 탄소 등과 같은 불순물을 제거하는 공정을 더 포함할 수 있다.
이어서, 도 4를 참조하면, 챔버(800) 내에 상기 암모니아 가스의 공급을 차단하고, 상기 티타늄 전구체를 포함하는 가스를 주입(201)하고, 산화 가스(201)을 주입한다. 상기 산화 가스는 O2, O3 및 H2O를 포함하는 그룹에서 선택된 하나 또는 그 조합일 수 있다.
이를 통해, 도 5의 제1 프리 계면 산화막(15a)이 하부 금속층(10) 상에 형성된다. 상기 제1 프리 계면 산화막(15a)은 티타늄 산화막일 수 있다
제1 프리 계면 산화막(15a)은 제4 압력 이하에서, 상기 산화 가스와의 반응을 통하여 산화 공정이 수행될 수 있다. 상기 제4 압력은 40Pa일 수 있다.
이어서, 도 5를 참조하면, 제1 프리 계면 산화막(15a) 상에, 금속 전구체 물질 포함하는 가스를 주입(203)하고, 선택적으로 플로우(flow) 가스를 동시에 주입(205)할 수 있다. 이를 통해, 상기 금속 전구체 물질을 제1 프리 계면 산화막(15a) 상에 흡착시킬 수 있다. 상기 플로우 가스는 불활성 기체일 수 있다.
유전막(20)으로 지르코늄 산화막을 이용하는 경우를 예를 들어 설명하면, 챔버(800) 내에 소스 가스로 TEMAZ[tetra-ethyl-methyl amino zirconium; Zr(N(CH3)(C2H5))4]를 공급할 수 있다. 이 때, 소스 가스로 TEMAZ 외에 TDEAZ[tetrakis - diethylamino - zirconium; Zr(N(C2H5)2)4] 또는 TEMAZ[tetrakis - methylethylamino - zirconium; Zr(N(CH3)(C2H5))4] 등을 사용할 수도 있다. 또한, 상기 금속 전구체 물질은 Hf, Al, Zr, La, Ba, Sr, Ti 및 Pb 중 하나를 포함할 수 있다.
한편, 본 실시예에 있어서, 제1 프리 계면 산화막(15a)은 티타늄 산화물(TiOy, 0〈y〈2)일 수 있으며, 제1 프리 계면 산화막(15a)은 유전막(20)가 형성되는 동안, 제1 계면 산화막(15)로 변화하여, 하부 금속층(10)과 유전막(20) 사이에 제1 계면 산화막(15)이 형성된다. 제1 계면 산화막(15)의 형성 엔탈피는 제1 프리 계면 산화막(15a)의 형성 엔탈피보다 낮다. 또한, 유전막(20)의 형성 엔탈피는 제1 계면 산화막(15)의 형성 엔탈피보다 높다.
도 5의 단계를 통해, 제1 프리 계면 산화막(15a) 또는 제1 계면 산화막(15) 상에, 지르코늄 전구체 물질을 포함하는 프리 유전막(20a)가 형성될 수 있다. 프리 유전막(20a)을 형성하는 단계는, 제1 압력 이하의 압력에서 수행될 수 있다. 상기 제1 압력은 120Pa일 수 있다.
도 6을 참조하면, 제1 계면 산화막(15) (또는, 제1 프리 계면 산화막(15a)) 상에, 상기 금속 전구체 물질을 포함하는 프리 유전막(20a)이 형성된다.
프리 유전막(20a)에 제1 퍼지 가스가 주입(207)될 수 있다. 제1 퍼지 가스가 주입되어, 상기 미반응 금속 전구체 물질을 퍼지(purge)하는 제1 퍼지 공정을 수행할 수 있다. 상기 제1 퍼지 공정은 제2 압력 이하에서 수행될 수 있다. 상기 제2 압력은 10Pa일 수 있다.
본 발명에 있어서, 상기 제2 압력은 상기 제1 압력보다 낮을 수 있다. 또한, 본 발명에 있어서, 상기 제1 압력은 상기 제2 압력보다 10배 이상 클 수 있다. 다만, 이에 제한되는 것은 아니다.
상기 제1 퍼지 가스로는 불활성 가스가 사용될 수 있으며, 불활성 가스는 Ar, He, Kr, Xe 및 N2, 또는 이들의 조합일 수 있다.
도 7을 참조하면, 상기 제1 퍼지 공정 이후에, 제1 진공(vacuum) 공정을 수행한다. 상기 제1 진공 공정은 챔버(800) 내의 압력을 감소시키는 공정이며, 상기 진공 공정은 제3 압력에서 수행될 수 있다. 제3 압력은 5Pa일 수 있다. 제3 압력은 상기 제1 및 제2 압력보다 작을 수 있다.
한편, 본 실시예에 있어서, 도 6의 제1 퍼지 공정과 도 7의 제1 진공 공정은 모두 10Pa 이하의 압력에서 수행될 수 있다. 이 경우, 프리 유전막(20a)을 보다 균일하게 형성할 수 있다.
도 5, 도 6 및 도 7의 단계를 통해, 제1 계면 산화막(15) 상에 프리 유전막(20a)을 균일하고 안정적으로 형성할 수 있다. 본 실시예에 있어서, 도 5, 도 6 및 도 7의 단계는 금속 전구체 물질을 흡착시키는 제1 공정으로 지칭될 수 있다. 본 실시예에 있어서, 상기 제1 공정은 2회 이상 반복하여 순차적으로 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 8을 참조하면, 프리 유전막(20a) 상에 산화 가스를 주입(201)한다. 상기 산화 가스는 산화 반응 가스이며, O2, O3 및 H2O를 포함하는 그룹에서 선택된 하나 또는 그 조합일 수 있다. 산화 가스 주입(201)을 통해, 제1 계면 산화막(15) 상에 유전막(20)이 형성된다. 유전막(20)의 형성 공정은, 제1 압력 이하의 압력에서 수행될 수 있다. 상기 제1 압력은 120Pa일 수 있다.
도 9를 참조하면, 유전막(20) 상에 제2 퍼지 가스가 주입(207) 될 수 있다. 제2 퍼지 가스가 주입되어, 미반응 물질을 제거하는 제2 퍼지 공정을 수행할 수 있다. 상기 제2 퍼지 공정은 제2 압력 이하에서 수행될 수 있다. 상기 제2 압력은 10Pa일 수 있다. 따라서, 상술한 바와 같이 상기 제1 압력과 상기 제2 압력은 10배이상 차이날 수 있다. 즉, 제1 압력이 상기 제2 압력보다 10배 이상 클 수 있다.
도 10을 참조하면, 상기 제2 퍼지 공정 이후에, 제2 진공(vacuum) 공정을 수행한다. 상기 제2 진공 공정은 챔버(800) 내의 압력을 감소시키는 공정이며, 상기 제2 진공 공정은 제3 압력 이하에서 수행될 수 있다. 상기 제3 압력은 5Pa 일 수 있다.
본 실시예에 있어서, 도 8, 도 9 및 도 10의 단계는 금속 전구체 물질을 반응시켜 유전막을 형성하는 제2 공정으로 지칭될 수 있다. 본 실시예에 있어서, 상기 제2 공정은 2회 이상 반복하여 수행될 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 실시예에 있어서, 상기 제1 공정과 상기 제2 공정 사이에서, 추가적인 퍼지 공정과 추가적인 진공 공정이 각각 10Pa 이하의 압력과 5Pa 이하의 압력에서 수행될 수 있다. 다만, 이에 제한되는 것은 아니며, 상기 추가적인 퍼지 공정과 상기 추가적인 진공 공정은 생략될 수 있다.
도 11을 참조하면, 유전막(20) 상에 티타늄 전구체를 포함하는 가스 및 산화 가스를 주입(201)하여, 도 12의 제2 프리 계면 산화막(25a)를 형성한다. 도 12를 참조하면, 제2 프리 계면 산화막(25a) 상에 티타늄 전구체 물질을 포함하는 가스와 암모니아 가스를 주입(207)하여, 도 1의 상부 금속층(30)을 형성한다.
상부 금속층(30)이 형성되는 동안, 제2 프리 계면 산화막(25a)은 제2 계면 산화막(25)으로 변화하여, 상부 금속층(30)와 유전막(20) 사이에 제2 계면 산화막 (25)이 형성된다.
제2 계면 산화막(25)의 형성 엔탈피(H2)는 제2 프리 계면 산화막(25a)의 형성 엔탈피(H3)보다 낮다. 즉, 상부 금속층(30)이 형성되는 동안, 제2 프리 계면 산화막(25a)은 제2 프리 계면 산화막(25a)보다 형성 엔탈피가 낮은 제2 계면 산화막(25)으로 변화한다.
또한, 제2 프리 계면 산화막(25a)이 변화되어 형성되는 제2 계면 산화막(25)의 형성 엔탈피(H2)는 상부 금속층(30)의 형성 엔탈피(H1)보다 낮다. 즉, 상부 금속층(30)의 형성 엔탈피(H1)는 계면막(25)의 형성 엔탈피(H2)보다 높다.
상부 금속층(30)가 형성되는 동안, 제2 프리 계면 산화막(25a)은 제2 프리 계면 산화막(25a)에 내에 포함되어 있던 산소 원자 일부는 상부 금속층(30)로 제공한다. 이와 동시에, 제2 프리 계면 산화막(25a)은 유전막(20)에 내에 포함되어 있는 산소 원자가 상부 금속층(30)로 확산되지 않도록 막아준다. 또한, 제2 프리 계면 산화막(25a)은 상부 금속층(30)를 형성할 때 제공되는 질소 원자가 유전막(20)에 침투되지 않도록 막아준다.
제2 프리 계면 산화막(25a)에 포함된 산소의 일부가 상부 금속층(30)에 제공되므로, 제2 프리 계면 산화막(25a)에서 금속 원자 하나당 결합된 산소의 수는 제2 계면 산화막(25)에서 금속 원자 하나당 결합된 산소의 수보다 많다. 즉, 프리 계면막(25a)이 제2 계면 산화막(25)으로 변화하는 것은 환원 반응이고, 제2 프리 계면 산화막(25a)이 제2 계면 산화막(25)으로 변화하는 반응의 산화 엔탈피는 양의 값을 갖게 된다.
제2 프리 계면 산화막(25a)에서 산소 원자가 상부 금속층(30)으로 제공됨으로써 제2 계면 산화막(25)이 형성되므로, 제2 계면 산화막(25) 내부에는 산소 공격자점이 포함되게 된다. 제2 계면 산화막(25) 내에 포함된 산소 공격자점은 일종의 결함으로, 전류가 흐를 수 있는 경로 역할을 할 수 있다. 따라서, 제2 계면 산화막(25)은 금속 산화물로 구성되지만, 제2 계면 산화막(25)은 전기가 통하는 도전성막이 될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 제2 프리 계면 산화막(25a)은 화학양론(stoichiometry)가 성립되는 화합물로 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 프리 계면 산화막(25a)은 화학양론이 성립되는 금속 산화물에 산소를 과하게 포함시킨 과 산소 금속 산화물(oxygen rich metal oxide)일 수 있다.
도 13을 참조하여, 본 발명의 제3 실시예 및 제4 실시예에 따른 반도체 소자의 레이아웃을 설명한다.
도 13은 본 발명의 제3 실시예 및 제4 실시예에 따른 반도체 소자의 레이아웃도이다. 즉, 도 13은 정보 저장부가 형성되기 이전까지의 레이아웃을 보여준다.
도 13을 참고하면, 본 발명의 실시예들에 따른 반도체 소자에서, 단위 활성 영역(103)은 기판(100) 내에 소자 분리 영역(105)을 형성함으로써 정의된다.
구체적으로 설명하면, 단위 활성 영역(103)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(130)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(170)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 13에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 활성 영역(103)과 비트 라인(170)을 연결하는 비트 라인 컨택(160)과, 단위 활성 영역(103)과 캐패시터를 연결하는 스토리지 노드 컨택(180)(도 14의 제2 컨택 플러그) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
도 14를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자에 대해 설명한다.
도 14는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 14는 도 13의 AA를 자른 단면도로서, 커패시터를 포함하는 반도체 소자를 설명하기 위한 도면이다.
도 14를 참고하면, 반도체 소자(3)은 기판(100), 트랜지스터(T), 비트 라인(170) 및 캐패시터(C)를 포함할 수 있다.
기판(100)에는 단위 활성 영역(103)과 소자 분리 영역(105)이 형성되어 있다. 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 소자 분리 영역(105)은 STI(Shallow Trench Isolation) 공정을 통하여 형성될 수 있다. 도 13에서 제1 방향(DR1)으로 연장된 단위 활성 영역(103)은 소자 분리 영역(105)에 의해 한정될 수 있다.
1개의 단위 활성 영역(103) 내에 2개의 트랜지스터(T)가 형성될 수 있다. 두 개의 트랜지스터(T)는 단위 활성 영역(103)을 가로지르도록 형성된 2개의 게이트 전극(130)과 2개의 게이트 전극(130) 사이의 단위 활성 영역(103) 내에 형성된 제1 불순물 영역(107a)과 각각의 게이트 전극(130)과 소자 분리 영역(105) 사이에 형성된 제2 불순물 영역(107b)을 포함한다. 즉, 2개의 트랜지스터(T)는 제1 불순물 영역(107a)을 공유하고, 제2 불순물 영역(107b)을 공유하지 않는다.
각각의 트랜지스터(T)는 게이트 절연막(120), 게이트 전극(130) 및 캡핑 패턴(140)을 포함할 수 있다.
게이트 절연막(120)은 기판(100) 내에 형성된 트렌치(110)의 측면 및 바닥면을 따라 형성될 수 있다. 게이트 절연막(120)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 유전체를 포함할 수 있다. 도 14에서, 게이트 절연막(120)은 트렌치(110)의 측면에 전체적으로 형성되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 게이트 절연막(120)은 트렌치(110)의 측면 하부에 접하여 형성되고, 트렌치(110)의 측면 상부에는 이 후에 설명할 캡핑 패턴(140)이 접하여 형성될 수 있다.
게이트 전극(130)은 트렌치(110)를 완전히 채우지 않고, 트렌치(110)의 일부를 채우도록 형성될 수 있다. 즉, 게이트 전극(130)은 리세스된 형태일 수 있다. 게이트 전극(130)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 캡핑 패턴(140)은 게이트 전극(130) 상에, 트렌치(110)를 채우도록 형성될 수 있다. 캡핑 패턴(140)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 도 14에서, 캡핑 패턴(140)은 게이트 전극(130)과 트렌치(110)의 측벽에 형성된 게이트 절연막(120) 사이를 채우는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 캡핑 패턴(140)은 기판(100) 즉, 제1 불순물 영역(107a) 및 제2 불순물 영역(107b)와 접하여 형성될 수 있다.
본 발명의 제3 실시예에 따른 반도체 소자에서, 트랜지스터(T)는 매립된 채널을 갖는 트랜지스터(buried channel array transistor; BCAT)으로 설명하고 있으나, 이에 제한되는 것은 아니다. 즉, 트랜지스터(T)는 플레나(planar) 구조의 트랜지스터 또는 기둥(pillar) 형상의 단위 활성 영역(103)에 형성된 수직 채널을 갖는 트랜지스터(vertical channel array transistor; VCAT) 구조 등의 다양한 구조를 가질 수 있다.
기판(100) 상에 층간 절연막(150)이 형성될 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(150)은 단일층 또는 다층일 수 있다.
층간 절연막(150) 내에 제1 불순물 영역(107a)과 전기적으로 연결되는 제1 콘택 플러그(비트 라인 컨택)(160)가 형성될 수 있다. 제1 콘택 플러그(160)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 컨택 플러그(160) 상에, 제1 콘택 플러그(160)을 매개로 제1 불순물 영역(107a)와 전기적으로 연결되는 비트 라인(170)이 형성될 수 있다. 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(150) 내에, 층간 절연막(150)을 관통하여, 제2 컨택 플러그(180)가 형성될 수 있다. 제2 컨택 플러그(180)은 제2 불순물 영역(107b)와 전기적으로 연결될 수 있다. 제2 컨택 플러그(180)은 스토리지 노드 컨택을 포함할 수 있다. 제2 컨택 플러그(180)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(150) 상에, 제2 불순물 영역(107b)와 전기적으로 연결되는 커패시터(C)가 형성될 수 있다. 커패시터(C)는 제2 컨택 플러그(180)를 매개로 제2 불순물 영역(107b)와 전기적으로 연결될 수 있다.
커패시터(C)는 하부 전극(200), 제1 계면막(210), 제2 계면막(215), 커패시터 유전막(220) 및 상부 전극(230)을 포함한다. 도 1과 참고하면, 하부 전극(200)은 하부 금속층(10)일 수 있고, 제1 계면막(210)은 제1 계면 산화막(15)일 수 있고, 커패시터 유전막(220)은 유전막(20)일 수 있고, 제2 계면막(215)는 제2 계면 산화막(25)일 수 있고, 상부 전극(230)은 상부 금속층(30)일 수 있다. 따라서, 커패시터(C)는 도 4 및 도 12를 통해 설명한 반도체 소자 제조 방법으로 형성될 수 있다.
따라서, 커패시터 유전막(220)은 금속 전구체 물질을 흡착시키는 공정, 상기 제1 퍼지 공정, 상기 제2 진공 공정을 순차적으로 포함하는 제1 공정과, 흡착된 금속 전구체 물질을 산화시키는 공정, 상기 제2 퍼지 공정, 상기 제2 진공 공정을 순차적으로 포함하는 제2 공정을 포함할 수 있다.
상술한 바와 같이, 상기 제1 퍼지 공정과 제2 퍼지 공정은 제2 압력 이하에서 수행될 수 있다. 상기 제2 압력은 10Pa일 수 있다. 상기 제1 진공 공정과 상기 제2 진공 공정은 제3 압력 이하에서 수행될 수 있다. 상기 제3 압력은 5Pa일 수 있다.
본 발명의 제3 실시예에 따른 반도체 소자에서, 하부 전극(200)은 내벽과 외벽을 포함하는 실린더 형상일 수 있다. 하부 전극(200)은 종횡비(aspect ratio)가 30 이상인 실린더 형성일 수 있다. 하부 전극(200)의 종횡비가 큰 경우, 내벽 상에, 균일한 계면막 및 유전막이 형성되기 어렵다. 그러나, 본 발명에 있어서, 상기 제1 퍼지 공정과 제2 퍼지 공정은 10Pa 이하의 압력에서 수행되고, 상기 제1 진공 공정과 상기 제2 진공 공정은 5Pa 이하의 압력에서 수행될 수 있으므로, 하부 전극(200)이 실린더 형상인 경우에도, 내부에 균일하게 산화된 계면막과 균일한 두께를 가지는 유전막을 형성할 수 있다.
하부 전극(200)은 기판(100) 상에 돌출되어 형성되고, 제2 컨택 플러그(180)와 전기적으로 연결된다. 기판(100) 상에 돌출되어 형성되는 하부 전극(200)은 일 방향 즉, 기판(100)의 두께 방향으로 길게 연장될 수 있다.
본 발명의 제3 실시예에 따른 반도체 소자에서, 하부 전극(200)은 내벽과 외벽을 포함하는 실린더 형상일 수 있으나, 도 14에 도시되는 실린더 형상은 설명의 편이를 위한 것일 뿐, 이에 제한되는 것이므로, 하부 전극(200)은 다양한 형상의 실린더 형상을 가질 수 있음은 물론이다.
제1 계면막(210)이 하부 전극(200) 상에 형성된다. 제1 계면막(210)은 실린더 형상의 하부 전극(200)의 내벽 및 외벽을 따라 형성될 수 있다.
커패시터 유전막(220)이 제1 계면막(210) 상에 형성된다. 제2 계면막(215)이 캐패시터 유전막(220) 상에 형성된다. 도 1 내지 도 3에서 설명한 것과 같이, 제1 및 제2 계면막(210, 215)은 금속 산화물로 구성된 제1 계면 산화막(15) 및 제2 계면 산화막(25)이 될 수 있고, 제2 형성 엔탈피(H2)를 가질 수 있다.
상부 전극(230)은 제2 계면막(215) 상에서, 제2 계면막(215)과 접하여 형성된다.
도 14에서, 상부 전극(230)은 층간 절연막(150) 상에 판상 형태로 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 상부 전극(230)은 실린더 형상의 하부 전극(200)의 내벽 및 외벽을 따라 형성될 수 있음은 물론이다.
도 15을 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자에 대해 설명한다. 본 실시예는 상술한 제3 실시예에 따른 반도체 소자와 비교하여, 제2 계면막(215)를 포함하지 않는 점을 제외하고는 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
도 15은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 15는 도 13의 AA를 자른 단면도로서, 커패시터를 포함하는 반도체 소자를 설명하기 위한 도면이다.
도 16는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 16를 참고하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(1130)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(1130)는 DRAM을 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 17을 참고하면, 본 발명의 다양한 실시예들에 따른 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 18는 태블릿 PC(1200)을 도시한 도면이고, 도 19은 노트북(1300)을 도시한 도면이며, 도 20은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치들 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 하부 금속층
15: 제1 계면 산화막
20: 유전막
25: 제2 계면 산화막
30: 상부 금속층

Claims (10)

  1. 하부 금속층을 형성하고,
    상기 하부 금속층 상에, 제1 계면 산화막을 형성하고,
    상기 제1 계면 산화막 상에 금속 전구체를 제공하여, 상기 금속 전구체를 흡착하는 공정을 제1 압력 이하에서 수행하고,
    미흡착된 상기 금속 전구체를 제거하는 제1 퍼지(purge) 공정을, 상기 제1 압력보다 낮은 제2 압력 이하에서 수행하고,
    상기 제1 퍼지 공정을 수행한 후, 상기 제2 압력보다 낮은 제3 압력에서 제1 진공 공정을 수행하고,
    상기 제1 진공 공정을 수행한 후, 흡착된 상기 금속 전구체와 반응하는 산화 가스를 제공하는 공정을, 상기 제1 압력 이하에서 수행하고,
    미흡착된 상기 산화 가스를 제거하는 제2 퍼지 공정을, 상기 제2 압력 이하에서 수행하여 유전막을 형성하고,
    상기 유전막 상에 상부 금속층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 금속 전구체를 흡착하는 공정과, 상기 제1 퍼지 공정과 상기 제1 진공 공정을 순차적으로 반복 수행하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 퍼지 공정을 수행한 후, 상기 제2 압력보다 낮은 상기 제3 압력에서 수행하는 제2 진공 공정을 더 수행하는 것을 포함하는 반도체 소자 제조 방법.
  5. 제 4항에 있어서,
    상기 산화 가스를 제공하는 공정과, 상기 제2 퍼지 공정과 상기 제2 진공 공정을 순차적으로 반복 수행하는 것을 더 포함하는 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 압력은 10Pa인 반도체 소자 제조 방법.
  7. 제 1항에 있어서,
    상기 하부 금속층은 실린더 형상인 반도체 소자 제조 방법.
  8. 제1 항에 있어서,
    제1 계면 산화막을 형성하는 것은, 상기 제1 압력보다 낮고, 상기 제2 압력보다 높은 제4 압력 이하에서 수행되는 산화 공정을 포함하는 반도체 소자 제조 방법.
  9. 제 1항에 있어서,
    상기 제1 압력은 상기 제2 압력의 10배 이상인 반도체 소자 제조 방법.
  10. 티타늄 질화막을 포함하고, 실린더 형상인 하부 전극을 형성하고,
    상기 하부 전극 상에, 티타늄 산화막을 포함하는 제1 계면막을 형성하고,
    상기 제1 계면막 상에 지르코늄 전구체를 제공하여, 상기 지르코늄 전구체를 흡착하고,
    미흡착된 상기 지르코늄 전구체를 제거하는 제1 퍼지(purge) 공정을, 10Pa 압력 이하에서 수행하고,
    상기 제1 퍼지 공정을 수행한 후, 5Pa 압력 이하에서 진공 공정을 수행하고,
    상기 진공 공정을 수행한 후, 흡착된 상기 지르코늄 전구체와 반응하는 산화 가스를 제공하여 유전막을 형성하고,
    상기 유전막 상에 상부 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
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