KR102622419B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치는, 반도체 기판 상에 배치되는 복수개의 도전 기둥들; 상기 도전 기둥들의 일 측면들과 부분적으로 접하며 상기 도전 기둥들을 연결하되, 상기 도전 기둥들의 다른 측면들을 노출시키는 제 1 지지 홀들을 포함하는 제 1 지지 패턴; 상기 제 1 지지 패턴과 접하지 않고 노출되는 상기 도전 기둥들의 표면들과 접하되, 상기 제 1 지지 패턴을 노출시키는 캐핑 도전 패턴; 및 상기 제 1 지지 패턴과 상기 캐핑 도전 패턴을 덮되 상기 도전 기둥들과는 이격된 유전막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 장치의 고집적화 경향이 심화되고 있다. 반도체 장치의 고집적화를 위하여, 반도체 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시 예들에 따른 반도체 장치는, 반도체 기판 상에 배치되는 복수개의 도전 기둥들; 상기 도전 기둥들의 일 측면들과 부분적으로 접하며 상기 도전 기둥들을 연결하되, 상기 도전 기둥들의 다른 측면들을 노출시키는 제 1 지지 홀들을 포함하는 제 1 지지 패턴; 상기 제 1 지지 패턴과 접하지 않고 노출되는 상기 도전 기둥들의 표면들과 접하되, 상기 제 1 지지 패턴을 노출시키는 캐핑 도전 패턴; 및 상기 제 1 지지 패턴과 상기 캐핑 도전 패턴을 덮되 상기 도전 기둥들과는 이격된 유전막을 포함한다.
본 발명의 일 양태에 따른 반도체 장치는, 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴; 상기 기판 내에 배치되며 상기 활성 영역을 가로지르는 워드라인; 상기 워드라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역; 상기 워드라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역; 상기 제 1 불순물 영역과 연결되며 상기 기판을 가로지르는 비트라인들; 상기 제 2 불순물 영역과 연결되는 하부 전극 콘택; 상기 하부 전극 콘택 상의 도전 기둥; 상기 도전 기둥의 일 측면과 접하는 지지 패턴; 상기 지지 패턴과 접하지 않고 노출된 상기 도전 기둥의 표면과 접하되 상기 지지 패턴을 노출시키는 캐핑 도전 패턴; 및 상기 지지 패턴과 상기 캐핑 도전 패턴을 덮되 상기 도전 기둥과는 이격된 유전막을 포함한다.
본 발명의 다른 양태에 따른 반도체 장치는, 반도체 기판 상에 배치되는 복수개의 도전 기둥들; 상기 도전 기둥들의 일 측면들과 부분적으로 접하며 상기 도전 기둥들을 연결하되, 상기 도전 기둥들의 다른 측면들을 노출시키는 지지 홀들을 포함하는 지지 패턴; 및 상기 지지 패턴과 접하지 않고 노출되는 상기 도전 기둥들의 표면들과 접하되, 상기 지지 패턴을 노출시키는 캐핑 도전 패턴을 포함하되, 상기 지지 패턴과 상기 도전 기둥이 접하는 영역에 인접하여, 상기 캐핑 도전 패턴의 두께는 상기 지지 패턴에 인접할수록 얇아진다.
본 발명의 또 다른 양태에 따른 반도체 장치는, 기판 상에 배치되는 몰드막; 상기 몰드막을 관통하여 상기 기판에 인접하되 속이 빈 컵 형태를 가지는 도전 기둥; 상기 몰드막과 접하지 않고 상기 도전 기둥의 상부면, 내부 측면 및 내부 바닥면과 접하는 캐핑 도전 패턴; 및 상기 캐핑 도전 패턴 및 상기 몰드막을 덮되 상기 도전 기둥과는 이격된 유전막을 포함한다.
본 발명의 또 다른 양태에 따른 반도체 장치는, 기판 상에 배치되는 교대로 층간절연막들; 상기 층간절연막들 사이에 각각 배치되며 각각 속이 빈 실린더 형태를 가지는 제 1 도전 패턴; 상기 제 1 도전 패턴의 내부 면들과 측면을 덮되 상기 층간절연막들과 접하지 않는 캐핑 도전 패턴; 및 상기 캐핑 도전 패턴 및 상기 층간절연막들과 접하되 상기 제 1 도전 패턴과 이격 되는 유전막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시 예들에 따른 반도체 장치의 제조 방법은, 기판 상에 제 1 몰드막과 제 1 지지막을 차례로 적층하는 단계; 상기 제 1 몰드막과 상기 제 1 지지막을 관통하여 상기 기판에 인접하는 제 1 도전 기둥들을 형성하는 단계; 상기 제 1 지지막을 식각하여 상기 제 1 몰드막을 노출시키는 제 1 지지홀을 포함하되 상기 제 1 도전 기둥들의 측면들과 부분적으로 접하는 제 1 지지 패턴을 형성하는 단계; 상기 제 1 지지홀을 통해 상기 제 1 몰드막을 제거하여 상기 제 1 도전 기둥들의 표면을 노출시키는 단계; 및 상기 제 1 지지 패턴과 접하지 않고 노출된 상기 제 1 도전 기둥들의 표면만을 선택적으로 덮는 캐핑 도전 패턴을 형성하는 단계를 포함한다.
본 발명의 개념에 따른 반도체 장치에서는 하부전극이 도전 기둥과 이의 노출된 표면을 덮는 캐핑 도전 패턴으로 구성된다. 지지 패턴들과 접하지 않는 도전 기둥들의 모든 표면이 상기 도전 기둥들 보다 높은 일 함수를 가지는 물질로 구성되는 캐핑 도전 패턴으로 덮인다. 이로써, 유전막이 일 함수가 상대적으로 낮은 도전 기둥들과 이격 되므로, 하부전극에 저장된 전자들이 유전막 등을 통해 빠져나가기 어렵게 되어, 누설전류가 감소하고 하부전극에 저장된 전기적 정보인 전자들을 잘 보유할 수 있다. 이로써 반도체 장치의 신뢰도를 향상시킬 수 있다.
또한 본 발명의 개념에 따른 반도체 장치의 제조 방법에서는 영역 선택적 증착 공정을 이용하여 캐핑 도전 패턴이 도전 기둥의 노출된 표면 상에만 선택적으로 형성된다. 따라서 원하지 않는 영역의 캐핑 도전 패턴을 제거하기 위한 추가적인 공정을 필요로 하지 않아 공정을 단순화시키고 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A’선 및 B-B’선으로 자른 단면도들이다.
도 3은 도 2의 ‘P1’을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따라 반도체 장치를 제조하는 과정을 순차적으로 나타내는 순서도이다.
도 5a, 5b, 6b 및 7a 내지 7c는 본 발명의 실시예들에 따라 도 2의 단면을 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 도면들이다.
도 6a는 본 발명의 실시예들에 따라 도 1의 평면도를 가지는 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 8은 본 발명의 실험예의 결과를 나타내는 그래프이다.
도 9는 본 발명의 실시예들에 따라 도 1을 B-B’선으로 자른 단면도이다.
도 10은 본 발명의 실시예들에 따라 도 9의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 11은 본 발명의 실시예들에 따라 도 1을 B-B’선으로 자른 단면도이다.
도 12는 도 11의 ‘P2’ 부분을 확대한 도면이다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따라 도 11의 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 16은 도 15를 C-C’선 및 D-D’선으로 자른 단면도이다.
도 17a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 17b는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 19는 도 18을 F-F'선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선 및 B-B'선으로 자른 단면도들이다. 도 3은 도 2의 'P1'을 확대한 도면이다.
도 1 내지 도 3을 참조하면, 반도체 기판(102)을 제공한다. 상기 반도체 기판(102)은 예를 들면 실리콘 단결정 기판일 수 있다. 상기 반도체 기판(102) 상에 층간절연막(104)이 배치된다. 상기 층간절연막(104)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 층간절연막(104) 내에는 이를 관통하여 상기 반도체 기판(102)과 전기적으로 연결되는 복수개의 하부전극 콘택들(106)이 배치된다. 상기 하부전극 콘택들(106)은 불순물이 도핑된 폴리실리콘 패턴, 티타늄질화막 및 텅스텐 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 상기 반도체 기판(102)에는 소자분리막이 배치되어 활성 영역들을 정의할 수 있다. 상기 반도체 기판(102) 내에는 워드라인들이 매립될 수 있다. 상기 워드라인들은 게이트 절연막과 캐핑 패턴으로 인해 상기 반도체 기판(102)으로부터 절연될 수 있다. 상기 워드라인들 양측의 상기 반도체 기판(102)에는 불순물 주입 영역들이 배치되어 소오스/드레인 영역을 구성할 수 있다. 상기 워드라인들의 일 측의 상기 불순물 주입 영역들에는 각각 비트라인들이 전기적으로 연결될 수 있다. 상기 하부전극 콘택들(106)은 상기 워드라인들의 다른 측의 상기 불순물 주입 영역들에 각각 전기적으로 연결될 수 있다.
상기 층간절연막(104) 상에는 식각 저지막(108)이 배치될 수 있다. 상기 식각 저지막(108)은 예를 들면 실리콘 질화막, 실리콘붕소질화막(SiBN), 실리콘탄화질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 도전 기둥들(43)이 상기 식각 저지막(108)을 관통하여 상기 하부전극 콘택들(106)과 각각 접한다. 상기 도전 기둥들(43)은 원형 단면의 플러그 형태를 가질 수 있다. 상기 도전 기둥들(43)은 평면상 벌집 모양을 이루도록 배치될 수 있다. 즉, 하나의 도전 기둥(43)을 중심으로 6개의 도전 기둥들(43)이 육각형을 이루도록 배치될 수 있다. 상기 도전 기둥들(43)은 불순물이 도핑된 폴리실리콘, 금속, 금속 산화막, 및 금속 질화막 중 적어도 하나를 포함할 수 있다. 상기 도전 기둥들(43)은 바람직하게는 티타늄질화막을 포함할 수 있다.
상기 도전 기둥들(43)의 일 측면들은 제 1 지지 패턴(112a)과 제 2 지지 패턴(112b)과 접할 수 있다. 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 서로 이격될 수 있다. 상기 제 2 지지 패턴(112b)은 상기 제 1 지지 패턴(112a) 상에 위치할 수 있다. 상기 제 2 지지 패턴(112b)의 상부면은 상기 도전 기둥들(43)의 상부면들과 공면을 이룰 수 있다. 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 예를 들면 실리콘 질화막(SiN), 실리콘붕소질화막(SiBN), 실리콘탄화질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 서로 다른 두께를 가질 수 있다. 예를 들면 상기 제 2 지지 패턴(112b)은 상기 제 1 지지 패턴(112a)보다 두꺼울 수 있다. 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 각각 지지홀들(112h)을 가질 수 있다. 상기 제 1 지지 패턴(112a)은 제 1 지지홀들(112ha)을 가질 수 있다. 상기 제 2 지지 패턴(112b)은 제 2 지지홀들(112hb)을 가질 수 있다. 상기 제 1 지지홀들(112ha)과 상기 제 2 지지홀들(112hb)은 서로 수직적으로 중첩될 수 있다. 상기 지지홀들(112h)은 각각 서로 인접하는 세 개의 도전 기둥들(43)의 측벽을 노출시킬 수 있다.
상기 지지 패턴들(112a, 112b)과 접하지 않는 상기 도전 기둥들(43)의 표면들은 각각 캐핑 도전 패턴(53)으로 덮일 수 있다. 상기 캐핑 도전 패턴(53)은 상기 도전 기둥들(43)의 측면들과 상부면들과 접할 수 있다. 그러나 상기 캐핑 도전 패턴(53)은 상기 지지 패턴들(112a, 112b)을 덮지 않고 노출시킬 수 있다. 또한 상기 캐핑 도전 패턴(53)은 상기 식각 저지막(108)을 덮지 않고 노출시킬 수 있다. 상기 캐핑 도전 패턴(53)은 평면적으로 도 1에서 지지홀(112h) 안에 노출될 수 있다.
상기 캐핑 도전 패턴(53)은 금속, 금속 산화막, 및 금속 질화막 중 적어도 하나를 포함할 수 있다. 상기 캐핑 도전 패턴(53)은 상기 도전 기둥들(43)과 다른 금속을 포함할 수 있다. 상기 도전 기둥들(43)은 각각 제 1 물질을 포함하고 상기 캐핑 도전 패턴(53)은 제 2 물질을 포함하고, 상기 제 2 물질은 상기 제 1 물질의 일 함수(Work Function)보다 높은 일 함수를 가질 수 있다. 상기 제 1 물질의 비저항은 상기 제 2 물질의 비저항보다 작을 수 있다. 상기 도전 기둥들(43)과 상기 지지 패턴들(112a, 112b) 간의 접착력은 상기 캐핑 도전 패턴(53)과 상기 지지 패턴들(112a, 112b) 간의 접착력 보다 클 수 있다. 상기 캐핑 도전 패턴(53)은 바람직하게는 니오븀질화막(NbN), 몰리브덴 질화막(MoN), 탄탈륨질화막(TaN), 루테늄(Ru), 백금(Pt), 및 이리듐(Ir) 중 적어도 하나를 포함할 수 있다.
상기 캐핑 도전 패턴(53)은 0.3~50 Å의 두께를 가질 수 있다. 상기 캐핑 도전 패턴(53)은 전체적으로 대체로 균일한 두께로 형성될 수 있다. 그러나, 도 3과 같이 상기 제 2 지지 패턴(112b)과 상기 도전 기둥들(43)이 접하는 영역들에 인접하여, 상기 캐핑 도전 패턴(53)의 두께는 상기 제 2 지지 패턴(112b)에 인접할수록 얇아질 수 있다. 도시하지는 않았지만, 이와 마찬가지로 상기 캐핑 도전 패턴(53)의 두께는 상기 제 1 지지 패턴(112a) 및 상기 식각 저지막(108)에 인접할수록 얇아질 수 있다. 도전 기둥들(43)과 이의 표면들을 각각 덮는 캐핑 도전 패턴(53)들은 하부 전극들(BE)을 구성할 수 있다.
상기 하부전극들(BE)과 상기 지지 패턴들(112a, 112b)의 표면은 유전막(DL)으로 균일한 두께로 덮일 수 있다. 상기 유전막(DL)은 예를 들면 실리콘 산화막, 또는 실리콘 산화막 보다 높은 유전율을 가지는 물질로 알루미늄 산화막 같은 금속 산화막의 단일막 또는 다중막으로 형성될 수 있다. 상기 유전막(DL)은 상기 캐핑 도전 패턴(53)에 의해 상기 도전 기둥들(43)과 접하지 않고 이격될 수 있다. 상기 유전막(DL) 상에는 상부전극(TE)이 배치될 수 있다. 상기 상부전극(TE)은 티타늄질화막, 텅스텐막, 불순물이 도핑된 폴리실리콘막 및 불순물이 도핑된 실리콘 게르마늄막 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 하부전극들(BE), 상기 유전막(DL) 및 상기 상부전극(TE)은 캐패시터(CAP)를 구성할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서는 하부전극(BE)이 도전 기둥(43)과 이의 노출된 모든 표면을 덮는 캐핑 도전 패턴(53)으로 구성된다. 지지 패턴들(112a, 112b)과 접하지 않는 도전 기둥들(43)의 모든 표면이 상기 도전 기둥들(43) 보다 높은 일 함수를 가지는 물질로 구성되는 캐핑 도전 패턴(53)으로 덮여 있다. 일 함수란 금속이나 반도체 내에 있는 전자를 표면에서 외부로 방출시키기 위해 필요한 열 또는 빛 등의 에너지를 의미한다. 따라서 일 함수가 클수록 전자를 표면에서 외부로 방출시키기 어렵게 되므로, 전자가 빠져나가지 못해 누설전류가 줄어들 수 있다. 즉, 하부전극(BE)의 표면에 일 함수가 상대적으로 높은 캐핑 도전 패턴(53)이 배치되고, 유전막(DL)이 일 함수가 상대적으로 낮은 도전 기둥들(43)과 이격되므로, 하부전극(BE)에 저장된 전자들이 유전막(DL) 등을 통해 빠져나가기 어렵게 되어, 누설전류가 감소하고 하부전극(BE)에 저장된 전기적 정보인 전자들을 잘 보유할 수 있다. 이로써 반도체 장치의 신뢰도를 향상시킬 수 있다. 또한 캐핑 도전 패턴(53)이 각각의 도전 기둥(43)을 덮되 서로 연결되지 않으므로, 하부 전극들(BE) 간의 쇼트(short)를 방지할 수 있다.
또한 상기 하부전극(BE)의 대부분을 구성하는 상기 도전 기둥(43)의 비저항이 상기 하부전극(BE)의 상대적으로 매우 적은 부분을 구성하는 상기 캐핑 도전 패턴(53)의 비저항이 작기에, 상기 하부전극(BE) 전체를 상기 캐핑 도전 패턴(53)으로 구성하는 경우에 비하여, 상기 하부전극(BE)의 전체 저항을 작게 할 수 있어, 소자의 동작 속도를 향상시킬 수 있다.
또한 상기 도전 기둥(43)과 상기 지지 패턴들(112a, 112b) 간의 접착력은 상기 캐핑 도전 패턴(53)과 상기 지지 패턴들(112a, 112b) 간의 접착력 보다 크고, 상기 캐핑 도전 패턴(53)이 상기 도전 기둥(43)과 상기 지지 패턴들(112a, 112b) 사이에 개재되지 않기에, 상기 하부 전극(BE)과 상기 지지 패턴들(112a, 112b) 간의 박리가 발생하지 않아, 상기 하부 전극(BE)의 쓰러짐이 방지되고 소자의 신뢰도를 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따라 반도체 장치를 제조하는 과정을 순차적으로 나타내는 순서도이다. 도 5a, 5b, 6b 및 7a 내지 7c는 본 발명의 실시예들에 따라 도 2의 단면을 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 도면들이다. 도 6a는 본 발명의 실시예들에 따라 도 1의 평면도를 가지는 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 6b는 도 6a를 A-A'선 및 B-B'선으로 자른 단면에 대응될 수 있다.
도 4 및 도 5a를 참조하면, 본 발명에 따른 반도체 장치의 제조 방법은 몰드막과 지지막을 형성하는 단계(제 1 단계, S10)를 포함한다. 상기 제 1 단계(S10) 전에, 반도체 기판(102) 상에 층간절연막(104)을 형성한다. 상기 층간절연막(104) 내에 하부전극 콘택들(106)을 형성할 수 있다. 상기 층간절연막(104)과 상기 하부전극 콘택들(106) 상에 식각 저지막(108)을 형성한다. 그리고 상기 제 1 단계(S10)에서 상기 식각 저지막(108) 몰드막(110a, 110b)과 지지막(112af, 112bf)을 형성한다(S10). 상기 몰드막(110a, 110b)과 지지막(112af, 112bf)을 형성하는 단계(S10)는 제 1 몰드막(110a), 제 1 지지막(112af), 제 2 몰드막(110b) 및 제 2 지지막(112bf)을 차례로 적층하는 것을 포함할 수 있다.
상기 제 1 지지막(112af) 및 상기 제 2 지지막(112bf)은 서로 동일한 물질로 형성될 수 있다. 상기 제 1 몰드막(110a) 및 상기 제 2 몰드막(110b)은 서로 동일한 물질을 포함할 수 있으며, 상기 제 1 지지막(112af) 및 상기 제 2 지지막(112bf)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 몰드막(110a) 및 상기 제 2 몰드막(110b)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 지지막(112af) 및 상기 제 2 지지막(112bf)은 실리콘 질화막(SiN), 실리콘붕소질화막(SiBN), 실리콘탄화질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 제 1 몰드막(110a)은 상기 제 2 몰드막(110b) 보다 두껍게 형성될 수 있다. 상기 제 2 지지막(112bf)은 상기 제 1 지지막(112af) 보다 두껍게 형성될 수 있다.
도 4, 도 5b 및 도 6b를 참조하면, 몰드막과 지지막을 관통하는 도전 기둥을 형성한다(제 2 단계, S20). 제 2 단계에서, 구체적으로, 상기 제 2 지지막(112bf), 상기 제 2 몰드막(110b), 상기 제 1 지지막(112af), 상기 제 1 몰드막(110a) 및 상기 식각 저지막(108)을 차례대로 식각하여 상기 하부전극 콘택들(106)을 각각 노출시키는 하부전극홀들(118)을 형성한다. 상기 하부 전극홀 안에 도전 기둥을 형성한다. 상기 반도체 기판(102)의 전면 상에 도전막을 적층하여 상기 하부전극홀들(118)을 채우고 에치백(etch back)하여 상기 하부 전극홀들(118) 안에 각각 도전 기둥들(43)을 형성한다. 그리고, 상기 제 2 지지막(112bf)의 상부면을 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제 2 지지막(112bf) 상에 제 1 마스크 패턴(45)을 형성할 수 있다. 상기 제 1 마스크 패턴(45)은 상기 도전 기둥들(43)의 상부면들을 부분적으로 노출시키는 개구부들(45h)을 포함할 수 있다. 바람직하게는 상기 개구부들(45h)은 각각 인접하는 3개의 도전 기둥들(43)의 상부면들과 이들 사이의 제 2 지지막(112bf)의 상부면을 부분적으로 노출시킬 수 있다.
도 4 및 도 7a를 참조하면, 지지막을 패터닝하여 지지홀을 포함하는 지지 패턴을 형성한다(제 3 단계, S30). 제 3 단계(S30)에서, 구체적으로 상기 제 1 마스크 패턴(45)을 식각 마스크로 이용하여, 이방성 식각 공정을 진행하여 상기 개구부들(45h)에 의해 노출된 상기 제 2 지지막(112bf), 그 아래의 제 2 몰드막(110b) 및 그 아래의 제 1 지지막(112af)을 순차적으로 패터닝하여 제 1 몰드막(110a)의 상부면을 노출시키는 지지홀들(112h)을 형성할 수 있다. 이때 상기 제 1 지지막(112af)은 식각되어 제 1 지지홀들(112ha)을 가지는 제 1 지지 패턴(112a)이 형성될 수 있다. 또한 상기 제 2 지지막(112af)은 식각되어 제 2 지지홀들(112hb)을 가지는 제 2 지지 패턴(112b)이 형성될 수 있다. 상기 제 1 지지홀들(112ha)은 각각 제 2 지지홀들(112hb)과 수직적으로 중첩될 수 있고, 동일/유사한 형태 및 크기를 가질 수 있다. 또한 이때 상기 제 2 몰드막(110b)의 측벽도 노출될 수 있다.
도 4 및 도 7b를 참조하면, 지지홀을 통해 몰드막을 제거하고 도전 기둥의 표면을 노출시킨다(제 4 단계, S40). 제 4 단계(S40)에서, 구체적으로 등방성 식각 공정을 진행하여 상기 지지홀들(112h)에 의해 노출된 상기 제 1 몰드막(110a) 및 제 2 몰드막(110b)을 제거하여, 상기 도전 기둥들(43)의 표면들을 노출시킬 수 있다. 이때 상기 식각 저지막(108)의 상부면, 및 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)의 상부면들과 측면들 및 하부면들이 노출될 수 있다.
또는 상기 제 2 지지막(112bf)을 이방성 공정으로 식각한 후에 제 2 지지홀(112hb)을 포함하는 제 2 지지 패턴(112b)을 형성한 후, 등방성 식각 공정으로 상기 제 2 지지홀(112hb)을 통해 제 2 몰드막(110bf)를 제거할 수 있다. 그 후에 이방성 식각 공정으로 제 1 지지막(112af)을 식각하여 제 1 지지홀(112ha)을 포함하는 제 1 지지 패턴(112a)을 형성하고, 등방성 식각 공정으로 상기 제 1 지지홀(112ha)을 통해 제 1 몰드막(110bf)를 제거할 수 있다.
도 4 및 도 7c를 참조하면, 도전 기둥의 표면 만을 선택적으로 덮는 캐핑 도전 패턴을 형성한다(제 5 단계, S50). 제 5 단계(S50)는 영역 선택적 증착(Area Selective Deposition, ASD) 공정으로 진행될 수 있다. 상기 영역 선택적 증착 공정은, 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 표면들과는 화학적 친화도가 없거나 상대적으로 매우 작고(낮고), 반면에 상기 도전 기둥들(43)의 표면들과는 상대적으로 큰(높은) 화학적 친화도를 가지는 특정 금속 선구물질을 사용하여 진행될 수 있다. 상기 도전 기둥들(43)은 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)과는 다른 물질을 포함하기에, 이들의 표면의 화학적 성질도 서로 다를 수 있다. 따라서 이러한 화학적 성질의 차이에 따른 화학적 친화도가 다른 금속선구물질을 이용할 수 있다.
구체적인 예로써 상기 금속 선구물질은 다음의 구조를 가질 수 있다.
<화학식 1>
MLn
상기 화학식 1에서 M은 금속 원소를 의미하고 상기 금속 원소에 결합하는 L은 리간드(Ligand)를 의미하고, n은 리간드의 개수를 의미할 수 있다. 상기 n은 2~6일 수 있다. 상기 M은 화학 주기율표 상에서 d 오비탈(orbital) 및/또는 f 오비탈을 포함할 수 있다. 상기 금속 M은 상기 금속 선구물질의 중심에 위치할 수 있다. 상기 M은 바람직하게는 전이 금속일 수 있다. 더욱 바람직하게는 상기 M은 니오븀(Nb), 몰리브덴(Mo), 탄탈륨(Ta), 루테늄(Ru), 텅스텐 (W), 백금(Pt) 또는 이리듐(Ir)일 수 있다.
상기 리간드들 중 적어도 하나는 음이온 리간드 또는 중성 리간드일 수 있다.
상기 음이온 리간드는 (또는 상기 음이온 리간드가 복수개로 존재할 때, 상기 음이온 리간드들은 각각 독립적으로) 수소(H), 플루오로(F), 클로로(Cl), 브로모(Br), 아이오도(I), 탄소 개수가 1 내지 10인 알콕시기, 탄소 개수가 6 내지 12인 아릴기, 탄소 개수가 3 내지 15인 알릴기, 탄소 개수가 4 내지 15인 디에닐기, 탄소 개수가 5~12인 사이클로펜타디에닐기, 탄소 개수가 5 내지 20인 β-디케토네이토기, 탄소 개수가 5 내지 20인 β-케토이미네이토기, 탄소 개수가 5 내지 20인 β-디이미네이토기, 하이드록시(OH)기, 아미도(NH2)기, 탄소 개수가 1 내지 10인 아미도기, 탄소 개수가 1 내지 10인 이미도기, 탄소 개수가 1 내지 10인 카르복실기, 탄소 개수가 1 내지 10인 아미딘기, 탄소 개수가 1 내지 10인 아세트아미도기, 또는 탄소 개수가 1 내지 10인 싸이올(thiol)기일 수 있다.
상기 중성 리간드는 (또는 상기 중성 리간드가 복수개로 존재할 때, 상기 중성 리간드들은 각각 독립적으로) 탄소 개수가 2 내지 10인 알켄, 탄소 개수가 2 내지 10인 알킨, 탄소 개수가 1 내지 10일 알코올, 탄소 개수가 2 내지 10인 에테르 화합물, 탄소 개수가 3 내지 10인 케톤 화합물, 탄소 개수가 6 내지 12인 아릴 화합물, 탄소 개수가 3 내지 15인 알릴 화합물, 탄소 개수가 4 내지 15인 디엔 화합물, 탄소 개수가 5 내지 20인 β-디케톤 화합물, 탄소 개수가 5 내지 20인 β-케토이민 화합물, 탄소 개수가 5 내지 20인 β-디이민 화합물, 암모니아, 탄소 개수가 1 내지 10인 아민 화합물, 탄소 개수가 1 내지 10인 싸이올 화합물, 탄소 개수가 2 내지 10인 싸이오에테르 화합물, 또는 탄소 개수가 2 내지 10인 싸이오케톤 화합물일 수 있다.
상기 M에 결합하는 리간드들 L의 크기는 상기 금속 원소보다 클 수 있다. 상기 리간드들은 다좌배위(multidentate)일 수 있다. 이로써 입체 장애(steric hindrance)를 유발하여 상기 M이, 실리콘 질화막으로 구성되는 지지 패턴들(112a, 112b) 및 식각 저지막(108)의 표면 상에 증착하는 것을 방지할 수 있다.
상기 리간드들 L 중 적어도 일부는 서로 다를 수 있다. 상기 리간드들 L 중 적어도 하나는 질소 또는 산소를 포함할 수 있다. 바람직하게는 상기 리간드들은 각각 독립적으로 수소, 알킬기(alky group), 알케닐기(alkenyl group), 알키닐기(alkynyl group), 할로겐족 원소, 사이클로펜타디에닐기(cyclopentadienyl group), 아미노기(amino group), 이미노기(imino group), 또는 알콕시(alkoxy group)일 수 있다. 상기 할로겐족 원소는 바람직하게는 염소이다.
상기 금속 M의 주변에는 전자수가 바람직하게는 14~18개일 수 있다. 구체적인 예로써 상기 금속이 니오븀일 경우, 최외곽 전자는 5개가 위치할 수 있고, 상기 리간드들 중에 사이클로펜타디에닐기는 5개의 전자를 제공하여 니오븀과 결합할 수 있다. 할로겐족 원소와 알콕시기는 1개의 전자를 제공하여 니오븀과 결합할 수 있다. 이미노기는 두 개의 전자를 제공하여 니오븀과 결합할 수 있다. 이렇게 상기 금속 선구물질을 구성하는 금속의 최외곽 전자의 개수와 리간드들의 전자 개수의 합이 14~18을 만족하도록, 금속과 리간드들을 선택할 수 있다.
상기 영역 선택적 증착 공정은 복수의 공정 사이클들을 반복함으로써 진행될 수 있다. 하나의 공정 사이클은 상기 금속 선구물질을 소스 가스로 공급하여 상기 도전 기둥들(43)의 표면 상에만 상기 금속 선구물질을 흡착시키는 단계, 상기 도전 기둥들(43)의 표면에 흡착되지 않은 소스 가스를 퍼지하는 단계, 상기 리간드들과 결합하는 반응 가스를 공급하여 상기 리간드들을 상기 금속 원소로부터 분리시키고 하나의 원자층의 금속막을 형성하는 단계, 및 상기 리간드들과 결합하지 않은 반응 가스 또는 리간드와 결합한 생성 가스를 퍼지하는 단계를 포함할 수 있다.
이로써 상기 금속 선구물질은 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 표면들 상에는 증착되지 않는 반면에 상기 도전 기둥들(43)의 표면들 상에만 증착되어 상기 캐핑 도전 패턴(53)이 형성될 수 있다. 상기 캐핑 도전 패턴(53)은 상기 도전 기둥들(43)의, 상기 지지 패턴들(112a, 112b)과 접하지 않는, 측면들과 상부면들과 접할 수 있다. 그러나 상기 캐핑 도전 패턴(53)은 상기 식각 저지막(108) 및 상기 지지 패턴들(112a, 112b)을 덮지 않고 노출시킬 수 있다. 또한 상기 캐핑 도전 패턴(53)은 상기 식각 저지막(108)을 덮지 않고 노출시킬 수 있다. 상기 금속 선구물질은 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 표면들 상에는 (거의) 증착 되지 않기 때문에, 도 3과 같이 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 표면에 인접하여 상기 캐핑 도전 패턴(53)은 상대적으로 얇아지는 두께를 가질 수 있다. 상기 캐핑 도전 패턴(53)과 상기 도전 기둥(43)은 하부 전극(BE)을 구성할 수 있다.
후속으로 도 2를 참조하여, 상기 기판(102)의 전면 상에 유전막(DL)을 균일한 두께로 형성할 수 있다. 그리고 상기 유전막(DL) 상에 상부전극(TE)을 형성한다.
다음은 본 발명의 영역 선택적 증착 공정에 관한 실험예에 대하여 설명하기로 한다.
본 실험예에서 표면이 3개의 테스트 웨이퍼들이 준비되었다. 첫번째 테스트 웨이퍼에는 티타늄 질화막(TiN)이 증착되었다. 두번째 테스트 웨이퍼에는 실리콘 질화막(SiN)이 증착되었다. 세번째 테스트 웨이퍼에는 실리콘막(Si)이 증착되었다. 각각의 테스트 웨이퍼들 상에 금속 선구물질을 공급하여 증착 공정을 진행하였다. 상기 금속 선구물질은 중심 금속으로 니오븀(Nb)를 포함하고, 리간드들 중 적어도 하나가 질소를 포함하였다. 상기 금속 선구물질에 대한 그 외의 조건은 위에서 설명한 바와 동일하였다. 상기 금속 선구물질을 공급하여 상기 테스트 웨이퍼들 상에 각각 니오븀질화막(NbN)을 증착하는 실험을 진행하였다. 본 실험예의 결과 도 8과 같은 그래프를 얻을 수 있었다.
도 8은 본 발명의 실험예의 결과를 나타내는 그래프이다.
도 8을 참조하면, 가로축은 증착 공정의 사이클 횟수를 의미하고, 세로축은 XRF(X-ray fluorescence)를 이용하여 얻은 금속 원소의 강도(Intensity)를 의미한다. 금속 원소의 강도는 금속막의 증착 두께에 비례할 수 있다. 도 8에서 티타늄 질화막(TiN) 상에서의 니오븀의 강도는 증착 공정의 사이클 회수에 비례하여 증가한다. 그러나, 실리콘 질화막과 실리콘막 상에서는, 사이클이 약 70회 이하일 때의 니오븀의 강도가 거의 0.00이었다가 그 이상의 회수에서 약간 증가함을 알 수 있다. 실리콘 질화막과 실리콘막 상에서의 니오븀의 강도는 티타늄 질화막 상에서의 니오븀의 강도보다 상대적으로 현저히 낮음을 알 수 있다. 따라서 증착 공정 사이클 회수를 70회 이하로 조절하면 니오븀질화막을 오직 티타늄 질화막 상에서만 증착되도록 할 수 있다.
본 발명에서는 이와 같이, 영역 선택적 증착 공정을 이용하여 캐핑 도전 패턴(53)이 도전 기둥들(43)의 표면 상에만 선택적으로 형성된다. 따라서 하부 전극들(BE) 간의 쇼트(short)를 방지하기 위하여, 원하지 않는 영역(상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 표면) 상에서 캐핑 도전 패턴(53)을 추가적으로 제거하는 공정을 진행할 필요가 없다. 따라서 공정을 단순화시키고 수율을 향상시킬 수 있다.
도 9는 본 발명의 실시예들에 따라 도 1을 B-B'선으로 자른 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 장치에서는 도전 기둥들(43)이 각각 속이 빈 컵 형태 또는 실린더 형태를 가질 수 있다. 캐핑 도전 패턴(53)은 연장되어 상기 도전 기둥(43)의 외부 측벽(43S1) 뿐만 아니라 내부 측벽(43S2)도 덮을 수 있다. 유전막(DL)도 연장되어 상기 도전 기둥(43)의 내부 측벽(43S2)을 덮는다. 상부 전극(TE)의 일부도 상기 도전 기둥(43) 속으로 연장될 수 있다. 그 외의 구성은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따라 도 9의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 10을 참조하면, 도 5b의 단계에서 반도체 기판(102) 상에 도전막(미도시)을 균일한 두께로 형성하여 하부전극홀들(118)의 바닥면과 측면을 덮을 수 있다. 이때 상기 도전막의 두께를 상대적으로 얇게 하여 상기 도전막이 상기 하부전극홀들(118)을 채우지 못하도록 한다. 상기 도전막 상에 희생막(130)을 형성하여 상기 하부전극홀들(118)을 채운다. 그리고 상기 희생막(130)과 도전막에 대하여 에치백 또는 CMP 공정을 진행하여 상기 제 2 지지막(112bf)의 상부면을 노출시키는 동시에 상기 하부전극홀들(118) 안에 도전 기둥들(43)과 희생막(130)을 남길 수 있다. 후속으로 도 6a 내지 도 7c를 참조하여 설명한 공정들을 진행할 수 있다. 도 7b의 단계에서 상기 희생막(130)은 상기 몰드막들(110a, 110b)을 제거할 때 동시에 제거되어 상기 도전 기둥들(43)의 내부 측벽(도 9의 43S2)이 노출될 수 있다. 따라서 도 7c의 단계에서 캐핑 도전 패턴(53)은 상기 도전 기둥들(43)의 내부 측벽(도 9의 43S2)에도 증착될 수 있다. 그 외의 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따라 도 1을 B-B'선으로 자른 단면도이다. 도 12는 도 11의 'P2' 부분을 확대한 도면이다.
도 11 및 도 12를 참조하면, 도전 기둥들(43)은 각각 하부 기둥(43a)과 이 위에 배치되는 상부 기둥(43b)을 포함할 수 있다. 상기 하부 기둥(43a)과 상기 상부 기둥(43b) 사이에는 경계면이 존재하거나 없을 수도 있다. 상기 하부 기둥(43a)과 상기 상부 기둥(43b)의 측벽은 각각 기울어질 수 있다. 상기 도전 기둥들(43)의 측벽들은 각각 상기 하부 기둥(43a)과 상기 상부 기둥(43b) 사이에서 변곡점(PS)을 가질 수 있다. 상기 하부 기둥(43a)의 상부는 상기 상부 기둥(43b)의 하부보다 넓을 수 있다. 상기 하부 기둥(43a)의 상부면(US)은 일부 노출될 수 있다. 캐핑 도전 패턴(53)은 상기 노출된 하부 기둥(43a)의 상부면(US)을 덮을 수 있다. 상기 하부 기둥(43a)의 일 측벽들은 서로 이격된 제 1 및 제 2 지지 패턴들(112a, 112b)과 접할 수 있다. 상기 상부 기둥(43b)의 일 측벽들은 서로 이격된 제 3 및 제 4 지지 패턴들(112c, 112d)과 접할 수 있다. 상기 캐핑 도전 패턴(53)은 상기 제 1 내지 제 4 지지 패턴들(112a, 112b, 112c, 112d)을 덮지 않는다. 유전막(DL)은 연장되어 제 3 및 제 4 지지 패턴들(112c, 112d)과 접할 수 있다. 그 외의 구성은 도 1 내지 도 3을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따라 도 11의 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 13a를 참조하면, 식각 저지막(108) 상에 제 1 몰드막(110a), 제 1 지지막(112af), 제 2 몰드막(110b), 및 제 2 지지막(112bf)을 차례로 적층한다. 상기 제 2 지지막(112bf), 제 2 몰드막(110b), 제 1 지지막(112af), 제 1 몰드막(110a), 및 식각 저지막(108)을 식각하여 하부전극 콘택(106)을 노출시키는 하부홀(118a)을 형성한다. 상기 하부홀(118a) 안에 하부 기둥(43a)을 형성한다. 그리고 상기 제 2 지지막(112bf) 상에 제 3 몰드막(110c), 제 3 지지막(112cf), 제 4 몰드막(110d) 및 제 4 지지막(112df)을 차례로 적층하고 식각하여 상기 하부 기둥(43a)을 노출시키는 상부홀(118b)을 형성한다. 상기 상부홀(118b) 안에 상부 기둥(43b)을 형성한다. 상기 하부홀(118a) 및 상기 상부홀(118b)을 형성하는 식각 공정들에서 상기 하부홀(118a) 및 상기 상부홀(118b)의 내측벽들은 경사지게 형성될 수 있다. 그리고 상기 제 4 지지막(112df) 상에 개구부들(45h)을 가지는 제 1 마스크 패턴(45)을 형성한다.
도 13b를 참조하면, 상기 제 1 마스크 패턴(45)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 제 4 지지막(112df), 제 4 몰드막(110d), 제 3 지지막(112cf), 제 3 몰드막(110c), 제 2 지지막(112bf), 제 2 몰드막(110b), 및 제 1 지지막(112af)을 순차적으로 식각하여 제 1 몰드막(110a)을 노출시키는 지지홀들(112h)을 형성하고 제 1 내지 제 4 지지 패턴들(112a, 112b, 112c, 112d)을 형성한다.
도 13c를 참조하면, 상기 지지홀들(112h)을 통해 상기 제 1 내지 제 4 몰드막들(110a, 110b, 110c, 110d)을 제거하고 상기 하부 기둥(43a)과 상기 상부 기둥(43b)의 표면들을 노출시킬 수 있다. 영역 선택적 증착 공정을 진행하여 상기 하부 기둥(43a)과 상기 상부 기둥(43b)의 표면들 상에 캐핑 도전 패턴(53)을 형성한다. 그 외의 방법은 위에서 설명한 바와 동일/유사할 수 있다.
또는 상기 제 1 내지 제 4 지지막들(112af, 112bf, 112cf, 112df) 및 상기 제 1 내지 제 4 몰드막들(110a, 110b, 110c, 110d)을 식각하는 공정은 이방성 식각 공정과 등방성 식각 공정을 교대로 반복하여 진행될 수도 있다. 즉, 이방성 식각 공정으로 제 4 지지 패턴(112d) 형성, 등방성 식각 공정으로 제 4 몰드막(112d) 제거, 이방성 식각 공정으로 제 3 지지 패턴(112c) 형성, 등방성 식각 공정으로 제 3 몰드막(112c) 제거, 이방성 식각 공정으로 제 2 지지 패턴(112b) 형성, 등방성 식각 공정으로 제 2 몰드막(112b) 제거, 그리고 이방성 식각 공정으로 제 1 지지 패턴(112a) 형성, 등방성 식각 공정으로 제 1 몰드막(112a) 제거와 같은 순서로 진행될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 14를 참조하면, 반도체 기판(102) 상에 캐패시터(CAP)가 위치할 수 있다. 상기 캐패시터(CAP)은 하부전극(BE), 유전막(DL) 및 상부전극(TE)을 포함할 수 있다. 상기 하부전극(BE)은 제 1 도전 패턴(44)과 상기 제 1 도전 패턴(44)의 상부면과 측면을 덮는 제 2 도전 패턴(54)을 포함할 수 있다. 상기 제 1 도전 패턴(44)의 높이는 상기 제 1 도전 패턴(44)의 넓이보다 작을 수 있다. 상기 제 1 도전 패턴(44)은 도 2의 도전 기둥들(43)과 동일한 물질을 포함할 수 있다. 상기 제 2 도전 패턴(54)은 도 2의 캐핑 도전 패턴(53)과 동일한 물질을 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 16은 도 15를 C-C’선 및 D-D’선으로 자른 단면도이다.
도 15 및 도 16을 참조하면, 기판(301)에 소자분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 도핑된 영역(312a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(312b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 도핑된 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 도핑된 영역(312a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(312b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 상기 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 층간 절연 패턴(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 층간 절연 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 기판(301), 상기 소자분리 패턴(302) 및 상기 워드라인 캐핑 패턴(310)의 상부는 일부 리세스되어 제 1 리세스 영역(R1)이 형성될 수 있다. 상기 제 1 리세스 영역(R1)은 평면도상 그물망 형태를 구성할 수 있다. 상기 제 1 리세스 영역(R1)의 측벽은 상기 층간 절연 패턴(305)의 측벽과 정렬될 수 있다.
비트라인들(BL)이 상기 층간 절연 패턴(305) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 15에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 오믹 패턴(331)은 금속실리사이드막을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 16의 D-D' 단면에서 상기 비트라인 콘택(DC)의 일 측벽은 상기 층간 절연 패턴(305)의 측면과 접할 수 있다. 도 15의 평면도를 보면, 상기 층간 절연 패턴(305)과 접하는 상기 비트라인 콘택(DC)의 측면은 오목할 수 있다. 상기 비트라인 콘택(DC)은 상기 제 1 도핑된 영역(312a)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 상기 비트라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제 1 서브 스페이서(321)과 제 2 서브 스페이서(325)를 포함할 수 있다. 상기 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 상기 제 1 서브 스페이서(321)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다.
상기 제 2 서브 스페이서(325)의 하부면은 상기 제 1 서브 스페이서(321)의 하부면 보다 낮을 수 있다. 상기 제 2 서브 스페이서(325)의 상단의 높이는 상기 제 1 서브 스페이서(321)의 상단의 높이 보다 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안 되는 것을 방지할 수 있다. 상기 제 1 서브 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제 1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 즉, 상기 제 1 서브 스페이서(321)는 상기 비트라인 콘택(DC)과 상기 하부 매립 절연 패턴(341) 사이, 상기 워드라인 캐핑 패턴(310)과 상기 하부 매립 절연 패턴(341) 사이, 상기 기판(301)과 상기 하부 매립 절연 패턴(341) 사이 그리고 상기 소자분리 패턴(302)과 상기 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치된다. 상기 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 상기 스토리지 노드 오믹층(309), 상기 제 1 및 제 2 서브 스페이서들(321, 325), 상기 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 균일한 두께로 덮일 수 있다. 상기 확산 방지 패턴(311a)은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 상기 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드들(LP)은 도 2의 하부전극 콘택(106)에 대응될 수 있다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(337)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(337)의 일 상부 측벽은 상기 랜딩 패드(LP)와 중첩될 수 있으며 제 3 서브 스페이서(327)로 덮일 수 있다. 상기 랜딩 패드들(LP) 사이에는 패드 분리 패턴(357)이 개재될 수 있다. 상기 패드 분리 패턴(357)은 도 2의 층간절연막(104)에 대응될 수 있다. 상기 패드 분리 패턴(357)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 상기 패드 분리 패턴(357)은 상기 갭 영역(GP)의 상단을 정의할 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 상기 하부 전극들(BE)은 각각 도 1 내지 도 12를 참조하여 설명한 도전 기둥들(43)과 이의 표면을 덮는 캐핑 도전 패턴(53)을 포함할 수 있다. 도전 기둥들(43)의 일부 측벽은 지지 패턴(112)으로 연결될 수 있다. 상기 지지 패턴(112)은 복수개의 지지홀들(112h)을 포함할 수 있다.
상기 하부전극들(BE) 사이에서 상기 제 1 및 제 2 캐핑 패턴들(358a, 360a)의 상부면들은 식각 저지막(370)으로 덮일 수 있다. 상기 식각 저지막(270)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 상기 하부전극들(BE) 표면, 상기 지지 패턴(112)의 표면은 유전막(DL)으로 덮일 수 있다. 상기 유전막(40)은 상부 전극(TE)으로 덮일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서는 상기 갭 영역(GP)이 상기 제 1 및 제 2 서브 스페이서들(321, 325) 사이에 개재되며, 공기/기체/진공의 유전율은 실리콘 산화물보다 낮기에, 상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이의 기생 정전용량을 감소시킬 수 있다. 또한 하부전극(BE)의 표면에 일 함수가 상대적으로 높은 캐핑 도전 패턴(53)이 배치되고, 유전막(DL)이 일 함수가 상대적으로 낮은 도전 기둥들(43)과 이격되므로, 하부전극(BE)에 저장된 전자들이 유전막(DL) 등을 통해 빠져나가기 어렵게 되어, 누설전류가 감소하고 하부전극(BE)에 저장된 전기적 정보인 전자들을 잘 보유할 수 있다.
도 17a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 17a를 참조하면, 반도체 기판(102) 상에 하부전극 콘택(106)과 층간절연막(104)이 배치될 수 있다. 상기 층간절연막(104) 상에 식각 저지막(108)이 배치될 수 있다. 도전 기둥(43)이 상기 식각 저지막(108)을 관통하여 상기 하부 전극 콘택(106)과 접할 수 있다. 상기 도전 기둥(43)은 속이 빈 컵/실린더 형태를 가질 수도 있다. 상기 도전 기둥(43)의 상부면과 외측면, 내측면 및 내부 바닥면은 캐핑 도전 패턴(53)으로 접할 수 있다. 상기 캐핑 도전 패턴(53)과 상기 도전 기둥(43)은 하부 전극(BE)을 구성할 수 있다. 상기 하부전극(BE) 상에는 유전막(DL)과 상부전극(TE)이 배치될 수 있다. 상기 유전막(DL)은 상기 도전 기둥(43)과 접하지 않는다. 상기 캐핑 도전 패턴(43)은 상기 식각 저지막(108)을 덮지 않는다. 상기 캐핑 도전 패턴(53)은 도 3에서 제 2 지지 패턴(112b)과 거의 접하지 않는 것처럼, 상기 식각 저지막(108)과 거의 접하지 않을 수 있다. 본 예에서 도 2의 지지 패턴들(112a, 112b)은 도시되지 않는다. 대신에 상기 식각 저지막(108)이 상기 도전 기둥들(43)을 지지하는 역할을 할 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17b는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 17b를 참조하면, 반도체 기판(102) 상에 하부전극 콘택(106)과 층간절연막(104)이 배치될 수 있다. 상기 층간절연막(104) 상에 식각 저지막(108)이 배치될 수 있다. 상기 식각 저지막(108) 상에 몰드막(110)이 배치될 수 있다. 상기 몰드막(110)은 상기 하부전극 콘택(106)을 노출시키는 하부전극홀(118)을 포함할 수 있다. 상기 하부전극홀(118) 안에 도전기둥(43)이 배치될 수 있다. 상기 도전 기둥(43)은 속이 빈 컵/실린더 형태를 가질 수 있다. 상기 도전 기둥(43)의 상부면은 상기 몰드막(110)의 상부면과 공면을 이룰 수 있다. 상기 도전 기둥(43)의 상부면, 내부 측면 및 내부 바닥면은 캐핑 도전 패턴(53)으로 덮인다. 상기 캐핑 도전 패턴(53)의 상부면은 상기 몰드막(110)의 상부면보다 높을 수 있다. 상기 캐핑 도전 패턴(53)은 상기 몰드막(110)과 접하지 않는다. 상기 캐핑 도전 패턴(53) 상에 유전막(DL)과 상부전극(TE)이 배치될 수 있다. 본 예에서 도 2의 지지 패턴들(112a, 112b)은 도시되지 않는다. 대신에 상기 몰드막(110)이 상기 도전 기둥들(43)을 지지하는 역할을 할 수 있다. 그 외의 구성은 도 2와 같을 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 19는 도 18을 F-F'선으로 자른 단면도이다.
도 18 및 도 19를 참조하면, 반도체 기판(102) 상에 반도체 패턴들(SP)이 서로 교차하는 제 1 방향(D1)과 제 3 방향(D3)으로 서로 이격되도록 배치될 수 있다. 상기 반도체 패턴들(SP)은 각각 상기 제 1 및 제 3 방향들(D1, D3)과 교차하는 제 2 방향(D2)으로 길쭉한 바 형태를 가질 수 있다. 상기 제 1 및 제 2 방향들(D1, D2)은 상기 기판(1)의 상부면과 평행할 수 있다. 상기 제 3 방향(D3)은 상기 기판(1)의 상부면에 수직할 수 있다. 상기 반도체 패턴들(SP)은 각각 서로 이격된 제 1 단부(E1) 및 제 2 단부(E2)를 가질 수 있다. 또한 상기 반도체 패턴들(SP)은 각각 상기 제 1 단부(E1)와 상기 제 2 단부(E2)를 연결하며 서로 이격되는 제 1 측면(SW1)과 제 2 측면(SW2)을 가질 수 있다. 상기 반도체 패턴들(SP)은 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다. 상기 반도체 패턴들(SP)은 각각 상기 제 1 단부(E1)에 인접한 제 1 소오스/드레인 영역(SD1), 상기 제 2 단부(E2)에 인접한 제 2 소오스/드레인 영역(SD2) 및 상기 제 1 소오스/드레인 영역(SD1)과 상기 제 2 소오스/드레인 영역(SD2) 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 제 1 소오스/드레인 영역(SD1)과 상기 제 2 소오스/드레인 영역(SD2)은 각각 상기 반도체 패턴(SP) 내에 도핑되는 불순물 영역일 수 있다. 상기 채널 영역(CH)에도 불순물이 도핑될 수 있다. 예를 들면 상기 제 1 및 제 2 소오스/드레인 영역들(SD1, SD2)에는 제 1 도전형의 불순물이 도핑될 수 있고 상기 채널 영역(CH)에는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다.
상기 기판(1) 상에는 비트라인들(BL)이 제 3 방향(D3)으로 적층되되 서로 이격될 수 있다. 상기 비트라인들(BL)은 제 1 방향(D1)으로 연장될 수 있다. 같은 높이에 위치하는 상기 반도체 패턴들(SP)의 상기 제 1 단부들(E1)은 하나의 비트라인(BL)에 연결될 수 있다.
상기 반도체 패턴들(SP)의 상기 제 2 단부들(E2)에는 제 1 전극(SE)이 연결될 수 있다. 상기 제 1 전극(SE)은 제 1 도전 패턴(44)과 제 2 도전 패턴(54)을 포함할 수 있다. 상기 제 1 도전 패턴(44)은 옆으로 뉘어진, 속이 빈 컵/실린더 형태를 가질 수 있다. 상기 제 2 도전 패턴(54)은 상기 제 1 도전 패턴(44)의 내부면들과 측면을 덮을 수 있다.
상기 반도체 패턴들(SP)의 상기 제 1 측벽들(SW1)에는 제 1 워드라인들(WL1)이 인접할 수 있다. 상기 반도체 패턴들(SP)의 상기 제 2 측벽들(SW2)에는 제 2 워드라인들(WL2)이 인접할 수 있다. 상기 제 1 및 제 2 워드라인들(WL1, WL2)은 상기 기판(1)의 상부면으로부터 상기 제 3 방향(D3)으로 연장될 수 있다. 하나의 반도체 패턴(SP)의 채널 영역(CH)을 사이에 두고 하나의 제 2 워드라인(WL1)은 하나의 제 2 워드라인(WL2)과 이격될 수 있다. 상기 제 1 및 제 2 워드라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 게이트 절연막(Gox)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 비트라인들(BL)과 상기 제 1 및 제 2 워드라인들(WL1, WL2)은 각각 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 비트라인들(BL)은 제 1 방향(D1)으로 연장될 수 있다. 상기 비트라인들(BL)은 분리 절연 패턴(SL)과 접할 수 있다. 평면적 관점에서 상기 분리 절연 패턴(SL)도 상기 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 제 1 워드라인들(WL2)은 실제 상기 채널 영역들(CH)의 전하 이동을 지배하는 게이트 역할을 할 수 있다. 상기 제 2 워드라인들(WL2)은 상기 채널 영역들(CH)의 전하 이동을 보조하는 백 게이트(Back gate) 역할을 할 수 있다. 상기 반도체 패턴들(SP) 사이에는 제 1 층간절연막(IL1)이 개재될 수 있다. 상기 비트라인들(BL) 사이에는 제 2 층간절연막(IL2)이 개재될 수 있다. 상기 제 1 도전 패턴들(44) 사이에는 제 3 층간절연막(IL3)이 개재될 수 있다. 상기 제 3 층간절연막(IL3)은 상기 제 1 도전 패턴들(44)을 지지하는 역할을 할 수 있다. 상기 분리 절연 패턴(SL)은 상기 비트라인들(BL) 및 상기 제 2 층간절연막들(IL2)의 측면들과 접할 수 있다. 상기 제 1 내지 제 3 층간절연막들(IL1, IL2, IL3) 및 상기 분리 절연 패턴(SL)은 각각 실리콘 산화막, 실리콘 산화질화막, 실리콘질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
상기 제 2 도전 패턴(54)은 상기 제 3 층간절연막(IL3)과 접하지 않는다. 상기 제 2 도전 패턴(54)은 유전막(DL)과 접한다. 상기 유전막(DL)은 제 2 전극(PE)과 접한다. 상기 제 1 전극(SE), 상기 유전막(DL) 및 상기 제 2 전극(PE)은 캐패시터(CAP)를 구성할 수 있다. 그 외의 구성은 도 14를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 반도체 기판 상에 배치되는 복수개의 도전 기둥들;
    상기 도전 기둥들의 일 측면들과 부분적으로 접하며 상기 도전 기둥들을 연결하되, 상기 도전 기둥들의 다른 측면들을 노출시키는 제 1 지지 홀들을 포함하는 제 1 지지 패턴;
    상기 제 1 지지 패턴과 접하지 않고 노출되는 상기 도전 기둥들의 표면들과 접하되, 상기 제 1 지지 패턴을 노출시키는 캐핑 도전 패턴; 및
    상기 제 1 지지 패턴과 상기 캐핑 도전 패턴을 덮되 상기 도전 기둥들과는 이격된 유전막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 캐핑 도전 패턴은 상기 도전 기둥들과 다른 금속을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 도전 기둥들은 제 1 물질을 포함하고,
    상기 캐핑 도전 패턴은 제 2 물질을 포함하고,
    상기 제 2 물질은 상기 제 1 물질의 일 함수보다 큰 일 함수를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 캐핑 도전 패턴은 0.3~50 Å의 두께를 가지는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 도전 기둥들의 하부 측면들과 접하며 상기 기판을 덮는 식각 저지막을 더 포함하되, 상기 캐핑 도전 패턴은 상기 식각 저지막을 노출시키는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 도전 기둥들은 각각 속이 빈 컵 형태를 가지며,
    상기 캐핑 도전 패턴은 연장되어 상기 도전 기둥들의 내부 측면들과 접하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 도전 기둥들은 각각 하부 기둥 및 상기 하부 기둥 상의 상부 기둥을 포함하고,
    상기 상부 기둥은 상기 하부 기둥의 상부면을 일부 노출시키고,
    상기 캐핑 도전 패턴은 상기 하부 기둥의 측면, 상기 상부 기둥의 측면, 상기 하부 기둥의 노출된 상부면 및 상기 상부 기둥의 상부면과 접하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 지지 패턴 위에서 상기 도전 기둥들의 상기 일 측면들과 부분적으로 접하는 제 2 지지 패턴을 더 포함하며,
    상기 제 2 지지 패턴은 상기 제 1 지지 패턴과 이격되며,
    상기 제 2 지지 패턴은 상기 제 1 지지 홀과 중첩되는 제 2 지지 홀들을 포함하고,
    상기 캐핑 도전 패턴은 상기 제 2 지지 패턴을 덮지 않고 노출시키는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 도전 기둥들의 각각의 비저항은 상기 캐핑 도전 패턴의 비저항보다 작은 반도체 장치.
  10. 제 1 항에 있어서,
    상기 도전 기둥들 중 어느 하나와 상기 제 1 지지 패턴 간의 접착력은 상기 캐핑 도전 패턴과 상기 제 1 지지 패턴 간의 접착력 보다 작은 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 지지 패턴과 상기 도전 기둥들이 접하는 영역에 인접하여, 상기 캐핑 도전 패턴의 두께는 상기 제 1 지지 패턴에 인접할수록 얇아지는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 유전막은 상기 캐핑 도전 패턴 및 상기 제 1 지지 패턴과 접하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 도전 기둥들의 상부면과 접하는 상기 캐핑 도전 패턴의 상부면은 상기 제 1 지지 패턴의 상부면 보다 높은 반도체 장치.
  14. 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴;
    상기 기판 내에 배치되며 상기 활성 영역을 가로지르는 워드라인;
    상기 워드라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역;
    상기 워드라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역;
    상기 제 1 불순물 영역과 연결되며 상기 기판을 가로지르는 비트라인들;
    상기 제 2 불순물 영역과 연결되는 하부 전극 콘택;
    상기 하부 전극 콘택 상의 도전 기둥;
    상기 도전 기둥의 일 측면과 접하는 지지 패턴;
    상기 지지 패턴과 접하지 않고 노출된 상기 도전 기둥의 표면과 접하되 상기 지지 패턴을 노출시키는 캐핑 도전 패턴; 및
    상기 지지 패턴과 상기 캐핑 도전 패턴을 덮되 상기 도전 기둥과는 이격된 유전막을 포함하는 반도체 장치.
  15. 반도체 기판 상에 배치되는 복수개의 도전 기둥들;
    상기 도전 기둥들의 일 측면들과 부분적으로 접하며 상기 도전 기둥들을 연결하되, 상기 도전 기둥들의 다른 측면들을 노출시키는 지지 홀들을 포함하는 지지 패턴; 및
    상기 지지 패턴과 접하지 않고 노출되는 상기 도전 기둥들의 표면들과 접하되, 상기 지지 패턴을 노출시키는 캐핑 도전 패턴을 포함하되,
    상기 지지 패턴과 상기 도전 기둥이 접하는 영역에 인접하여, 상기 캐핑 도전 패턴의 두께는 상기 지지 패턴에 인접할수록 얇아지는 반도체 장치.
  16. 기판 상에 배치되는 몰드막;
    상기 몰드막을 관통하여 상기 기판에 인접하되 속이 빈 컵 형태를 가지는 도전 기둥;
    상기 몰드막과 접하지 않고 상기 도전 기둥의 상부면, 내부 측면 및 내부 바닥면과 접하는 캐핑 도전 패턴; 및
    상기 캐핑 도전 패턴 및 상기 몰드막을 덮되 상기 도전 기둥과는 이격된 유전막을 포함하는 반도체 장치.
  17. 기판 상에 배치되는 교대로 층간절연막들;
    상기 층간절연막들 사이에 각각 배치되며 각각 속이 빈 실린더 형태를 가지는 제 1 도전 패턴;
    상기 제 1 도전 패턴의 내부 면들과 측면을 덮되 상기 층간절연막들과 접하지 않는 캐핑 도전 패턴; 및
    상기 캐핑 도전 패턴 및 상기 층간절연막들과 접하되 상기 제 1 도전 패턴과 이격되는 유전막을 포함하는 반도체 장치.
  18. 기판 상에 제 1 몰드막과 제 1 지지막을 차례로 적층하는 단계;
    상기 제 1 몰드막과 상기 제 1 지지막을 관통하여 상기 기판에 인접하는 제 1 도전 기둥들을 형성하는 단계;
    상기 제 1 지지막을 식각하여 상기 제 1 몰드막을 노출시키는 제 1 지지홀을 포함하되 상기 제 1 도전 기둥들의 측면들과 부분적으로 접하는 제 1 지지 패턴을 형성하는 단계;
    상기 제 1 지지홀을 통해 상기 제 1 몰드막을 제거하여 상기 제 1 도전 기둥들의 표면을 노출시키는 단계; 및
    상기 제 1 지지 패턴과 접하지 않고 노출된 상기 제 1 도전 기둥들의 표면만을 선택적으로 덮는 캐핑 도전 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 캐핑 도전 패턴을 형성하는 단계는, 상기 제 1 지지 패턴의 표면에 대해 낮은 친화도를 가지되, 상기 제 1 도전 기둥들의 표면에 대해 높은 친화도를 가지는 금속 선구물질을 공급하여 영역 선택적 증착 공정을 진행하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 금속 선구물질은 중심에 위치하는 전이금속과 이에 결합된 2~6개의 음이온 리간드들 또는 중성 리간드들을 포함하는 반도체 장치의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230064749A (ko) 2021-11-04 2023-05-11 주식회사 엘지에너지솔루션 리튬 이차전지의 활성화 방법
CN114284270A (zh) * 2021-12-09 2022-04-05 长鑫存储技术有限公司 存储单元、存储器及其制作方法
EP4358688A1 (en) * 2022-10-20 2024-04-24 Samsung Electronics Co., Ltd. Capacitor structure and semiconductor device including the capacitor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150072441A1 (en) 2013-09-09 2015-03-12 Cypress Semiconductor Corporation Method of fabricating a ferroelectric capacitor
US20180166449A1 (en) 2016-12-09 2018-06-14 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20180240800A1 (en) 2016-06-02 2018-08-23 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20190165088A1 (en) 2017-11-28 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor devices
US20190355806A1 (en) 2018-05-18 2019-11-21 Samsung Electronics Co., Ltd. Semiconductor devices and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403611B1 (ko) 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
KR100604845B1 (ko) 2004-04-12 2006-07-26 삼성전자주식회사 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법
KR20100119445A (ko) 2009-04-30 2010-11-09 주식회사 하이닉스반도체 필린더형 전하저장전극을 구비한 반도체장치 및 그 제조 방법
KR101583516B1 (ko) 2010-02-25 2016-01-11 삼성전자주식회사 전극 구조체를 구비하는 캐패시터, 이의 제조 방법 및 전극 구조체를 포함하는 반도체 장치
JP5587716B2 (ja) 2010-09-27 2014-09-10 マイクロンメモリジャパン株式会社 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法
KR20120122548A (ko) 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102247015B1 (ko) * 2014-10-14 2021-05-03 삼성전자주식회사 캐패시터를 포함하는 반도체 장치 및 그의 제조 방법
KR102322960B1 (ko) * 2015-07-15 2021-11-05 삼성전자주식회사 반도체 소자 제조 방법
KR102473658B1 (ko) 2016-05-27 2022-12-02 삼성전자주식회사 반도체 소자
KR102606772B1 (ko) * 2018-09-28 2023-11-28 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150072441A1 (en) 2013-09-09 2015-03-12 Cypress Semiconductor Corporation Method of fabricating a ferroelectric capacitor
US20180240800A1 (en) 2016-06-02 2018-08-23 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20180166449A1 (en) 2016-12-09 2018-06-14 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20190165088A1 (en) 2017-11-28 2019-05-30 Samsung Electronics Co., Ltd. Semiconductor devices
US20190355806A1 (en) 2018-05-18 2019-11-21 Samsung Electronics Co., Ltd. Semiconductor devices and method of manufacturing the same

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