CN114267788A - 半导体器件 - Google Patents

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CN114267788A CN202111079272.1A CN202111079272A CN114267788A CN 114267788 A CN114267788 A CN 114267788A CN 202111079272 A CN202111079272 A CN 202111079272A CN 114267788 A CN114267788 A CN 114267788A
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安敞茂
宋鸿善
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Abstract

本公开提供了半导体器件。半导体器件可以包括依次堆叠在半导体基板上的底电极、电介质层和顶电极。底电极包括：与电介质层接触的第一掺杂区；主区，通过第一掺杂区而与电介质层间隔开，该第一掺杂区介于主区和电介质层之间；以及在第一掺杂区和主区之间的第二掺杂区。第一掺杂区和第二掺杂区中的每个包括氧和掺杂金属。在一些实施方式中，第二掺杂区还可以包括氮。主区可以没有所述掺杂金属。第二掺杂区中的氧的量小于第一掺杂区中的氧的量。

Description

半导体器件
技术领域
本发明构思涉及半导体器件及其制造方法。
背景技术
由于半导体器件的小尺寸、多功能和/或低制造成本，半导体器件在电子产业中具有重要的作用。随着电子产业的显著发展，半导体器件正被高度地集成。半导体器件的图案的线宽度正被减小以用于半导体器件的高度集成。然而，新的曝光技术和/或昂贵的曝光技术可以用于形成精细图案，使得高度集成半导体器件会是困难的。因此，最近已经对新的集成技术进行各种研究。
发明内容
本发明构思的一些示例实施方式提供能够提供增大的电容的半导体器件。
本发明构思的一些示例实施方式提供制造半导体器件的方法，该方法能够提高工艺产率。
根据本发明构思的一些示例实施方式，半导体器件可以包括依次堆叠在半导体基板上的底电极、电介质层和顶电极。底电极可以包括：与电介质层接触的第一掺杂区；主区，通过第一掺杂区而与电介质层间隔开，该第一掺杂区介于主区和电介质层之间；以及在第一掺杂区和主区之间的第二掺杂区。第一掺杂区和第二掺杂区中的每个可以包括氧和掺杂金属。在一些实施方式中，第二掺杂区还可以包括氮。主区可以没有掺杂金属。第二掺杂区中的氧的量(例如，浓度)可以小于第一掺杂区中的氧的量(例如，浓度)。
根据本发明构思的一些示例实施方式，半导体器件可以包括：器件隔离图案，在基板中并限定有源部分；字线，在基板中并横跨或跨过有源部分；第一杂质区，在有源部分中且邻近字线的第一侧；第二杂质区，在有源部分中且邻近字线的第二侧；位线，电连接到第一杂质区并在基板上(例如，跨过基板)；电连接到第二杂质区的底电极；与底电极的侧表面的上部接触的支撑图案；与支撑图案和底电极接触的电介质层；以及在电介质层上的顶电极。底电极可以包括：与电介质层接触的第一掺杂区；主区，通过第一掺杂区与电介质层间隔开，该第一掺杂区介于主区和电介质层之间；以及在第一掺杂区与主区之间的第二掺杂区。第一掺杂区和第二掺杂区中的每个可以包括氧和掺杂金属。在一些实施方式中，第二掺杂区可以包括氮。主区可以没有掺杂金属。第二掺杂区中的氧的量(例如，浓度)可以小于第一掺杂区中的氧的量(例如，浓度)。
根据本发明构思的一些示例实施方式，半导体器件可以包括依次堆叠在半导体基板上的底电极、电介质层和顶电极。底电极可以包括：邻近电介质层的掺杂区；和与电介质层间隔开的主区。掺杂区可以包括氧和掺杂金属。在一些实施方式中，掺杂区可以包括氮。主区可以没有掺杂金属。掺杂区中的氧的量(例如，浓度)可以随着距主区的距离的减小而减小。
根据本发明构思的一些示例实施方式，制造半导体器件的方法可以包括：在基板上形成底电极；将包括掺杂金属的源气体供应到底电极上，以沉积包括掺杂金属的层；将氮源气体供应到包括掺杂金属的层上，以在底电极上形成掺杂层，该掺杂层包括掺杂金属和氮；执行退火以在底电极中形成第一掺杂区，该第一掺杂区包括从掺杂层扩散到底电极中的掺杂金属；去除掺杂层；在底电极上形成电介质层；以及在电介质层上形成顶电极。
根据本发明构思的一些示例实施方式，半导体器件可以包括电容器。电容器可以包括底电极、顶电极以及在底电极和顶电极之间的电介质层。底电极可以包括主区和掺杂区。掺杂区可以包括在主区和电介质层之间并接触电介质层的第一部分以及在第一部分和主区之间的第二部分。第一部分和第二部分中的每个包括氧和金属掺杂剂，第二部分中的氮浓度大于第一部分中的氮浓度。
附图说明
图1示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
图2A和图2B是根据本发明构思的一些示例实施方式的制造半导体器件的方法的流程图。
图3A至图3D示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的剖视图。
图4示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图5示出沿着图4的线A-A'截取的剖视图。
图6示出图5的部分P1的放大图。
图7A、图7B、图8B、图9A、图9B和图9C示出剖视图，示出制造具有图5的剖面的半导体器件的方法。
图8A示出平面图，示出制造具有图4的平面图的半导体器件的方法。
图10示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
图11示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
图12示出图11的部分P2的放大图。
图13示出根据本发明构思的一些示例实施方式的半导体器件的平面图。
图14示出沿着图13的线C-C'和D-D'截取的剖视图。
图15A示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
图15B示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
图16示出根据本发明构思的一些示例实施方式的三维半导体存储器件的透视图。
图17示出沿着图16的线F-F'截取的剖视图。
具体实施方式
现在将参照附图详细描述本发明构思的一些示例实施方式，以帮助清楚地解释本发明构思。
图1示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
参照图1，可以提供下层1。下层1可以是半导体层、电介质层和/或导电层。下层1可以包括例如半导体基板、层间电介质层和/或接触插塞。电容器CAP可以提供在下层1上。电容器CAP可以包括依次堆叠在下层1上的底电极BE、电介质层DL和顶电极TE。底电极BE可以具有与电介质层DL接触的第一表面BES1和与下层1接触的第二表面BES2。如这里使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。
底电极BE可以包括与电介质层DL间隔开的主区3、在主区3和电介质层DL之间的第一掺杂区5以及在第一掺杂区5和电介质层DL之间的第二掺杂区7。第二掺杂区7可以接触电介质层DL。主区3可以主要占据底电极BE。底电极BE的超过一半可以包括主区3。第一掺杂区5和第二掺杂区7的厚度之和DT1可以在从约
Figure BDA0003263282040000041
至约
Figure BDA0003263282040000042
的范围内。
第一掺杂区5和第二掺杂区7可以每个包括掺杂金属M。主区3可以不包括掺杂金属M。主区3可以没有掺杂金属M。掺杂金属M可以包括例如过渡金属和/或V族金属。过渡金属可以是例如钒(V)、铌(Nb)、钽(Ta)、钼(Mo)和/或铬(Cr)。V族金属可以是例如锑(Sb)和/或砷(As)。如这里所用的，术语“掺杂金属”可以指金属掺杂剂。此外，如这里所用的，“区域X没有元素Y”(或类似的语言)可以表示区域X中的元素Y的量非常小，使得元素Y不能在区域X中被检测到。
主区3和第一掺杂区5可以包括氮(N)。第二掺杂区7可以不包括氮。第二掺杂区7可以没有氮。主区3中的氮的平均量可以大于第一掺杂区5中的氮的平均量。主区3、第一掺杂区5和第二掺杂区7都可以包括氧(O)。随着从第一表面BES1接近第二表面BES2，氧的量可以减少。第一掺杂区5中的氧的平均量可以小于第二掺杂区7中的氧的平均量并大于主区3中的氧的平均量。如这里使用的术语“量”可以与“浓度”是可互换的。如这里所用的，浓度可以指原子浓度。
主区3可以包括导电层。例如，主区3可以包括钛氮化物。第二掺杂区7可以包括包含(例如，掺有)掺杂金属M的钛氧化物。第一掺杂区5可以包括包含(例如，掺有)掺杂金属M的钛氮氧化物。
电介质层DL可以包括绝缘层。电介质层DL可以包括由金属氧化物层形成的单层或多层，诸如铪氧化物层、铝氧化物层和/或锆氧化物层。顶电极TE可以包括导电层。顶电极TE可以包括例如含金属层，诸如钛氮化物层。顶电极TE还可以包括多晶硅层(例如，掺有杂质的多晶硅层)和/或硅锗层。
对于根据本发明构思的半导体器件，由于第一掺杂区5和第二掺杂区7的厚度之和DT1具有约
Figure BDA0003263282040000043
至约
Figure BDA0003263282040000044
的小的值，所以底电极BE可以具有小的电阻。在一些实施方式中，主区3的厚度可以如图1所示是第一掺杂区5和第二掺杂区7的厚度之和DT1的至少两倍，因此第一掺杂区5和第二掺杂区7不会显著影响(例如，不会增大)底电极BE的电阻。因此，电容器CAP可以在电容上增大。此外，由于第一掺杂区5和第二掺杂区7包括掺杂金属M，所以耗尽区可以减小，并且底电极BE的电阻可以减小，结果电容器CAP可以在电容上增大。此外，根据本发明构思的半导体器件可以具有较少的缺陷，诸如SBD(存储节点桥缺陷)，因此可以提高可靠性。
图2A和图2B是根据本发明构思的一些示例实施方式的制造半导体器件的方法的流程图。图3A至图3D示出根据本发明构思的一些示例实施方式的制造半导体器件的方法的剖视图。
参照图2A和图3A，可以在下层1上形成底电极BE(步骤S10)。例如，底电极BE可以包括通过执行沉积工艺(诸如化学气相沉积(CVD)、原子层沉积(ALD)和/或物理气相沉积(PVD))形成的钛氮化物层。可以在底电极BE上形成掺杂层10(步骤S20)。在一些实施方式中，掺杂层10的形成可以如下进行。
参照图2A，可以供应用于掺杂金属M的源气体，使得掺杂金属M可以沉积在底电极BE上(步骤S21)。因此，可以沉积包括掺杂金属M的薄层(例如，单原子厚的掺杂金属M)。掺杂金属M可以包括例如过渡金属和/或V族金属。过渡金属可以是例如V、Nb、Ta、Mo和/或Cr。V族金属可以是例如Sb和/或As。掺杂金属M的源气体可以是或可以包括掺杂金属M的前驱气体。用于形成掺杂金属M的层的源气体的未反应的剩余部分可以被清除(步骤S22)。之后，可以供应氮(N)源气体，使得掺杂金属M和氮(N)可以彼此结合以形成掺杂层10(步骤S23)。氮源气体可以是或可以包括例如NH3和N2H4。掺杂层10可以包括掺杂金属M的元素和氮(N)元素。掺杂层10可以是包括金属(例如，金属元素)和氮的单原子厚的层。氮源气体的没有与掺杂金属M结合的剩余部分可以被清除(步骤S24)。可以确定掺杂层10是否具有预定厚度(例如，所需厚度)(步骤S27)。当掺杂层10不具有预定厚度时，可以再次执行步骤S21至S24。可以重复执行步骤S21至S24，直到掺杂层10具有预定的厚度。
在一些实施方式中，参照图2B，在步骤S24之后且在步骤S27之前，可以供应氧(O)源气体以使氧(O)与掺杂层10结合(步骤S25)。氧源气体可以是或可以包括例如O2、O3和/或H2O。氧元素可以与包括掺杂金属M和氮(N)的掺杂层10结合。在这种情况下，掺杂层10可以是包括金属、氮和氧的单原子厚的层。氧源气体的没有与掺杂层10结合的剩余部分可以被清除(步骤S26)。可以重复执行步骤S21至S26，直到掺杂层10具有预定厚度。
在一些实施方式中，步骤S23和步骤S25可以被同时执行。例如，氧源气体和氮源气体可以被同时供应。如这里所用的，“两种气体被同时供应”可以表示两种气体被大致(但不一定精确地)同时供应。
参照图2A、图2B和图3B，当掺杂层10具有预定厚度时，可以执行退火工艺，使得掺杂层10中的掺杂金属M可以扩散到底电极BE中，结果可以形成第一掺杂区5(步骤S30)。退火工艺可以在约100℃至约500℃之间的温度进行。第一掺杂区5可以具有约
Figure BDA0003263282040000061
至约
Figure BDA0003263282040000062
的厚度(或深度DT1)。掺杂层10中的氮可以很少扩散到第一掺杂区5中。此外，掺杂层10中的氮可以抑制或阻止氧从掺杂层10扩散到第一掺杂区5中。因此，第一掺杂区5可以具有相对小的量的氧。主区3可以被定义为指在第一掺杂区5下面的部分。
参照图2A、图2B和图3C，可以去除掺杂层10(步骤S40)。可以执行步骤S40，其使用例如含卤素的蚀刻剂，诸如氢氟酸和/或盐酸。掺杂层10的去除可以暴露第一掺杂区5的表面。当掺杂层10没有被去除时，包括掺杂层10的底电极BE可能在电阻上增大，这可能导致电容的减小。掺杂层10可能增大底电极BE的电阻，因此可以去除掺杂层10。
参照图2A、图2B和图3D，可以在底电极BE上形成电介质层DL(步骤S50)。可以执行步骤S50，使得可以使用沉积工艺(例如，化学气相沉积(CVD)和/或原子层沉积(ALD))来沉积金属氧化物层。在这种情况下，可以供应氧源气体以沉积金属氧化物层，并且氧源气体可以使得第一掺杂区5的表面部分地氧化成第二掺杂区7。第二掺杂区7可以不包括氮。第二掺杂区7可以具有比第一掺杂区5的厚度小的厚度(或深度DT2)。第一掺杂区5中的氮可以抑制或阻止氧从第二掺杂区7扩散到主区3中。因此，在底电极BE中，可以减小第一掺杂区5和第二掺杂区7(其氧的量大于主区3的氧的量)的厚度DT1。
随后，参照图2A、图2B和图1，可以在电介质层DL上形成顶电极TE(步骤S60)。因此，可以制造如图1所示的半导体器件。
在根据本发明构思的制造半导体器件的方法中，在步骤S23中供应的氮源气体可以减少、最小化或防止底电极BE的过度氧化，因此可以减少、最小化或防止底电极BE的缺陷。这些缺陷可以包括例如当底电极BE弯曲以彼此接触时发生的存储节点桥缺陷(SBD)。结果，可以减少工艺故障以提高产率。
此外，当电介质层直接形成在底电极上而不形成掺杂金属M的掺杂区时，被供应以形成电介质层的氧源气体可能导致底电极被过度氧化以诱发缺陷，诸如SBD。此外，氧源气体和底电极的金属元素(例如，钛)可能彼此反应以形成钛氧化物层。由于钛氧化物层具有半导体特性，所以当底电极被供应有电压时，钛氧化物层可能在其中具有耗尽区而导致电容的损失。相反，根据本发明构思，可以形成掺杂金属M的第一掺杂区5和第二掺杂区7使得耗尽区可以被减小以增大电容。
图4示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图5示出沿着图4的线A-A’截取的剖视图。图6示出图5的部分P1的放大图。图4可以对应于沿着图5的线H-H’截取的平面图。
参照图4至图6，可以提供半导体基板102。半导体基板102可以是例如单晶硅基板。层间电介质层104可以设置在半导体基板102上。层间电介质层104可以由例如硅氧化物层形成。层间电介质层104可以在其中具有多个存储节点接触106，该多个存储节点接触106穿透层间电介质层104并具有与半导体基板102的电连接。存储节点接触106可以包括例如多晶硅图案(例如，掺有杂质的多晶硅图案)、钛氮化物层和/或钨层。
尽管没有示出，但是半导体基板102可以在其中提供有限定有源区的器件隔离层。字线可以(例如，掩埋)在半导体基板102中。字线可以通过栅极电介质层和覆盖图案而与半导体基板102绝缘。源极/漏极区可以被提供为包括分别在每条字线的相反两侧设置在半导体基板102中的杂质区。在每条字线的一侧的杂质区可以电连接到对应的位线。存储节点接触106可以电连接到在每条字线的相反侧的杂质区。
蚀刻停止层108可以设置在层间电介质层104上。蚀刻停止层108可以由包括例如硅氮化物层、硅硼氮化物(SiBN)层和/或硅碳氮化物(SiCN)层的单层或多层形成。底电极BE可以穿透蚀刻停止层108并可以相应地接触存储节点接触106。底电极BE可以每个具有拥有圆形截面的插塞形状。当在平面图中观看时，底电极BE可以设置为构成蜂窝形状。例如，六个底电极BE可以布置为构成围绕单个底电极BE的六边形，如图4所示。底电极BE可以包括例如多晶硅层(例如，掺有杂质的多晶硅层)、金属层、金属氧化物层和/或金属氮化物层。例如，底电极BE可以包括钛氮化物层。
底电极BE可以每个具有与第一支撑图案112a和第二支撑图案112b接触的侧向表面(例如，侧表面或壁)。第一支撑图案112a和第二支撑图案112b可以彼此间隔开。第二支撑图案112b可以位于第一支撑图案112a上方。第二支撑图案112b可以具有与底电极BE的顶表面共面的顶表面。第一支撑图案112a和第二支撑图案112b可以由包括硅氮化物(SiN)层、硅硼氮化物(SiBN)层和/或硅碳氮化物(SiCN)层的单层或多层形成。
第一支撑图案112a和第二支撑图案112b可以具有彼此不同的厚度。例如，如图5所示，第二支撑图案112b可以比第一支撑图案112a厚。第一支撑图案112a和第二支撑图案112b可以具有它们的支撑孔112h。第一支撑图案112a可以具有第一支撑孔112ha。第二支撑图案112b可以具有第二支撑孔112hb。第一支撑孔112ha可以与第二支撑孔112hb垂直地重叠。支撑孔112h可以暴露与其相邻的三个底电极BE的侧壁。在一些实施方式中，每个第一支撑孔112ha可以与第二支撑孔112hb中的相应一个对准，如图5所示。如这里所用的，“元件A与元件B垂直地(或水平地)重叠”(或类似的语言)可以表示存在与元件A和元件B两者相交的至少一条垂直(或水平)线。
第一支撑图案112a的表面、第二支撑图案112b的表面以及底电极BE的表面可以共形地覆盖有电介质层DL。电介质层DL可以沿着第一支撑图案112a和第二支撑图案112b的表面以及底电极BE的表面具有均匀的厚度。顶电极TE可以位于电介质层DL上。电介质层DL可以包括例如硅氧化物层和/或其介电常数大于硅氧化物层(例如，二氧化硅)的介电常数的金属氧化物层。例如，电介质层DL可以由包括铪氧化物层、铝氧化物层和/或锆氧化物层的单层或多层形成。顶电极TE可以形成为具有包括钛氮化物层、掺有杂质的多晶硅层和/或掺有杂质的硅锗层的单层或多层结构。底电极BE、电介质层DL和顶电极TE可以构成电容器CAP。如这里所用的，“元件A覆盖元件B”(或类似的语言)可以表示元件A在元件B上延伸并与元件B重叠，但是不一定表示元件A完全地覆盖元件B。
底电极BE可以包括参照图1讨论的主区3、第一掺杂区5和第二掺杂区7。第一掺杂区5和第二掺杂区7的大部分可以邻近底电极BE的与电介质层DL接触的表面设置。在一些实施方式中，第一掺杂区5和第二掺杂区7可以不形成在底电极BE的与蚀刻停止层108、第一支撑图案112a、第二支撑图案112b接触的部分中，如图5所示。在一些其它实施方式中，如图6所示，第一掺杂区5的部分和第二掺杂区7的部分可以接触蚀刻停止层108的侧壁、第一支撑图案112a的侧壁和第二支撑图案112b的侧壁，并且第一支撑图案112a和第二支撑图案112b的大部分侧壁可以接触主区3。如图4所示，当在平面图中观看时，第一掺杂区5和第二掺杂区7中的每个可以具有弧形。其它配置可以与参照图1讨论的那些相同或相似。
图7A、图7B、图8B、图9A、图9B和图9C示出剖视图，示出制造具有图5的剖面的半导体器件的方法。图8A示出平面图，示出制造具有图4的平面图的半导体器件的方法。图8B可以对应于沿着图8A的线A-A’截取的剖面。
参照图7A，可以在半导体基板102上形成层间电介质层104。存储节点接触106可以形成在层间电介质层104中。蚀刻停止层108可以形成在层间电介质层104和存储节点接触106上。第一模制层110a、第一支撑层112af、第二模制层110b和第二支撑层112bf可以依次形成在蚀刻停止层108上。
在一些实施方式中，第一支撑层112af和第二支撑层112bf可以由相同的材料形成。在一些实施方式中，第一模制层110a和第二模制层110b可以包括相同的材料，该材料可以相对于第一支撑层112af和第二支撑层112bf具有蚀刻选择性。例如，第一模制层110a和第二模制层110b可以由硅氧化物层形成。第一支撑层112af和第二支撑层112bf可以由包括硅氮化物(SiN)层、硅硼氮化物(SiBN)层和/或硅碳氮化物(SiCN)层的单层或多层形成。第一模制层110a可以比第二模制层110b厚。第二支撑层112bf可以比第一支撑层112af厚。
参照图7B，第二支撑层112bf、第二模制层110b、第一支撑层112af、第一模制层110a和蚀刻停止层108可以被依次蚀刻以形成底电极孔118，该底电极孔118相应地暴露存储节点接触106。
参照图8A和图8B，导电层可以形成在半导体基板102的整个表面上以填充底电极孔118，然后被回蚀刻以分别在底电极孔118中形成底电极BE。第二支撑层112bf可以在其顶表面处被暴露。第一掩模图案45可以形成在第二支撑层112bf上。第一掩模图案45可以包括开口45h，该开口45h部分地暴露底电极BE的顶表面。例如，开口45h可以每个部分地暴露三个相邻的底电极BE的顶表面和在所述三个相邻的底电极BE之间的第二支撑层112bf的顶表面。
参照图9A，可以执行蚀刻工艺(例如，各向异性蚀刻工艺)，其中第一掩模图案45用作蚀刻掩模以依次图案化暴露于开口45h的第二支撑层112bf、在第二支撑层112bf下面的第二模制层110b以及在第二模制层110b下面的第一支撑层112af，从而形成暴露第一模制层110a的顶表面的支撑孔112h。在这种情况下，第一支撑层112af可以被蚀刻以形成具有第一支撑孔112ha的第一支撑图案112a。此外，第二支撑层112bf可以被蚀刻以形成具有第二支撑孔112hb的第二支撑图案112b。第一支撑孔112ha可以与对应的第二支撑孔112hb垂直地重叠，并可以使它们的形状和尺寸与第二支撑孔112hb的形状和尺寸相同或相似。此外，在这种情况下，第二模制层110b的侧壁可以被暴露。
参照图9B，可以执行各向同性蚀刻工艺，其中暴露于支撑孔112h的第一模制层110a和第二模制层110b被去除以暴露底电极BE的表面。在这种情况下，蚀刻停止层108可以在其顶表面处被暴露，第一支撑图案112a和第二支撑图案112b可以在其顶表面、侧向表面和底表面处被暴露。
在一些实施方式中，可以执行各向异性蚀刻工艺，其中第二支撑层112bf被蚀刻以形成包括第二支撑孔112hb的第二支撑图案112b，然后可以执行各向同性蚀刻工艺，其中第二支撑孔112hb被用于去除第二模制层110b。之后，可以执行各向异性蚀刻工艺，其中第一支撑层112af被蚀刻以形成包括第一支撑孔112ha的第一支撑图案112a，然后可以执行各向同性蚀刻工艺，其中第一支撑孔112ha被用于去除第一模制层110a。
参照图9C，可以执行参照图2A、图2B和图3A至图3C讨论的工艺以在对应的底电极BE中形成第一掺杂区5。例如，掺杂层10可以共形地形成在图9B的所得结构上，然后可以执行退火工艺以使掺杂金属M从掺杂层10扩散到底电极BE中，结果可以形成第一掺杂区5。在这种情况下，掺杂层10中的掺杂金属M可以既不扩散到第一支撑图案112a中也不扩散到第二支撑图案112b中。底电极BE可以具有侧向表面，该侧向表面的第一部分S1和第二部分S2分别与第二支撑图案112b和第一支撑图案112a接触，但是不与掺杂层10直接接触。在一些实施方式中，第一掺杂区5可以既不形成在整个第一部分S1上也不形成在整个第二部分S2上。相反，掺杂金属M可以扩散穿过底电极BE的顶表面US和穿过在底电极BE的侧向表面处的第三部分S3，该第三部分S3与掺杂层10直接接触，结果第一掺杂区5可以形成在第三部分S3上。掺杂层10中的掺杂金属M可以不扩散到蚀刻停止层108中。底电极BE的底表面可以具有与蚀刻停止层108接触并且不与掺杂层10直接接触的第四部分S4，结果第一掺杂区5可以不形成在第四部分S4上。
返回参照图9C和图5，在形成第一掺杂区5之后，可以去除掺杂层10以暴露底电极BE的表面。可以沉积电介质层DL。在这种情况下，可以形成第二掺杂区7。顶电极TE可以形成在电介质层DL上。
图10示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
参照图10，半导体器件可以配置为使得每个底电极BE具有中空杯子或圆筒形状。第一掺杂区5和第二掺杂区7可以邻近底电极BE的内侧壁和外侧壁形成。其它部件与参照图1、图5和图6讨论的部件相同或相似。
图11示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。图12示出图11的部分P2的放大图。
参照图11和图12，每个底电极BE可以包括下柱BE1和设置在下柱BE1上的上柱BE2。在下柱BE1和上柱BE2之间可以存在或不存在边界或界面。在一些实施方式中，在下柱BE1和上柱BE2之间的界面可以是不可见的。下柱BE1和上柱BE2可以每个具有倾斜的侧壁。底电极BE可以每个在下柱BE1和上柱BE2之间的其侧壁处具有拐点PS。下柱BE1可以具有比上柱BE2的下部更宽的上部。下柱BE1可以具有被部分地暴露的顶表面BE1U。在一些实施方式中，如图12所示，上柱BE2可以不覆盖下柱BE1的顶表面BE1U的一部分。下柱BE1的侧壁可以接触彼此间隔开的第一支撑图案112a和第二支撑图案112b。上柱BE2的侧壁可以接触彼此间隔开的第三支撑图案112c和第四支撑图案112d。电介质层DL可以延伸以接触第三支撑图案112c和第四支撑图案112d。下柱BE1和上柱BE2可以具有第一掺杂区5和第二掺杂区7，第一掺杂区5和第二掺杂区7邻近下柱BE1和上柱BE2的表面形成且不与第一支撑图案112a至第四支撑图案112d中的任何一个接触。第一掺杂区5和第二掺杂区7可以都不形成在下柱BE1和上柱BE2之间(例如，邻近在下柱BE1和上柱BE2之间的界面)。其它部件与参照图1、图5和图6讨论的部件相同或相似。
图13示出根据本发明构思的一些示例实施方式的半导体器件的平面图。图14示出沿着图13的线C-C’和D-D’截取的剖视图。
参照图13和图14，器件隔离图案302可以设置在基板301中，从而限定有源部分ACT。每个有源部分ACT可以具有被隔离的形状。如图13所示，有源部分ACT可以彼此间隔开。当在平面图中观看时，每个有源部分ACT可以具有沿着第一方向X1伸长的条形或线形。当在平面图中观看时，有源部分ACT可以对应于基板301的被器件隔离图案302围绕的部分。基板301可以包括半导体材料。有源部分ACT可以在第一方向X1上彼此平行地布置，并且有源部分ACT中的一个可以具有与有源部分ACT中的相邻一个的中心部分相邻的端部。
字线WL可以跨过有源部分ACT。字线WL可以设置在器件隔离图案302和有源部分ACT中形成的凹槽中。字线WL可以平行于与第一方向X1相交的第二方向X2。字线WL可以由导电材料形成。栅极电介质层307可以设置在每条字线WL和对应的凹槽的内表面之间。尽管没有示出，但是凹槽可以使得其底表面在器件隔离图案302中定位得相对较深并在有源部分ACT中定位得相对较浅。栅极电介质层307可以包括例如热氧化物、硅氮化物、硅氮氧化物和/或高k电介质。每条字线WL可以具有弯曲的底表面。
第一掺杂区312a可以设置在有源部分ACT中且在一对字线WL之间，并且一对第二掺杂区312b可以设置在每个有源部分ACT的相反的边缘部分中。第一掺杂区312a和第二掺杂区312b可以掺有例如杂质(例如，N型杂质)。第一掺杂区312a可以对应于公共漏极区，第二掺杂区312b可以对应于源极区。晶体管可以包括每条字线WL及其相邻的第一掺杂区312a和第二掺杂区312b。由于字线WL设置在凹槽中，所以每条字线WL可以具有在其下方的沟道区，沟道区的长度在有限的平面区域内变得增大。因此，可以减少或最小化短沟道效应。
字线WL可以使得其顶表面低于有源部分ACT的顶表面。字线覆盖图案310可以设置在每条字线WL上。字线覆盖图案310可以具有沿着字线WL的纵向方向(例如，第二方向X2)延伸的线性形状，并可以覆盖字线WL的整个顶表面。凹槽可以具有没有被字线WL占据的内部空间，并且字线覆盖图案310可以填充凹槽的未被占据的内部空间。字线覆盖图案310可以由例如硅氮化物层形成。如这里所用的，“表面V低于表面W”(或类似的语言)可以表示表面V比表面W更靠近基板，并且表面V相对于基板低于表面W。
层间电介质图案305可以设置在基板301上。层间电介质图案305可以由包括例如硅氧化物层、硅氮化物层和/或硅氮氧化物层的单层或多层形成。当在平面图中观看时，层间电介质图案305可以形成为具有彼此间隔开的岛形状。层间电介质图案305可以形成为同时覆盖两个相邻的有源部分ACT的端部。
基板301的上部、器件隔离图案302的上部和字线覆盖图案310的上部可以部分地凹陷以形成第一凹陷区域R1。当在平面图中观看时，第一凹陷区域R1可以具有网状形状。第一凹陷区域R1可以具有与层间电介质图案305的侧壁对准的侧壁。在一些实施方式中，层间电介质图案305的侧壁可以限定第一凹陷区域R1的一部分。
位线BL可以设置在层间电介质图案305上。位线BL可以跨过字线覆盖图案310和字线WL。如图13所示，位线BL可以平行于与第一方向X1和第二方向X2相交的第三方向X3。每条位线BL可以包括依次堆叠的位线多晶硅图案330、位线欧姆图案331和位线含金属图案332。位线多晶硅图案330可以包括掺有杂质的多晶硅或未掺杂质的多晶硅。位线欧姆图案331可以包括例如金属硅化物层。位线含金属图案332可以包括例如金属(例如钨、钛或钽)和/或导电金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)。位线覆盖图案337可以设置在每条位线BL上。位线覆盖图案337可以由电介质材料形成，例如硅氮化物层。
位线接触DC可以设置在与位线BL交叉的第一凹陷区域R1中。位线接触DC可以包括例如掺有杂质的多晶硅或未掺杂质的多晶硅。在一些实施方式中，如图14所示，位线接触DC可以具有与层间电介质图案305的侧壁接触的侧壁。当在图13所示的平面图中观看时，位线接触DC可以具有与层间电介质图案305接触的凹入的侧向表面。位线接触DC可以将第一掺杂区312a电连接到位线BL。
第一凹陷区域R1可以具有未被位线接触DC占据的部分，并且下掩埋电介质图案341可以形成在第一凹陷区域R1的所述部分中。下掩埋电介质图案341可以由单层或多层形成，例如硅氧化物层、硅氮化物层和/或硅氮氧化物层。
存储节点接触BC可以设置在一对相邻的位线BL之间。存储节点接触BC可以彼此间隔开。存储节点接触BC可以包括例如掺有杂质的多晶硅或未掺杂质的多晶硅。存储节点接触BC可以具有其凹入的顶表面。在位线BL之间，电介质图案(未示出)可以设置在存储节点接触BC之间。
位线间隔物SP可以插设在位线BL和存储节点接触BC之间。位线间隔物320可以包括通过介于其间的间隙GP而彼此间隔开的第一子间隔物321和第二子间隔物325。间隙GP可以被称为气隙。第一子间隔物321可以覆盖位线BL的侧壁和位线覆盖图案337的侧壁。第二子间隔物325可以邻近存储节点接触BC。在一些实施方式中，第一子间隔物321和第二子间隔物325可以包括相同的材料。例如，第一子间隔物321和第二子间隔物325可以包括硅氮化物层。在一些实施方式中，气隙可以在其中不包括液体或固体材料，并可以是空隙或空腔。气隙可以包括例如空气和/或惰性气体，或者可以是真空。
第二子间隔物325可以具有比第一子间隔物321的底表面低的底表面。第二子间隔物325可以具有其高度比第一子间隔物321的顶端的高度低的顶端。这样的配置可以增大用于将在下面讨论的着落垫LP的形成余量。结果，可以减少或防止着落垫LP和存储节点接触BC之间的断开。第一子间隔物321可以延伸以覆盖位线接触DC的侧壁并且还覆盖第一凹陷区域R1的侧壁和底表面。例如，第一子间隔物321可以插设在位线接触DC和下掩埋电介质图案341之间、在字线覆盖图案310和下掩埋电介质图案341之间、在基板301和下掩埋电介质图案341之间以及在器件隔离图案302和下掩埋电介质图案341之间。
存储节点欧姆层309可以设置在存储节点接触BC上。存储节点欧姆层309可以包括例如金属硅化物。存储节点欧姆层309、第一子间隔物321和第二子间隔物325以及位线覆盖图案337可以被共形地覆盖有其厚度均匀的扩散停止图案311a。扩散停止图案311a可以包括例如金属氮化物，诸如钛氮化物层和/或钽氮化物层。着落垫LP可以设置在扩散停止图案311a上。着落垫LP可以对应于图5的存储节点接触106。例如，着落垫LP可以由包含金属(诸如钨)的材料形成。着落垫LP可以具有覆盖位线覆盖图案337的顶表面的上部，并具有比存储节点接触BC的宽度大的宽度。着落垫LP的中心可以在第二方向X2上偏移离开存储节点接触BC的中心。在一些实施方式中，如图14所示，着落垫LP在第二方向X2上的中心可以偏离存储节点接触BC在第二方向X2上的中心。位线BL的一部分可以与着落垫LP垂直地重叠。位线覆盖图案337的上侧壁可以与着落垫LP重叠(例如，水平地重叠)，并可以被第三子间隔物327覆盖。垫分隔图案357可以插设在着陆垫LP之间。垫分隔图案357可以对应于图5的层间电介质层104。垫分隔图案357可以包括例如硅氮化物层、硅氧化物层、硅氮氧化物层和/或多孔层。垫分隔图案357可以限定间隙GP的顶端。
底电极BE可以设置在对应的着落垫LP上。底电极BE可以每个包括参照图5讨论的主区3、第一掺杂区5和第二掺杂区7。底电极BE的侧壁的部分可以通过支撑图案112彼此连接。支撑图案112可以包括多个支撑孔112h。主区3可以接触每个底电极BE的与支撑图案112接触的侧壁。
蚀刻停止层370可以在底电极BE之间覆盖垫分隔图案357的顶表面。在一些实施方式中，蚀刻停止层370可以包括电介质材料，诸如硅氮化物层、硅氧化物层和/或硅氮氧化物层。电介质层DL可以覆盖底电极BE的表面和支撑图案112的表面。电介质层DL可以被顶电极TE覆盖。
根据本发明构思的一些示例性实施方式的半导体器件可以配置为使得间隙GP插设在第一子间隔物321和第二子间隔物325之间，并且位线BL和存储节点接触BC在其间具有减小的寄生电容，因为空气、气体和真空空间的介电常数小于硅氧化物的介电常数。
图15A示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
参照图15A，存储节点接触106和层间电介质层104可以设置在半导体基板102上。蚀刻停止层108可以设置在层间电介质层104上。底电极BE可以穿透蚀刻停止层108并可以接触存储节点接触106。图5的支撑图案112a和112b都不存在。相反，蚀刻停止层108可以用来支撑底电极BE。第一掺杂区5和第二掺杂区7可以形成在底电极BE的所有侧向表面上。其它部件与参照图1、图5和图6讨论的部件相同或相似。
图15B示出根据本发明构思的一些示例实施方式的半导体器件的剖视图。
参照图15B，存储节点接触106和层间电介质层104可以设置在半导体基板102上。蚀刻停止层108可以设置在层间电介质层104上。模制层110可以设置在蚀刻停止层108上。模制层110可以包括暴露存储节点接触106的底电极孔118。底电极BE可以设置在底电极孔118中。底电极BE可以具有中空杯子或圆筒形状。底电极BE可以具有与模制层110接触的外侧壁。底电极BE可以具有与模制层110的顶表面共面的顶表面。第一掺杂区5和第二掺杂区7可以邻近底电极BE的内侧壁形成。图5的支撑图案112a和112b都不存在。相反，模制层110可以用于支撑底电极BE。其它部件与参照图1、图5和图6讨论的部件相同或相似。
图16示出根据本发明构思的一些示例实施方式的三维半导体存储器件的透视图。图17示出沿着图16的线F-F’截取的剖视图。
参照图16和图17，半导体基板102可以在其上提供有在彼此相交的第四方向X4和第六方向X6上彼此间隔开的半导体图案SCP。半导体图案SCP可以每个具有在与第四方向X4和第六方向X6相交的第五方向X5上伸长的条形。第四方向X4和第五方向X5可以平行于半导体基板102的顶表面。第六方向X6可以垂直于半导体基板102的顶表面。半导体图案SCP可以每个具有在第五方向X5上彼此间隔开的第一端部E1和第二端部E2。此外，半导体图案SCP可以每个具有第一侧向表面SW1和第二侧向表面SW2，第一侧向表面SW1和第二侧向表面SW2将第一端部E1和第二端部E2彼此连接并在第四方向X4上彼此间隔开。半导体图案SCP可以包括例如硅和/或锗。半导体图案SCP可以每个包括邻近第一端部E1的第一源极/漏极区SD1、邻近第二端部E2的第二源极/漏极区SD2、以及在第一源极/漏极区SD1和第二源极/漏极区SD2之间的沟道区CH。第一源极/漏极区SD1和第二源极/漏极区SD2可以每个是形成在半导体图案SCP中的掺有杂质的区域。沟道区CH也可以掺有杂质。例如，第一源极/漏极区SD1和第二源极/漏极区SD2可以掺有具有第一导电类型的杂质，沟道区CH可以掺有具有与第一导电类型相反的第二导电类型的杂质。
半导体基板102可以在其上提供有位线BL，位线BL在第六方向X6上堆叠并在第六方向X6上彼此间隔开。位线BL可以在第四方向X4上延伸。处于相同高度的半导体图案SCP的第一端部E1可以连接到单条位线BL。
半导体图案SCP的第二端部E2可以连接到第一电极SE。第一电极SE可以对应于图1的底电极BE。第一电极SE可以包括主区3、第一掺杂区5和第二掺杂区7。第一电极SE可以具有侧躺着(lie on its side)的空心杯子或圆筒形状。第一掺杂区5和第二掺杂区7可以邻近第一电极SE的内表面和侧向表面形成。
第一字线WL1可以与半导体图案SCP的第一侧壁SW1相邻。第二字线WL2可以与半导体图案SCP的第二侧壁SW2相邻。第一字线WL1和第二字线WL2可以从半导体基板102的顶表面在第六方向X6上延伸。一条第一字线WL1可以通过介于它们之间的一个半导体图案SCP的沟道区CH而与一条第二字线WL2间隔开。栅极电介质层Gox可以插设在半导体图案SCP与第一字线WL1和第二字线WL2之间。栅极电介质层Gox可以包括例如高k电介质层、硅氧化物层、硅氮化物层和/或硅氮氧化物层。例如，高k电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和/或铅锌铌酸盐。
位线BL以及第一字线WL1和第二字线WL2可以每个包括导电材料。例如，所述导电材料可以包括掺杂的半导体(掺杂的硅、掺杂的锗等)、导电的金属氮化物(钛氮化物、钽氮化物等)、金属(钨、钛、钽等)和/或金属半导体化合物(钨硅化物、钴硅化物、钛硅化物等)。
位线BL可以在第四方向X4上延伸。位线BL可以接触分隔电介质图案SL。当在平面图中观看时，分隔电介质图案SL可以具有在第四方向X4上延伸的线性形状。
第一字线WL1可以用作基本上控制沟道区CH的电荷运动的栅极。第二字线WL2可以用作辅助沟道区CH的电荷运动的背栅极。第一层间电介质层IL1可以插设在半导体图案SCP之间以及在最下面的半导体图案SCP与半导体基板102之间。第二层间电介质层IL2可以插设在位线BL之间以及在最下面的位线BL与半导体基板102之间。第三层间电介质层IL3可以插设在第一电极SE之间以及在最下面的第一电极SE与半导体基板102之间。第三层间电介质层IL3可以用于支撑第一电极SE。分隔电介质图案SL可以接触位线BL的侧向表面和第二层间电介质层IL2的侧向表面。第一层间电介质层IL1、第二层间电介质层IL2和第三层间电介质层IL3以及分隔电介质图案SL可以每个由包括例如硅氧化物层、硅氮氧化物层和/或硅氮化物层的单层或多层形成。
第一电极SE可以接触第三层间电介质层IL3。第一电极SE可以接触电介质层DL。电介质层DL可以接触第二电极PE。第一电极SE、电介质层DL和第二电极PE可以构成电容器CAP。其它部件与参照图1、图5和图6讨论的部件相同或相似。
根据本发明构思的半导体器件可以配置为使得底电极包括含有掺杂金属的掺杂区，并且掺杂区具有相对小的厚度，从而增大电容。
在根据本发明构思的制造半导体器件的方法中，当形成掺杂层时，可以供应氮源气体，因此可以减少或防止底电极的氧化。结果，可以减少工艺故障以提高产率。
尽管已经参照附图讨论了本发明构思的一些示例实施方式，但是将理解，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，将理解，上述实施方式仅是说明性的，而不是在所有的方面是限制性的。因此，所附权利要求旨在覆盖落入本发明构思的范围内的所有这样的修改和增强。
本申请要求于2020年9月16日在韩国知识产权局提交的韩国专利申请第10-2020-0119384号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括依次堆叠的底电极、电介质层和顶电极，
其中所述底电极包括：
主区；
第一掺杂区，在所述主区和所述电介质层之间并接触所述电介质层；以及
第二掺杂区，在所述第一掺杂区和所述主区之间，
其中所述第一掺杂区和所述第二掺杂区中的每个包括氧和金属掺杂剂，并且所述第二掺杂区还包括氮，
其中所述主区没有所述金属掺杂剂，以及
其中所述第二掺杂区中的氧浓度低于所述第一掺杂区中的氧浓度。
2.根据权利要求1所述的半导体器件，其中：
所述主区包括氮，
所述第一掺杂区没有氮，以及
所述主区中的氮浓度大于所述第二掺杂区中的氮浓度。
3.根据权利要求1所述的半导体器件，其中所述第一掺杂区和所述第二掺杂区的厚度之和在
Figure FDA0003263282030000011
至
Figure FDA0003263282030000012
的范围内。
4.根据权利要求1所述的半导体器件，还包括与所述底电极的侧表面的上部接触的支撑图案，
其中所述主区与所述支撑图案接触。
5.根据权利要求4所述的半导体器件，其中所述第一掺杂区和所述第二掺杂区与所述支撑图案接触。
6.根据权利要求1所述的半导体器件，还包括与所述底电极的侧表面的下部接触的蚀刻停止层，
其中所述主区与所述蚀刻停止层接触。
7.根据权利要求1所述的半导体器件，还包括与所述底电极的侧表面的一部分接触的层间电介质层，
其中所述主区与所述层间电介质层接触。
8.根据权利要求1所述的半导体器件，其中所述金属掺杂剂包括V、Nb、Ta、Mo、Cr、Sb和/或As。
9.根据权利要求1所述的半导体器件，还包括：
基板；
器件隔离图案，在所述基板中并限定有源区；
字线，在所述基板中并横跨所述有源区；
第一杂质区，在所述有源区中且邻近所述字线的第一侧；
第二杂质区，在所述有源区中且邻近所述字线的第二侧；
位线，电连接到所述第一杂质区并在所述基板上；以及
支撑图案，包括接触所述底电极的表面，
其中所述底电极电连接到所述第二杂质区，并且所述电介质层接触所述支撑图案和所述底电极。
10.根据权利要求9所述的半导体器件，其中所述主区接触所述支撑图案的所述表面的第一部分。
11.根据权利要求10所述的半导体器件，其中所述第一掺杂区和所述第二掺杂区接触所述支撑图案的所述表面的第二部分。
12.根据权利要求9所述的半导体器件，其中：
所述底电极在平面图中具有圆形形状，以及
所述第一掺杂区和所述第二掺杂区中的每个在所述平面图中具有弧形。
13.根据权利要求1所述的半导体器件，其中所述第一掺杂区没有氮。
14.一种半导体器件，包括依次堆叠的底电极、电介质层和顶电极，
其中所述底电极包括：
主区；和
掺杂区，在所述主区和所述电介质层之间，
其中所述掺杂区包括氧、氮和金属掺杂剂，
其中所述主区没有所述金属掺杂剂，以及
其中所述掺杂区中的氧浓度随着距所述主区的距离的减小而减小。
15.根据权利要求14所述的半导体器件，其中所述掺杂区的厚度在
Figure FDA0003263282030000021
至
Figure FDA0003263282030000022
的范围内。
16.根据权利要求14所述的半导体器件，其中所述掺杂区包括：
第一掺杂区，与所述电介质层接触；和
第二掺杂区，通过所述第一掺杂区而与所述电介质层间隔开，所述第一掺杂区在所述第二掺杂区与所述电介质层之间，
其中所述第一掺杂区没有氮，
其中所述第二掺杂区和所述主区中的每个包括氮，以及
其中所述主区中的氮浓度大于所述第二掺杂区中的氮浓度。
17.根据权利要求14所述的半导体器件，还包括与所述底电极的侧表面的上部接触的支撑图案，
其中所述主区与所述支撑图案接触。
18.一种半导体器件，包括电容器，
其中所述电容器包括底电极、顶电极以及在所述底电极和所述顶电极之间的电介质层，
其中所述底电极包括：
主区；和
在所述主区和所述电介质层之间的掺杂区，
其中所述掺杂区包括第一部分和第二部分，所述第一部分在所述主区和所述电介质层之间并接触所述电介质层，所述第二部分在所述第一部分和所述主区之间，
所述第一部分和所述第二部分中的每个包括氧和金属掺杂剂，以及
所述第二部分中的氮浓度大于所述第一部分中的氮浓度。
19.根据权利要求18所述的半导体器件，其中所述掺杂区的所述第一部分没有氮。
20.根据权利要求18所述的半导体器件，其中所述底电极、所述电介质层和所述顶电极在一方向上依次堆叠，以及
所述掺杂区在所述方向上具有在
Figure FDA0003263282030000031
至
Figure FDA0003263282030000032
的范围内的厚度。
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