KR20220037041A - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치는, 반도체 기판 상에 차례로 적층되는 하부전극, 유전막 및 상부전극을 포함하되, 상기 하부 전극은: 상기 유전막과 접하는 제 1 도핑 영역; 상기 제 1 도핑 영역을 사이에 두고 상기 유전막과 이격되는 주요 영역; 및 상기 제 1 도핑 영역과 상기 주요 영역 사이의 상기 제 2 도핑 영역을 포함하고, 상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 도핑 금속과 산소를 포함하고, 상기 주요 영역은 상기 도핑 금속을 배제하며, 상기 제 2 도핑 영역의 산소의 함량은 상기 제 1 도핑 영역의 산소의 함량보다 작다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 장치의 고집적화 경향이 심화되고 있다. 반도체 장치의 고집적화를 위하여, 반도체 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 향상된 캐패시턴스를 제공할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 반도체 기판 상에 차례로 적층되는 하부전극, 유전막 및 상부전극을 포함하되, 상기 하부 전극은: 상기 유전막과 접하는 제 1 도핑 영역; 상기 제 1 도핑 영역을 사이에 두고 상기 유전막과 이격되는 주요 영역; 및 상기 제 1 도핑 영역과 상기 주요 영역 사이의 상기 제 2 도핑 영역을 포함하고, 상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 도핑 금속과 산소를 포함하고, 상기 주요 영역은 상기 도핑 금속을 배제하며, 상기 제 2 도핑 영역의 산소의 함량은 상기 제 1 도핑 영역의 산소의 함량보다 작다.
본 발명의 일 양태에 따른 반도체 장치는, 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴; 상기 기판 내에 배치되며 상기 활성 영역을 가로지르는 워드라인; 상기 워드라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역; 상기 워드라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역; 상기 제 1 불순물 영역과 연결되며 상기 기판을 가로지르는 비트라인들; 상기 제 2 불순물 영역과 연결되는 하부 전극; 상기 하부 전극의 상부 측면과 접하는 지지 패턴; 상기 지지 패턴 및 상기 하부 전극과 접하는 유전막; 및 상기 유전막 상의 상부 전극을 포함하되, 상기 하부 전극은, 상기 유전막과 접하는 제 1 도핑 영역; 상기 제 1 도핑 영역을 사이에 두고 상기 유전막과 이격되는 주요 영역; 및 상기 제 1 도핑 영역과 상기 주요 영역 사이의 상기 제 2 도핑 영역을 포함하고, 상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 도핑 금속과 산소를 포함하고, 상기 주요 영역은 상기 도핑 금속을 배제하며, 상기 제 2 도핑 영역의 산소의 함량은 상기 제 1 도핑 영역의 산소의 함량보다 작다.
본 발명의 다른 양태에 따른 반도체 장치는, 반도체 기판 상에 차례로 적층되는 하부전극, 유전막 및 상부전극을 포함하되, 상기 하부 전극은 상기 유전막에 인접하는 도핑 영역과 상기 유전막과 이격되는 주요 영역을 포함하고, 상기 도핑 영역은 도핑 금속과 산소를 포함하고, 상기 주요 영역은 도핑 금속을 배제하고, 상기 도핑 영역 내에서 상기 산소의 함량은 상기 주요 영역에 가까울수록 감소한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 하부전극을 형성하는 단계; 도핑 금속의 소스가스를 공급하여 도핑 금속을 증착하는 단계; 질소 소스가스를 공급하여 도핑 금속과 질소를 결합시켜 상기 하부전극 상에 도핑막을 형성하는 단계; 어닐링 공정을 진행하여 상기 도핑막 내의 상기 도핑 금속을 상기 하부 전극 내부로 확산시켜 제 1 도핑 영역을 형성하는 단계; 상기 도핑막을 제거하는 단계; 상기 하부 전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.
본 발명의 개념에 따른 반도체 장치의 하부전극은 도핑 금속의 도핑 영역을 포함하고 도핑 영역의 두께가 상대적으로 낮아, 캐패시턴스를 향상시킬 수 있다.
본 발명의 개념에 따른 반도체 장치의 제조 방법에서는 도핑막을 형성시 질소의 소스 가스를 공급하여 하부전극이 과도하게 산화되는 것을 방지할 수 있다. 이로써 공정 불량을 낮춰 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도들이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 5는 도 4를 A-A’ 선으로 자른 단면도들이다.
도 6은 도 5의 ‘P1’ 부분을 확대한 도면이다.
도 7a, 7b, 8b, 9a, 9b 및 9c는 본 발명의 실시예들에 따라 도 5의 단면을 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 도면들이다.
도 8a는 본 발명의 실시예들에 따라 도 4의 평면도를 가지는 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따라 도 1을 B-B’선으로 자른 단면도이다.
도 11은 본 발명의 실시예들에 따라 도 1을 B-B’선으로 자른 단면도이다.
도 12는 도 11의 ‘P2’ 부분을 확대한 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 14는 도 13을 C-C’선 및 D-D’선으로 자른 단면도이다.
도 15a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 15b는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 17은 도 16을 F-F’선으로 자른 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도들이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 5는 도 4를 A-A’ 선으로 자른 단면도들이다.
도 6은 도 5의 ‘P1’ 부분을 확대한 도면이다.
도 7a, 7b, 8b, 9a, 9b 및 9c는 본 발명의 실시예들에 따라 도 5의 단면을 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 도면들이다.
도 8a는 본 발명의 실시예들에 따라 도 4의 평면도를 가지는 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따라 도 1을 B-B’선으로 자른 단면도이다.
도 11은 본 발명의 실시예들에 따라 도 1을 B-B’선으로 자른 단면도이다.
도 12는 도 11의 ‘P2’ 부분을 확대한 도면이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 14는 도 13을 C-C’선 및 D-D’선으로 자른 단면도이다.
도 15a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 15b는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 17은 도 16을 F-F’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 하부막(1)을 제공한다. 상기 하부막(1)은 반도체막, 절연막 또는 도전막일 수 있다. 상기 하부막(1)은 반도체 기판, 층간절연막 및 콘택플러그를 포함할 수 있다. 상기 하부막(1) 상에 캐패시터(CAP)가 제공된다. 상기 캐패시터(CAP)는 차례로 적층된 하부 전극(BE), 유전막(DL) 및 상부 전극(TE)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 유전막(DL)과 접하는 제 1 면(BES1)과 상기 하부막(1)과 접하는 제 2 면(BES2)을 포함한다.
상기 하부 전극(BE)은 상기 유전막(DL)과 이격되는 주요 영역(3), 상기 주요 영역(3)과 상기 유전막(DL) 사이의 제 1 도핑 영역(5), 그리고 상기 제 1 도핑 영역(5)과 상기 유전막(DL) 사이의 제 2 도핑 영역(7)을 포함할 수 있다. 상기 제 2 도핑 영역(7)은 상기 유전막(DL)과 접할 수 있다. 상기 주요 영역은 상기 하부 전극(BE)의 대부분의 영역에 해당할 수 있다. 상기 제 1 도핑 영역(5)의 두께와 상기 제 2 도핑 영역(7)의 두께의 합(DT1)은 1Å ~10Å일 수 있다.
상기 제 1 도핑 영역(5)과 상기 제 2 도핑 영역(7)은 도핑 금속을 포함할 수 있다. 상기 주요 영역(3)은 상기 도핑 금속을 배제할 수 있다. 상기 도핑 금속은 전이금속과 5족 금속 중 적어도 하나를 포함할 수 있다. 상기 전이금속은 바나듐(V), 니오븀(Nb), 탄타륨(Ta), 몰리브덴(Mo), 크롬(Cr) 중 적어도 하나일 수 있다. 상기 5족 금속은 안티몬(Sb), 비소(As) 중 적어도 하나일 수 있다.
상기 주요 영역(3)과 상기 제 1 도핑 영역(5)은 질소를 포함할 수 있다. 상기 제 2 도핑 영역(7)은 질소를 배제할 수 있다. 상기 주요 영역(3) 내에서의 질소의 평균 함량은 상기 제 1 도핑 영역(5) 내에서의 질소의 평균 함량보다 많을 수 있다. 상기 주요 영역(3), 상기 제 1 도핑 영역(5) 및 상기 제 2 도핑 영역(7) 모두 산소를 포함할 수 있다. 상기 산소의 함량은 상기 제 1 면(BES1)으로부터 상기 제 2 면(BES2)로 갈수록 감소할 수 있다. 상기 제 1 도핑 영역(5) 내에서의 산소의 평균 함량은 상기 제 2 도핑 영역(7) 내에서의 산소의 평균 함량보다 적고, 상기 주요 영역(3) 내에서의 산소의 평균 함량보다 클 수 있다. 상기 '함량'이라는 용어는 '농도'로 대체될 수도 있다.
상기 주요 영역(3)은 도전막을 포함할 수 있다. 바람직하게는 상기 주요 영역(3)은 티타늄질화물을 포함할 수 있다. 상기 제 2 도핑 영역(7)은 도핑 금속이 도핑된 티타늄산화물을 포함할 수 있다. 상기 제 1 도핑 영역(5)은 도핑 금속이 도핑된 티타늄질화산화물을 포함할 수 있다.
상기 유전막(DL)은 절연막을 포함할 수 있다. 상기 유전막(DL)은 하프늄산화막, 알루미늄산화막, 지르코늄산화막과 같은 금속 산화막의 단일막 또는 다중막을 포함할 수 있다. 상기 상부 전극(TE)은 도전막을 포함할 수 있다. 상기 상부 전극(TE)은 티타늄질화막과 같은 금속함유막을 포함할 수 있다. 상기 상부 전극(TE)은 불순물이 도핑된 폴리실리콘이나 실리콘 게르마늄막을 더 포함할 수 있다.
본 발명에 따른 반도체 장치에서는 상기 제 1 도핑 영역(5)의 두께와 상기 제 2 도핑 영역(7)의 두께의 합(DT1)은 1Å ~10Å으로 작아, 상기 하부전극(BE)의 전기저항이 작아질 수 있다. 이로써 상기 캐패시터(CAP)의 캐패시턴스가 향상될 수 있다. 또한 상기 도핑 영역들(5, 7)은 상기 도핑 금속(M)을 포함하여, depletion을 감소시키고 하부전극(BE)의 저항이 낮아져, 상기 캐패시터(CAP)의 캐패시턴스를 향상시킬 수 있다. 또한 본 발명에 따른 반도체 장치에서는 SBD(Storage node Bridge Defect) 불량이 적어 신뢰성이 향상된다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 순서도들이다. 도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a 및 도 3a를 참조하면, 하부막(1) 상에 하부전극(BE)을 형성한다(제 10 단계, S10). 상기 하부전극(BE)은 바람직하게는 티타늄질화막을 CVD(Chemical Vapor Depoisition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition)와 같은 증착 공정을 진행하여 형성될 수 있다. 상기 하부 전극(BE) 상에 도핑막(10)을 형성한다(제 20 단계, S20). 상기 도핑막(10)을 형성하는 단계는 다음과 같다.
도 2a를 참조하면, 먼저, 도핑 금속(M)의 소스가스를 공급하여 도핑 금속(M)을 상기 하부 전극(BE) 상에 증착한다(제 21 단계, S21). 이로써 하나의 원자층 두께의 상기 도핑 금속(M)이 증착될 수 있다. 상기 도핑 금속(M)은 전이금속과 5족 금속 중 적어도 하나를 포함할 수 있다. 상기 전이금속은 V, Nb, Ta, Mo, Cr 중 적어도 하나일 수 있다. 상기 5족 금속은 Sb, As 중 적어도 하나일 수 있다. 상기 도핑 금속(M)의 소스 가스는 상기 도핑 금속(M)의 전구체의 가스일 수 있다. 상기 하부 전극(BE)의 표면에 증착되지 않고 남은 상기 도핑 금속(M)의 소스가스를 퍼지한다(제 22 단계, S22). 그 후에 질소(N)의 소스 가스를 공급하여 상기 도핑 금속(M)과 상기 질소(N)를 결합시켜 도핑막(10)을 형성한다(제 23 단계, S23). 상기 질소(N)의 소스 가스는 NH3 및 N2H4 중 적어도 하나일 수 있다. 상기 도핑막(10)은 상기 도핑 금속(M) 원자들과 상기 질소(N) 원자들을 포함할 수 있다. 이때 상기 도핑막(10)은 하나의 원자층 두께의 MN막일 수 있다. 상기 도핑 금속(M)과 결합하지 않은 상기 질소(N)의 소스 가스를 퍼지한다(제 24 단계, S24). 그리고 상기 도핑막(10)의 두께가 원하는 값이 되었는지를 판단한다(제 27 단계, S27). 만약 상기 도핑막(10)의 두께가 원하는 값이 아닌 경우 다시 제 21 단계(S21)로 되돌아가 제 24 단계(S24)까지 수행할 수 있다. 상기 제 21 단계(S21)부터 상기 제 24 단계(S24)까지는 상기 도핑막(10)의 두께가 원하는 값이 될 때까지 반복될 수 있다.
또는 도 2b를 참조하여, 상기 제 27 단계(S27) 전에, 상기 제 24 단계(S24) 뒤에 산소(O)의 소스 가스를 공급하여 산소(O)를 상기 도핑막(10)과 결합시킬 수 있다(S25). 상기 산소(O)의 소스 가스는 O2, O3, H2O 중 적어도 하나일 수 있다. 산소(O) 원자들은 상기 도핑 금속(M) 및 상기 질소(N)를 포함하는 상기 도핑막(10)과 결합할 수 있다. 이때 상기 도핑막(10)은 하나의 원자층 두께의 MNO막일 수 있다. 상기 도핑막(10)과 결합하지 않은 상기 산소(O)의 소스가스를 퍼지한다(S26). 그리고 상기 제 21 단계(S21)부터 상기 제 26 단계(S26)까지는 상기 도핑막(10)의 두께가 원하는 값이 될 때까지 반복될 수 있다.
또는 상기 제 23 단계(S23)과 상기 제 25 단계(S25)는 동시에 진행될 수 있다. 즉, 상기 산소(O)의 소스 가스는 상기 질소(N)의 소스 가스와 동시에 공급될 수 있다.
도 2a, 2b, 및 3b를 참조하면, 상기 도핑막(10)의 두께가 원하는 값이 되면, 어닐링 공정을 진행하여 상기 도핑막(10) 내의 도핑 금속(M)을 상기 하부 전극(BE) 내부로 확산시켜 제 1 도핑 영역(5)을 형성한다(제 30 단계, S30). 상기 어닐링 공정은 100~500℃의 온도에서 진행될 수 있다. 상기 제 1 도핑 영역(5)의 두께(또는 깊이, DT1)는 1Å ~10Å일 수 있다. 상기 도핑막(10) 내의 질소는 상기 제 1 도핑 영역(5)으로 거의 확산되지 않는다. 또한 상기 도핑막(10) 내의 질소는 상기 도핑막(10) 내의 산소가 상기 제 1 도핑 영역(5) 내로 확산하는 것을 방해할 수 있다. 이로써 상기 제 1 도핑 영역(5) 내의 산소의 함량이 종래보다 낮아질 수 있다. 상기 제 1 도핑 영역(5) 아래의 영역을 주요 영역(3)으로 정의할 수 있다.
도 2a, 2b, 및 3c를 참조하면, 상기 도핑막(10)을 제거한다(제 40 단계, S40). 상기 제 40 단계는 할로겐 원소를 포함하는 에천트, 예를 들면, 불산이나 염산 등을 이용하여 진행될 수 있다. 상기 도핑막(10)을 제거하여 상기 제 1 도핑 영역(5)의 표면을 노출시킬 수 있다. 만약 상기 도핑막(10)을 제거하지 않으면, 상기 도핑막(10)을 포함하는 상기 하부전극(BE)의 전기저항이 커지기에, 캐패시턴스가 작아질 수 있다.
도 2a, 2b, 및 3d를 참조하면, 상기 하부전극(BE) 상에 유전막(DL)을 형성한다(제 50 단계, S50). 상기 제 50 단계는 CVD(Chemical Vapor Depoisition)나 ALD(Atomic Layer Deposition) 공정을 이용하여 금속산화막을 증착함으로써 진행될 수 있다. 이때 상기 금속산화막을 증착하기 위해 공급되는 산소의 소스가스에 의해 상기 제 1 도핑 영역(5)의 표면의 일부가 산화되어 제 2 도핑 영역(7)이 형성될 수 있다. 상기 제 2 도핑 영역(7)은 질소를 배제할 수 있다. 상기 제 2 도핑 영역(7)의 두께(또는 깊이, DT2)는 상기 제 1 도핑 영역(5)의 최초의 두께(또는 깊이, DT1) 보다 작을 수 있다. 상기 제 1 도핑 영역(5) 내의 질소는 상기 제 2 도핑 영역(7) 내의 산소가 상기 주요 영역(3)으로 확산하는 것을 방해할 수 있다. 이로써 상기 하부 전극(BE) 내에서 주요영역(3) 보다 산소의 함량이 높은 도핑 영역들(5, 7)의 두께(DT1)를 낮출 수 있다.
후속으로 도 2a, 2b, 및 도 1을 참조하면, 상기 유전막(DL) 상에 상부전극(TE)을 형성한다(제 60 단계, S60). 이로써 도 1의 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치의 제조 방법에 있어서, 상기 제 23 단계(S23)에서 공급되는 질소(N)의 소스 가스는 상기 하부전극(BE)이 (과도하게) 산화되는 것을 방지/최소화하여, 하부전극들(BE)이 굽어 서로 붙는 SBD(Storage node Bridge Defect) 불량이 발생하는 것을 방지/최소화할 수 있다. 이로써 공정 불량을 낮춰 수율을 향상시킬 수 있다.
또한 본 발명의 도핑 금속(M)의 도핑 영역을 형성하는 과정이 없이, 하부전극 상에 바로 유전막을 형성하는 경우에는 유전막을 형성하기 위해 공급되는 산소의 소스가스가 하부전극을 과도하게 산화시켜 SBD 불량이 발생할 수 있다. 또한 상기 산소 소스가스가 하부전극의 티타늄과 반응하여 티타늄 산화막이 형성될 수 있다. 상기 티타늄 산화막은 반도체 특성을 가지고 있어, 상기 하부전극(BE)에 전압 인가시, 상기 티타늄 산화막 내에 공핍(depletion) 영역이 형성될 수 있어 정전용량의 손실이 생길 수 있다. 그러나 본 발명에서는 도핑 금속(M)의 도핑 영역(5, 7)을 형성하여 공핍 영역을 감소시켜 정전 용량을 개선할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 5는 도 4를 A-A' 선으로 자른 단면도들이다. 도 6은 도 5의 'P1' 부분을 확대한 도면이다. 도 4는 도 5의 반도체 장치를 H-H'선으로 자른 평면도에 해당할 수 있다.
도 4 내지 도 6을 참조하면, 반도체 기판(102)이 제공된다. 상기 반도체 기판(102)은 예를 들면 실리콘 단결정 기판일 수 있다. 상기 반도체 기판(102) 상에 층간절연막(104)이 배치된다. 상기 층간절연막(104)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 층간절연막(104) 내에는 이를 관통하여 상기 반도체 기판(102)과 전기적으로 연결되는 복수개의 스토리지노드 콘택들(106)이 배치된다. 상기 스토리지노드 콘택들(106)은 불순물이 도핑된 폴리실리콘 패턴, 티타늄질화막 및 텅스텐 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 상기 반도체 기판(102)에는 소자분리막이 배치되어 활성 영역들을 정의할 수 있다. 상기 반도체 기판(102) 내에는 워드라인들이 매립될 수 있다. 상기 워드라인들은 게이트 절연막과 캐핑 패턴으로 인해 상기 반도체 기판(102)으로부터 절연될 수 있다. 상기 워드라인들 양측의 상기 반도체 기판(102)에는 불순물 주입 영역들이 배치되어 소오스/드레인 영역을 구성할 수 있다. 상기 워드라인들의 일 측의 상기 불순물 주입 영역들에는 각각 비트라인들이 전기적으로 연결될 수 있다. 상기 스토리지노드 콘택들(106)은 상기 워드라인들의 다른 측의 상기 불순물 주입 영역들에 각각 전기적으로 연결될 수 있다.
상기 층간절연막(104) 상에는 식각 저지막(108)이 배치될 수 있다. 상기 식각 저지막(108)은 예를 들면 실리콘 질화막, 실리콘붕소질화막(SiBN), 실리콘탄화질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 하부전극(BE)이 상기 식각 저지막(108)을 관통하여 상기 스토리지노드 콘택들(106)과 각각 접한다. 상기 하부전극들(BE)은 원형 단면의 플러그 형태를 가질 수 있다. 상기 하부전극들(BE)은 평면상 벌집 모양을 이루도록 배치될 수 있다. 즉, 하나의 하부전극(BE)을 중심으로 6개의 하부전극들(BE)이 육각형을 이루도록 배치될 수 있다. 상기 하부전극들(BE)은 불순물이 도핑된 폴리실리콘, 금속, 금속 산화막, 및 금속 질화막 중 적어도 하나를 포함할 수 있다. 상기 하부전극들(BE)은 바람직하게는 티타늄질화막을 포함할 수 있다.
상기 하부전극들(BE)의 일 측면들은 제 1 지지 패턴(112a)과 제 2 지지 패턴(112b)과 접할 수 있다. 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 서로 이격될 수 있다. 상기 제 2 지지 패턴(112b)은 상기 제 1 지지 패턴(112a) 상에 위치할 수 있다. 상기 제 2 지지 패턴(112b)의 상부면은 상기 하부전극들(BE)의 상부면들과 공면을 이룰 수 있다. 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 예를 들면 실리콘 질화막(SiN), 실리콘붕소질화막(SiBN), 실리콘탄화질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 서로 다른 두께를 가질 수 있다. 예를 들면 상기 제 2 지지 패턴(112b)은 상기 제 1 지지 패턴(112a)보다 두꺼울 수 있다. 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)은 각각 지지홀들(112h)을 가질 수 있다. 상기 제 1 지지 패턴(112a)은 제 1 지지홀들(112ha)을 가질 수 있다. 상기 제 2 지지 패턴(112b)은 제 2 지지홀들(112hb)을 가질 수 있다. 상기 제 1 지지홀들(112ha)과 상기 제 2 지지홀들(112hb)은 서로 수직적으로 중첩될 수 있다. 상기 지지홀들(112h)은 각각 서로 인접하는 세 개의 하부전극들(BE)의 측벽을 노출시킬 수 있다.
상기 제 1 지지 패턴(112a), 상기 제 2 지지 패턴(112b) 및 상기 하부전극들(BE)의 표면들은 유전막(DL)으로 콘포말하게 덮일 수 있다. 상기 유전막(DL) 상에 상부 전극(TE)이 위치할 수 있다. 상기 유전막(DL)은 예를 들면 실리콘 산화막, 또는 실리콘 산화막 보다 높은 유전율을 가지는 물질로 금속 산화막을 포함할 수 있다. 바람직하게는 상기 유전막(DL)은 하프늄 산화막, 알루미늄 산화막 및 지르코늄 산화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 상부전극(TE)은 티타늄질화막, 불순물이 도핑된 폴리실리콘막 및 불순물이 도핑된 실리콘 게르마늄막 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다. 상기 하부전극들(BE), 상기 유전막(DL) 및 상기 상부전극(TE)은 캐패시터(CAP)를 구성할 수 있다.
상기 하부 전극(BE)은 도 1을 참조하여 설명한 주요 영역(3), 제 1 도핑 영역(5) 및 제 2 도핑 영역(7)을 포함할 수 있다. 상기 제 1 도핑 영역(5)과 상기 제 2 도핑 영역(7)의 대부분은 상기 유전막(DL)과 접하는 하부 전극(BE)의 표면에 인접하도록 배치되며, 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)과 접하는 하부 전극(BE)의 표면과는 이격될 수 있다. 상기 제 1 도핑 영역(5)과 상기 제 2 도핑 영역(7)의 일부들은 도 6처럼, 상기 식각 저지막(108), 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 측벽들과 접할 수 있으나, 상기 제 1 지지 패턴(112a) 및 상기 제 2 지지 패턴(112b)의 측벽들의 대부분은 상기 주요 영역(3)과 접한다. 상기 제 1 도핑 영역(5)과 상기 제 2 도핑 영역(7)은 평면적으로 도 4처럼 호(arc) 형태를 가질 수 있다. 그 외의 구성은 도 1을 참조하여 설명한 바와 동일/유사할 수 있다.
도 7a, 7b, 8b, 9a, 9b 및 9c는 본 발명의 실시예들에 따라 도 5의 단면을 가지는 반도체 장치의 제조 방법을 순차적으로 나타내는 도면들이다. 도 8a는 본 발명의 실시예들에 따라 도 4의 평면도를 가지는 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 8b는 도 8a를 A-A'선으로 자른 단면에 대응될 수 있다.
도 7a를 참조하면, 반도체 기판(102) 상에 층간절연막(104)을 형성한다. 상기 층간절연막(104) 내에 스토리지노드 콘택들(106)을 형성할 수 있다. 상기 층간절연막(104)과 상기 스토리지노드 콘택들(106) 상에 식각 저지막(108)을 형성한다. 상기 식각 저지막(108) 상에, 제 1 몰드막(110a), 제 1 지지막(112af), 제 2 몰드막(110b) 및 제 2 지지막(112bf)을 차례로 적층한다.
상기 제 1 지지막(112af) 및 상기 제 2 지지막(112bf)은 서로 동일한 물질로 형성될 수 있다. 상기 제 1 몰드막(110a) 및 상기 제 2 몰드막(110b)은 서로 동일한 물질을 포함할 수 있으며, 상기 제 1 지지막(112af) 및 상기 제 2 지지막(112bf)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 몰드막(110a) 및 상기 제 2 몰드막(110b)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 지지막(112af) 및 상기 제 2 지지막(112bf)은 실리콘 질화막(SiN), 실리콘붕소질화막(SiBN), 실리콘탄화질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 제 1 몰드막(110a)은 상기 제 2 몰드막(110b) 보다 두껍게 형성될 수 있다. 상기 제 2 지지막(112bf)은 상기 제 1 지지막(112af) 보다 두껍게 형성될 수 있다.
도 7b를 참조하면, 상기 제 2 지지막(112bf), 상기 제 2 몰드막(110b), 상기 제 1 지지막(112af), 상기 제 1 몰드막(110a) 및 상기 식각 저지막(108)을 차례대로 식각하여 상기 스토리지노드 콘택들(106)을 각각 노출시키는 하부전극홀들(118)을 형성한다.
도 8a 및 도 8b를 참조하면, 상기 반도체 기판(102)의 전면 상에 도전막을 적층하여 상기 하부전극홀들(118)을 채우고 에치백(etch back)하여 상기 하부 전극홀들(118) 안에 각각 하부전극들(BE)을 형성한다. 그리고, 상기 제 2 지지막(112bf)의 상부면을 노출시킬 수 있다. 상기 제 2 지지막(112bf) 상에 제 1 마스크 패턴(45)을 형성할 수 있다. 상기 제 1 마스크 패턴(45)은 상기 하부전극들(BE)의 상부면들을 부분적으로 노출시키는 개구부들(45h)을 포함할 수 있다. 바람직하게는 상기 개구부들(45h)은 각각 인접하는 3개의 하부전극들(BE)의 상부면들과 이들 사이의 제 2 지지막(112bf)의 상부면을 부분적으로 노출시킬 수 있다.
도 9a를 참조하면, 상기 제 1 마스크 패턴(45)을 식각 마스크로 이용하여, 이방성 식각 공정을 진행하여 상기 개구부들(45h)에 의해 노출된 상기 제 2 지지막(112bf), 그 아래의 제 2 몰드막(110b) 및 그 아래의 제 1 지지막(112af)을 순차적으로 패터닝하여 제 1 몰드막(110a)의 상부면을 노출시키는 지지홀들(112h)을 형성할 수 있다. 이때 상기 제 1 지지막(112af)은 식각되어 제 1 지지홀들(112ha)을 가지는 제 1 지지 패턴(112a)이 형성될 수 있다. 또한 상기 제 2 지지막(112af)은 식각되어 제 2 지지홀들(112hb)을 가지는 제 2 지지 패턴(112b)이 형성될 수 있다. 상기 제 1 지지홀들(112ha)은 각각 제 2 지지홀들(112hb)과 수직적으로 중첩될 수 있고, 동일/유사한 형태 및 크기를 가질 수 있다. 또한 이때 상기 제 2 몰드막(110b)의 측벽도 노출될 수 있다.
도 9b를 참조하면, 등방성 식각 공정을 진행하여 상기 지지홀들(112h)에 의해 노출된 상기 제 1 몰드막(110a) 및 제 2 몰드막(110b)을 제거하여, 상기 하부전극들(BE)의 표면들을 노출시킬 수 있다. 이때 상기 식각 저지막(108)의 상부면, 및 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b)의 상부면들과 측면들 및 하부면들이 노출될 수 있다.
또는 상기 제 2 지지막(112bf)을 이방성 공정으로 식각한 후에 제 2 지지홀(112hb)을 포함하는 제 2 지지 패턴(112b)을 형성한 후, 등방성 식각 공정으로 상기 제 2 지지홀(112hb)을 통해 제 2 몰드막(110b)를 제거할 수 있다. 그 후에 이방성 식각 공정으로 제 1 지지막(112af)을 식각하여 제 1 지지홀(112ha)을 포함하는 제 1 지지 패턴(112a)을 형성하고, 등방성 식각 공정으로 상기 제 1 지지홀(112ha)을 통해 제 1 몰드막(110a)를 제거할 수 있다.
도 9c를 참조하면, 도 2a 및 도 2b, 도 3a 내지 도 3c를 참조하여 설명한 바와 같은 공정들을 진행하여 상기 하부전극들(BE) 내에 각각 제 1 도핑 영역들(5)을 형성할 수 있다. 즉, 도 9b의 상태에서 도핑막(10)을 콘포말하게 형성한 후 어닐링 공정을 진행하여 도핑막(10) 내의 도핑 금속(M)을 상기 하부 전극들(BE) 내부로 확산시켜 제 1 도핑 영역들(5)을 형성할 수 있다. 이때 상기 도핑막(10) 내의 도핑 금속(M)은 상기 제 1 지지 패턴(112a)과 상기 제 2 지지 패턴(112b) 속으로는 확산이 되지 않는다. 상기 제 1 및 제 2 지지 패턴들(112a, 112b)과 접하는 상기 하부전극(BE)의 측면의 제 1 부분(S1)과 제 2 부분(S2)은 상기 도핑막(10)과 직접 접하지 않으므로 상기 제 1 도핑 영역(5)이 형성되지 않는다. 반면에 상기 도핑막(10)과 직접 접하는 상기 하부전극(BE)의 측면의 제 3 부분(S3)과 상부면(US)을 통해 상기 도핑 금속(M)이 확산되어 상기 제 1 도핑 영역(5)이 형성될 수 있다. 상기 도핑막(10) 내의 도핑 금속(M)은 상기 식각 저지막(108) 속으로는 확산이 되지 않는다. 상기 식각 저지막(108)과 접하는 상기 하부전극(BE)의 측면의 제 4 부분(S4)은 상기 도핑막(10)과 직접 접하지 않으므로 상기 제 1 도핑 영역(5)이 형성되지 않는다.
다시 도 9a와 도 5를 참조하면, 상기 제 1 도핑 영역(5)을 형성한 후에, 상기 도핑막(10)을 제거하여 상기 하부 전극(BE)의 표면을 노출시킬 수 있다. 그리고 상기 유전막(DL)을 증착한다. 이때 상기 제 2 도핑 영역(7)이 형성될 수 있다. 상기 유전막(DL) 상에 상부 전극(TE)을 형성한다.
도 10은 본 발명의 실시예들에 따라 도 1을 B-B'선으로 자른 단면도이다.
도 10을 참조하면, 본 예에 따른 반도체 장치에서는 하부전극들(BE)이 각각 속이 빈 컵 형태 또는 실린더 형태를 가질 수 있다. 제 1 도핑 영역(5)과 제 2 도핑 영역(7)은 상기 하부 전극(BE)의 내측벽과 외부측벽에 인접하도록 형성될 수 있다. 그 외의 구성은 도 1, 도 5 및 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따라 도 1을 B-B'선으로 자른 단면도이다. 도 12는 도 11의 'P2' 부분을 확대한 도면이다.
도 11 및 도 12를 참조하면, 하부전극들(BE)은 각각 하부 기둥(BE1)과 이 위에 배치되는 상부 기둥(BE2)을 포함할 수 있다. 상기 하부 기둥(BE1)과 상기 상부 기둥(BE2) 사이에는 경계면이 존재하거나 없을 수도 있다. 상기 하부 기둥(BE1)과 상기 상부 기둥(BE2)의 측벽은 각각 기울어질 수 있다. 상기 하부전극들(BE)의 측벽들은 각각 상기 하부 기둥(BE1)과 상기 상부 기둥(BE2) 사이에서 변곡점(PS)을 가질 수 있다. 상기 하부 기둥(BE1)의 상부는 상기 상부 기둥(BE2)의 하부보다 넓을 수 있다. 상기 하부 기둥(BE1)의 상부면(BE1U)은 일부 노출될 수 있다. 상기 하부 기둥(BE1)의 일 측벽들은 서로 이격된 제 1 및 제 2 지지 패턴들(112a, 112b)과 접할 수 있다. 상기 상부 기둥(BE2)의 일 측벽들은 서로 이격된 제 3 및 제 4 지지 패턴들(112c, 112d)과 접할 수 있다. 유전막(DL)은 연장되어 제 3 및 제 4 지지 패턴들(112c, 112d)과 접할 수 있다. 제 1 도핑 영역(5)과 제 2 도핑 영역(7)은 상기 제 1 내지 제 4 지지 패턴들(112a~112d)과 접하지 않는 상기 하부 기둥(BE1)과 상기 상부 기둥(BE2)의 표면에 인접하여 형성될 수 있다. 제 1 도핑 영역(5)과 제 2 도핑 영역(7)은 상기 하부 기둥(BE1)과 상기 상부 기둥(BE2) 사이에는 형성되지 않는다. 그 외의 구성은 도 1, 도 5 및 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 14는 도 13을 C-C’선 및 D-D’선으로 자른 단면도이다.
도 13 및 도 14를 참조하면, 기판(301)에 소자분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 도핑된 영역(312a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(312b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 도핑된 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 도핑된 영역(312a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(312b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 상기 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 층간 절연 패턴(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 층간 절연 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 기판(301), 상기 소자분리 패턴(302) 및 상기 워드라인 캐핑 패턴(310)의 상부는 일부 리세스되어 제 1 리세스 영역(R1)이 형성될 수 있다. 상기 제 1 리세스 영역(R1)은 평면도상 그물망 형태를 구성할 수 있다. 상기 제 1 리세스 영역(R1)의 측벽은 상기 층간 절연 패턴(305)의 측벽과 정렬될 수 있다.
비트라인들(BL)이 상기 층간 절연 패턴(305) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 13에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 오믹 패턴(331)은 금속실리사이드막을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 14의 D-D' 단면에서 상기 비트라인 콘택(DC)의 일 측벽은 상기 층간 절연 패턴(305)의 측면과 접할 수 있다. 도 13의 평면도를 보면, 상기 층간 절연 패턴(305)과 접하는 상기 비트라인 콘택(DC)의 측면은 오목할 수 있다. 상기 비트라인 콘택(DC)은 상기 제 1 도핑된 영역(312a)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 상기 비트라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제 1 서브 스페이서(321)과 제 2 서브 스페이서(325)를 포함할 수 있다. 상기 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 상기 제 1 서브 스페이서(321)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다.
상기 제 2 서브 스페이서(325)의 하부면은 상기 제 1 서브 스페이서(321)의 하부면 보다 낮을 수 있다. 상기 제 2 서브 스페이서(325)의 상단의 높이는 상기 제 1 서브 스페이서(321)의 상단의 높이 보다 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안 되는 것을 방지할 수 있다. 상기 제 1 서브 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제 1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 즉, 상기 제 1 서브 스페이서(321)는 상기 비트라인 콘택(DC)과 상기 하부 매립 절연 패턴(341) 사이, 상기 워드라인 캐핑 패턴(310)과 상기 하부 매립 절연 패턴(341) 사이, 상기 기판(301)과 상기 하부 매립 절연 패턴(341) 사이 그리고 상기 소자분리 패턴(302)과 상기 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치된다. 상기 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 상기 스토리지 노드 오믹층(309), 상기 제 1 및 제 2 서브 스페이서들(321, 325), 상기 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 균일한 두께로 덮일 수 있다. 상기 확산 방지 패턴(311a)은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 상기 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드들(LP)은 도 2의 스토리지노드 콘택(106)에 대응될 수 있다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(337)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(337)의 일 상부 측벽은 상기 랜딩 패드(LP)와 중첩될 수 있으며 제 3 서브 스페이서(327)로 덮일 수 있다. 상기 랜딩 패드들(LP) 사이에는 패드 분리 패턴(357)이 개재될 수 있다. 상기 패드 분리 패턴(357)은 도 2의 층간절연막(104)에 대응될 수 있다. 상기 패드 분리 패턴(357)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 상기 패드 분리 패턴(357)은 상기 갭 영역(GP)의 상단을 정의할 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 상기 하부 전극들(BE)은 각각 도 5를 참조하여 설명한 주요 영역(3), 제 1 도핑 영역(5) 및 제 2 도핑 영역(7)을 포함할 수 있다. 하부전극들(BE)의 일부 측벽은 지지 패턴(112)으로 연결될 수 있다. 상기 지지 패턴(112)은 복수개의 지지홀들(112h)을 포함할 수 있다. 상기 지지 패턴(112)과 접하는 하부전극들(BE)의 측벽은 상기 주요 영역(3)과 접할 수 있다.
상기 하부전극들(BE) 사이에서 상기 제 1 및 제 2 캐핑 패턴들(358a, 360a)의 상부면들은 식각 저지막(370)으로 덮일 수 있다. 상기 식각 저지막(370)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 상기 하부전극들(BE) 표면, 상기 지지 패턴(112)의 표면은 유전막(DL)으로 덮일 수 있다. 상기 유전막(40)은 상부 전극(TE)으로 덮일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서는 상기 갭 영역(GP)이 상기 제 1 및 제 2 서브 스페이서들(321, 325) 사이에 개재되며, 공기/기체/진공의 유전율은 실리콘 산화물보다 낮기에, 상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이의 기생 정전용량을 감소시킬 수 있다.
도 15a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 15a를 참조하면, 반도체 기판(102) 상에 스토리지노드 콘택(106)과 층간절연막(104)이 배치될 수 있다. 상기 층간절연막(104) 상에 식각 저지막(108)이 배치될 수 있다. 하부전극(BE)이 상기 식각 저지막(108)을 관통하여 상기 스토리지노드 콘택(106)과 접할 수 있다. 본 예에서 도 5의 지지 패턴들(112a, 112b)은 도시되지 않는다. 대신에 상기 식각 저지막(108)이 상기 하부전극들(BE)을 지지하는 역할을 할 수 있다. 상기 하부 전극(BE)의 모든 측면에 제 1 도핑 영역(5)과 제 2 도핑 영역(7)이 형성된다. 그 외의 구성은 도 1, 도 5 및 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 15b는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 15b를 참조하면, 반도체 기판(102) 상에 스토리지노드 콘택(106)과 층간절연막(104)이 배치될 수 있다. 상기 층간절연막(104) 상에 식각 저지막(108)이 배치될 수 있다. 상기 식각 저지막(108) 상에 몰드막(110)이 배치될 수 있다. 상기 몰드막(110)은 상기 스토리지노드 콘택(106)을 노출시키는 하부전극홀(118)을 포함할 수 있다. 상기 하부전극홀(118) 안에 하부전극(BE)이 배치될 수 있다. 상기 하부전극(BE)은 속이 빈 컵/실린더 형태를 가질 수 있다. 상기 하부전극(BE)의 외부 측벽은 상기 몰드막(110)과 접할 수 있다. 상기 하부전극(BE)의 상부면은 상기 몰드막(110)의 상부면과 공면을 이룰 수 있다. 제 1 도핑 영역(5)과 제 2 도핑 영역(7)은 상기 하부전극(BE)의 내부 측벽에 인접하도록 형성될 수 있다. 본 예에서 도 2의 지지 패턴들(112a, 112b)은 도시되지 않는다. 대신에 상기 몰드막(110)이 상기 하부전극들(BE)을 지지하는 역할을 할 수 있다. 그 외의 구성은 도 1, 도 5 및 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 17은 도 16을 F-F'선으로 자른 단면도이다.
도 16 및 도 17을 참조하면, 반도체 기판(102) 상에 반도체 패턴들(SP)이 서로 교차하는 제 1 방향(X1)과 제 3 방향(X3)으로 서로 이격되도록 배치될 수 있다. 상기 반도체 패턴들(SP)은 각각 상기 제 1 및 제 3 방향들(X1, X3)과 교차하는 제 2 방향(X2)으로 길쭉한 바 형태를 가질 수 있다. 상기 제 1 및 제 2 방향들(X1, X2)은 상기 기판(1)의 상부면과 평행할 수 있다. 상기 제 3 방향(X3)은 상기 기판(1)의 상부면에 수직할 수 있다. 상기 반도체 패턴들(SP)은 각각 서로 이격된 제 1 단부(E1) 및 제 2 단부(E2)를 가질 수 있다. 또한 상기 반도체 패턴들(SP)은 각각 상기 제 1 단부(E1)와 상기 제 2 단부(E2)를 연결하며 서로 이격되는 제 1 측면(SW1)과 제 2 측면(SW2)을 가질 수 있다. 상기 반도체 패턴들(SP)은 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다. 상기 반도체 패턴들(SP)은 각각 상기 제 1 단부(E1)에 인접한 제 1 소오스/드레인 영역(SD1), 상기 제 2 단부(E2)에 인접한 제 2 소오스/드레인 영역(SD2) 및 상기 제 1 소오스/드레인 영역(SD1)과 상기 제 2 소오스/드레인 영역(SD2) 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 제 1 소오스/드레인 영역(SD1)과 상기 제 2 소오스/드레인 영역(SD2)은 각각 상기 반도체 패턴(SP) 내에 도핑되는 불순물 영역일 수 있다. 상기 채널 영역(CH)에도 불순물이 도핑될 수 있다. 예를 들면 상기 제 1 및 제 2 소오스/드레인 영역들(SD1, SD2)에는 제 1 도전형의 불순물이 도핑될 수 있고 상기 채널 영역(CH)에는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다.
상기 기판(1) 상에는 비트라인들(BL)이 제 3 방향(X3)으로 적층되되 서로 이격될 수 있다. 상기 비트라인들(BL)은 제 1 방향(X1)으로 연장될 수 있다. 같은 높이에 위치하는 상기 반도체 패턴들(SP)의 상기 제 1 단부들(E1)은 하나의 비트라인(BL)에 연결될 수 있다.
상기 반도체 패턴들(SP)의 상기 제 2 단부들(E2)에는 제 1 전극(SE)이 연결될 수 있다. 상기 제 1 전극(SE)은 도 1의 하부전극(BE)에 대응될 수 있다. 상기 제 1 전극(SE)은 주요 영역(3), 제 1 도핑 영역(5) 및 제 2 도핑 영역(7)을 포함할 수 있다. 상기 제 1 전극(SE)은 옆으로 뉘어진, 속이 빈 컵/실린더 형태를 가질 수 있다. 제 1 도핑 영역(5) 및 제 2 도핑 영역(7)은 상기 제 1 전극(SE)의 내부면들과 측면에 인접하여 형성될 수 있다.
상기 반도체 패턴들(SP)의 상기 제 1 측벽들(SW1)에는 제 1 워드라인들(WL1)이 인접할 수 있다. 상기 반도체 패턴들(SP)의 상기 제 2 측벽들(SW2)에는 제 2 워드라인들(WL2)이 인접할 수 있다. 상기 제 1 및 제 2 워드라인들(WL1, WL2)은 상기 기판(1)의 상부면으로부터 상기 제 3 방향(D3)으로 연장될 수 있다. 하나의 반도체 패턴(SP)의 채널 영역(CH)을 사이에 두고 하나의 제 2 워드라인(WL1)은 하나의 제 2 워드라인(WL2)과 이격될 수 있다. 상기 제 1 및 제 2 워드라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 게이트 절연막(Gox)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 비트라인들(BL)과 상기 제 1 및 제 2 워드라인들(WL1, WL2)은 각각 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 비트라인들(BL)은 제 1 방향(X1)으로 연장될 수 있다. 상기 비트라인들(BL)은 분리 절연 패턴(SL)과 접할 수 있다. 평면적 관점에서 상기 분리 절연 패턴(SL)도 상기 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 제 1 워드라인들(WL2)은 실제 상기 채널 영역들(CH)의 전하 이동을 지배하는 게이트 역할을 할 수 있다. 상기 제 2 워드라인들(WL2)은 상기 채널 영역들(CH)의 전하 이동을 보조하는 백 게이트(Back gate) 역할을 할 수 있다. 상기 반도체 패턴들(SP) 사이에는 제 1 층간절연막(IL1)이 개재될 수 있다. 상기 비트라인들(BL) 사이에는 제 2 층간절연막(IL2)이 개재될 수 있다. 상기 제 1 전극들(SE) 사이에는 제 3 층간절연막(IL3)이 개재될 수 있다. 상기 제 3 층간절연막(IL3)은 상기 제 1 전극들(SE)을 지지하는 역할을 할 수 있다. 상기 분리 절연 패턴(SL)은 상기 비트라인들(BL) 및 상기 제 2 층간절연막들(IL2)의 측면들과 접할 수 있다. 상기 제 1 내지 제 3 층간절연막들(IL1, IL2, IL3) 및 상기 분리 절연 패턴(SL)은 각각 실리콘 산화막, 실리콘 산화질화막, 실리콘질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
상기 제 1 전극(SE)은 상기 제 3 층간절연막(IL3)과 접한다. 상기 제 1 전극들(SE)은 유전막(DL)과 접한다. 상기 유전막(DL)은 제 2 전극(PE)과 접한다. 상기 제 1 전극(SE), 상기 유전막(DL) 및 상기 제 2 전극(PE)은 캐패시터(CAP)를 구성할 수 있다. 그 외의 구성은 도 1, 도 5 및 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 반도체 기판 상에 차례로 적층되는 하부전극, 유전막 및 상부전극을 포함하되,
상기 하부 전극은:
상기 유전막과 접하는 제 1 도핑 영역;
상기 제 1 도핑 영역을 사이에 두고 상기 유전막과 이격되는 주요 영역; 및
상기 제 1 도핑 영역과 상기 주요 영역 사이의 상기 제 2 도핑 영역을 포함하고,
상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 도핑 금속과 산소를 포함하고, 상기 주요 영역은 상기 도핑 금속을 배제하며,
상기 제 2 도핑 영역의 산소의 함량은 상기 제 1 도핑 영역의 산소의 함량보다 작은 반도체 장치. - 제 1 항에 있어서,
상기 주요 영역과 상기 제 2 도핑 영역은 질소를 포함하고,
상기 제 1 도핑 영역은 질소를 배제하며,
상기 주요 영역의 질소의 함량은 상기 제 2 도핑 영역의 질소의 함량보다 큰 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도핑 영역의 두께와 상기 제 2 도핑 영역의 두께의 합은 1Å~10Å인 반도체 장치. - 제 1 항에 있어서,
상기 하부 전극의 상부 측면과 접하는 지지 패턴을 더 포함하되,
상기 주요 영역은 상기 지지 패턴과 접하는 반도체 장치. - 제 4 항에 있어서,
상기 제 1 도핑 영역 및 상기 제 2 도핑 영역은 상기 지지 패턴과 접하는 반도체 장치. - 제 1 항에 있어서,
상기 하부 전극의 하부 측면과 접하는 식각 저지막을 더 포함하되,
상기 주요 영역은 상기 식각 저지막과 접하는 반도체 장치. - 제 1 항에 있어서,
상기 하부 전극의 측면과 접하는 층간절연막을 더 포함하되,
상기 주요 영역은 상기 층간절연막과 접하는 반도체 장치. - 제 1 항에 있어서,
상기 도핑 금속은 V, Nb, Ta, Mo, Cr, Sb, As 중 선택되는 적어도 하나인 반도체 장치. - 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴;
상기 기판 내에 배치되며 상기 활성 영역을 가로지르는 워드라인;
상기 워드라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역;
상기 워드라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역;
상기 제 1 불순물 영역과 연결되며 상기 기판을 가로지르는 비트라인들;
상기 제 2 불순물 영역과 연결되는 하부 전극;
상기 하부 전극의 상부 측면과 접하는 지지 패턴;
상기 지지 패턴 및 상기 하부 전극과 접하는 유전막; 및
상기 유전막 상의 상부 전극을 포함하되,
상기 하부 전극은,
상기 유전막과 접하는 제 1 도핑 영역;
상기 제 1 도핑 영역을 사이에 두고 상기 유전막과 이격되는 주요 영역; 및
상기 제 1 도핑 영역과 상기 주요 영역 사이의 상기 제 2 도핑 영역을 포함하고,
상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 도핑 금속과 산소를 포함하고, 상기 주요 영역은 상기 도핑 금속을 배제하며,
상기 제 2 도핑 영역의 산소의 함량은 상기 제 1 도핑 영역의 산소의 함량보다 작은 반도체 장치. - 제 9 항에 있어서,
상기 주요 영역과 상기 제 2 도핑 영역은 질소를 포함하고,
상기 제 1 도핑 영역은 질소를 배제하며,
상기 주요 영역의 질소의 함량은 상기 제 2 도핑 영역의 질소의 함량보다 큰 반도체 장치. - 제 9 항에 있어서,
상기 제 1 도핑 영역의 두께와 상기 제 2 도핑 영역의 두께의 합은 1Å~10Å인 반도체 장치. - 제 9 항에 있어서,
상기 주요 영역은 상기 지지 패턴의 측면과 접하는 반도체 장치. - 제 9 항에 있어서,
상기 제 1 도핑 영역 및 상기 제 2 도핑 영역의 일부는 상기 지지 패턴의 상부 측면과 접하는 반도체 장치. - 제 9 항에 있어서,
상기 하부 전극의 하부 측면과 접하는 식각 저지막을 더 포함하되,
상기 주요 영역은 상기 식각 저지막의 측면과 접하는 반도체 장치. - 제 9 항에 있어서,
상기 하부 전극은 평면적으로 원형의 형태를 가지며,
상기 제 1 도핑 영역과 상기 제 2 도핑 영역은 각각 평면적으로 호(arc) 형태를 가지는 반도체 장치. - 제 9 항에 있어서,
상기 도핑 금속은 V, Nb, Ta, Mo, Cr, Sb, As 중 선택되는 적어도 하나인 반도체 장치. - 반도체 기판 상에 차례로 적층되는 하부전극, 유전막 및 상부전극을 포함하되,
상기 하부 전극은 상기 유전막에 인접하는 도핑 영역과 상기 유전막과 이격되는 주요 영역을 포함하고,
상기 도핑 영역은 도핑 금속과 산소를 포함하고,
상기 주요 영역은 도핑 금속을 배제하고,
상기 도핑 영역 내에서 상기 산소의 함량은 상기 주요 영역에 가까울수록 감소하는 반도체 장치. - 제 17 항에 있어서,
상기 도핑 영역의 두께는 1Å~10Å인 반도체 장치. - 제 17 항에 있어서,
상기 도핑 영역은 상기 유전막과 접하는 제 1 도핑 영역과 상기 유전막과 이격되는 제 2 도핑 영역을 포함하고,
상기 제 1 도핑 영역은 질소를 배제하고,
상기 제 2 도핑 영역과 상기 주요 영역은 각각 질소를 포함하며,
상기 주요 영역의 질소의 함량은 상기 제 2 도핑 영역의 질소의 함량보다 큰 반도체 장치. - 제 17 항에 있어서,
상기 하부 전극의 상부 측면과 접하는 지지 패턴을 더 포함하되,
상기 주요 영역은 상기 지지 패턴과 접하는 반도체 장치.
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