CN117082853A - 半导体装置 - Google Patents

Abstract

一种半导体装置包括：衬底，其包括有源区域；字线结构，其与有源区域交叉并在第一方向上延伸；位线结构，其在第二方向上延伸；位线接触件，其将有源区域的第一杂质区域电连接到位线结构；存储节点接触件，其在位线结构的侧壁上并且电连接到有源区域的第二杂质区域；以及接触阻挡层，其覆盖位线接触件的至少一部分，其中，位线接触件包括具有第一宽度的下部和在下部上并具有第二宽度的上部，第一宽度大于第二宽度，并且接触阻挡层覆盖下部的底表面和侧表面。

Description

半导体装置

相关申请的交叉引用

本申请要求2022年5月16日提交于韩国知识产权局的韩国专利申请No.10-2022-0059414的优先权，其公开内容整体以引用方式并入本文中。

技术领域

实施例涉及一种半导体装置。

背景技术

根据电子行业的发展和用户需求，电子装置已变得更小且性能更高。因此，电子装置中使用的半导体装置也需要高度集成且表现出高性能。

发明内容

根据实施例，一种半导体装置包括：衬底，其包括有源区域；

字线结构，其与有源区域交叉并在第一水平方向上延伸；位线结构，其在衬底上在与第一水平方向相交的第二水平方向上延伸；位线接触件，其将有源区域的第一杂质区域电连接到位线结构；存储节点接触件，其设置在位线结构的侧壁上并且电连接到有源区域的第二杂质区域；以及接触阻挡层，其覆盖位线接触件的至少一部分，其中，位线接触件包括在第一水平方向上具有第一宽度的下部和设置在下部上并在第一水平方向上具有第二宽度的上部，第一宽度大于第二宽度，并且接触阻挡层覆盖下部的底表面和侧表面。

根据实施例，一种半导体装置包括：衬底，其包括具有第一杂质区域和第二杂质区域的有源区域；字线结构，其与有源区域交叉并在衬底中在第一水平方向上延伸；金属半导体化合物图案，其设置在第一杂质区域上；导电焊盘，其电连接到衬底上的第二杂质区域；绝缘图案，其限定导电焊盘；缓冲层，其在导电焊盘和绝缘图案上；位线结构，其在缓冲层上在与第一水平方向交叉的第二水平方向上延伸；位线接触件，其在金属半导体化合物图案和位线结构之间；接触阻挡层，其在金属半导体化合物图案和位线接触件之间；存储节点接触件，其在导电焊盘上；以及信息存储结构，其电连接到存储节点接触件，其中，位线接触件包括在第一水平方向上具有第一宽度的下部和设置在下部上并在第一水平方向上具有第二宽度的上部，第一宽度大于第二宽度，并且接触阻挡层从下部的底表面延伸以覆盖下部的外表面的至少一部分。

根据实施例，一种半导体装置包括：衬底，其包括有源区域；字线结构，其在第一水平方向上延伸；位线结构，其在衬底上在与第一水平方向交叉的第二水平方向上延伸；位线接触件，其将有源区域的第一杂质区域电连接到位线结构，位线接触件具有下部和在下部上的上部；存储节点接触件，其设置在位线结构的侧壁上并且电连接到有源区域的第二杂质区域；以及接触阻挡层，其覆盖位线结构下方的位线接触件的下部的侧表面和底表面的至少一部分，其中，接触阻挡层的上端设置在比位线结构低的水平处，并且位线接触件可覆盖接触阻挡层的上表面的至少一部分。

附图说明

通过参照附图详细描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，在附图中：

图1A和图1B是根据示例实施例的半导体装置的示意性平面图；

图2是根据示例实施例的半导体装置的示意性截面图；

图3是根据示例实施例的半导体装置的局部放大截面图；

图4A是根据示例实施例的半导体装置的局部放大截面图；

图4B是根据示例实施例的半导体装置的局部放大截面图；

图4C是根据示例实施例的半导体装置的局部放大截面图；

图4D是根据示例实施例的半导体装置的局部放大截面图；

图4E是根据示例实施例的半导体装置的局部放大截面图；

图4F是根据示例实施例的半导体装置的局部放大截面图；

图5A和图5B是根据示例实施例的半导体装置的示意性截面图；

图6是根据示例实施例的半导体装置的示意性截面图；

图7A是根据示例实施例的半导体装置的示意性平面图；

图7B是根据示例实施例的半导体装置的示意性平面图；

图8A至图8G是示出根据示例实施例的制造半导体装置的方法的示意性截面图。

具体实施方式

图1A和图1B是根据示例实施例的半导体装置100的示意性平面图。要注意，图1B的(a)是与图1A的位线接触孔DCH的下部区域对应的平面图，图1B的(b)是与图1A的位线接触孔DCH的上部区域对应的平面图。

图2是沿着图1A中的线I-I’和线II-II’的示意性截面图。图3是图2的区域“A”的放大图。

参照图1A至图3，半导体装置100可包括：衬底101，其包括有源区域ACT；字线结构WLS，其嵌入在衬底101中并在其中延伸，并且包括字线WL；位线结构BLS，其在衬底101上延伸以与字线结构WLS交叉，并且包括位线BL；间隔件结构SS，其在位线结构BLS的两侧；电容器结构CAP，其设置在位线结构BLS上方；位线接触件DC，其将位线结构BLS电连接到有源区域ACT；存储节点接触件160，其将电容器结构CAP电连接到有源区域ACT；着陆焊盘LP，其将存储节点接触件160电连接到电容器结构CAP；以及封盖绝缘层180，其在位线结构BLS上。半导体装置100还可包括限定有源区域ACT的器件分离层107、在衬底101上的金属半导体化合物图案110以及在金属半导体化合物图案110和位线接触件DC之间的接触阻挡层DCB。半导体装置100可应用于例如动态随机存取存储器(DRAM)的单元阵列。

衬底101可具有在X方向和Y方向上延伸的上表面。衬底101可包括半导体材料，例如IV族半导体、II I-V族化合物半导体或II-VI组化合物半导体。例如，IV族半导体可包括硅、锗或硅锗。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或外延层。

有源区域ACT可由器件分离层107限定。有源区域ACT可具有条形状，并且可设置成在衬底101中在一个方向上(例如，在X方向和Y方向之间的一个方向上)延伸的岛形状。这一个方向可以是相对于字线WL的延伸方向和位线BL的延伸方向倾斜的方向。有源区域ACT可与位线结构BLS和/或字线结构WLS交叉。

有源区域ACT可具有距衬底101的上表面具有预定深度的第一杂质区域105a和第二杂质区域105b。第一杂质区域105a和第二杂质区域105b可彼此间隔开。第一杂质区域105a和第二杂质区域105b可用作晶体管的源极/漏极区域。例如，漏极区域可形成在与一个有源区域ACT交叉的两条字线WL之间，并且源极区域可分别形成在这两条字线WL外侧。在示例实施例中，第一杂质区域105a可以是漏极区域，第二杂质区域105b可以是源极区域。然而，源极区域和漏极区域通过基本上相同的杂质的掺杂或离子注入来形成，并且可根据最终形成的晶体管的电路配置而可互换地称呼。杂质可包括导电类型与衬底101的导电类型相反的掺杂剂。在示例实施例中，源极区域和漏极区域中的第一杂质区域105a和第二杂质区域105b的深度可彼此不同。

器件分离层107可通过浅沟槽隔离(STI)工艺形成。器件分离层107可以是围绕有源区域ACT并将有源区域ACT彼此分离的场区域。器件分离层107可由绝缘材料(例如氧化物、氮化物或其组合)形成。在示例实施例中，器件分离层107中的每一个可包括多个层。

金属半导体化合物图案110可设置在有源区域ACT上。在示例实施例中，金属半导体化合物图案110可设置在第一杂质区域105a上。金属半导体化合物图案110可包括例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其它金属硅化物。在示例实施例中，金属半导体化合物图案110可从第一杂质区域105a突出，但金属半导体化合物图案110可具有各种形状，例如，根据构成金属半导体化合物图案110的金属元素的类型，金属半导体化合物图案110可嵌入在第一杂质区域105a中。可形成金属半导体化合物图案110以改进包括金属材料的位线结构BLS与杂质区域105a和105b之间的电特性。

字线结构WLS中的每一个可包括栅极介电层120、字线WL和埋置绝缘层125。

字线WL可设置在在衬底101中延伸的栅极沟槽中。字线WL可被设置为在衬底101中横跨有源区域ACT在一个方向(例如，X方向)上延伸。例如，一对字线WL可被设置为与一个有源区域ACT交叉。包括字线WL以及第一杂质区域105a和第二杂质区域105b的晶体管可构成埋置沟道阵列晶体管(BCAT)。

字线WL可设置在栅极沟槽下方，并且可具有预定厚度。字线WL的上表面可位于比衬底101的上表面的水平低的水平处。在本公开中，高度水平(例如，“较低或较高的水平”)可基于(例如，相对于)衬底101的基本上平坦的上表面来定义。字线WL可包括导电材料，例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。在示例实施例中，字线WL可包括多个层。

栅极介电层120可设置在栅极沟槽的底表面和内表面上。栅极介电层120可共形地覆盖栅极沟槽的内壁。栅极介电层120可设置在字线WL和有源区域ACT之间，例如，栅极介电层120可沿着字线WL的侧表面延伸，以覆盖字线WL的侧表面。栅极介电层120可包括例如氧化物、氮化物和氮氧化物中的至少一种。栅极介电层120可以是例如氧化硅膜或具有高介电常数的绝缘膜。在示例实施例中，栅极介电层120可以是通过将有源区域ACT氧化而形成的层或通过沉积形成的层。

埋置绝缘层125可设置在字线WL上，并且可填充栅极沟槽。埋置绝缘层125可包括绝缘材料，例如氮化硅。在示例实施例中，栅极介电层120可沿着埋置绝缘层125的侧表面延伸以覆盖埋置绝缘层125的侧表面，例如，栅极介电层120可在埋置绝缘层125和有源区域ACT之间。另选地，根据实施例，栅极介电层120的上端可被埋置绝缘层125覆盖。

在示例实施例中，半导体装置100可包括设置在衬底101上的多个导电焊盘130以及分离多个导电焊盘130中的每一个的绝缘图案131。多个导电焊盘130中的每一个可电连接到有源区域ACT。多个导电焊盘130的下表面可直接接触有源区域ACT的第二杂质区域105b。也就是说，多个导电焊盘130中的每一个可将存储节点接触件160电连接到第二杂质区域105b。

例如，如图2所示，多个导电焊盘130中的每一个可包括半导体材料层130a(例如，硅)、在半导体材料层130a上的金属半导体层130b以及在金属半导体层130b上的金属层130c。在另一示例中，根据实施例，多个导电焊盘130中的每一个可以是单个半导体层，例如，多个导电焊盘130中的每一个可包括具有N型导电性的硅。

绝缘图案131可在多个导电焊盘130之间围绕导电焊盘130中的每一个。绝缘图案131可穿过多个导电焊盘130以实现多个导电焊盘130中的每一个的电分离。绝缘图案131可包括不同于器件分离层107的绝缘材料的绝缘材料。绝缘材料可以是例如氮化硅。在示例实施例中，绝缘图案131可比多个导电焊盘130的下表面凹陷得更深，以使下表面位于比多个导电焊盘130的下表面低的水平处。多个导电焊盘130的最上表面和绝缘图案131的上表面可位于基本上相同的水平，以例如彼此水平且共面。

缓冲层135可设置在衬底101上。缓冲层135可设置在衬底101和位线结构BLS之间。

在示例实施例中，缓冲层135可设置在多个导电焊盘130和绝缘图案131上。在这种情况下，缓冲层135的下表面可例如直接接触多个导电焊盘130的上表面和绝缘图案131的上表面。存储节点接触件160可通过穿过缓冲层135并接触多个导电焊盘130来电连接到有源区域ACT。缓冲层135可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅或其组合。

在示例实施例中，缓冲层135可包括第一缓冲层135a、第二缓冲层135b和第三缓冲层135c。例如，第一缓冲层135a可包括氧化硅，第二缓冲层135b可包括氮化硅，第三缓冲层135c可包括氧化硅。然而，根据实施例，缓冲层135可具有任何合适的材料和层数，例如相对于图2不同的材料和层数。

位线结构BLS可在垂直于字线WL的一个方向上(例如，在Y方向上)延伸。位线结构BLS可包括位线BL和在位线上的位线封盖图案BC。

位线BL可设置在缓冲层135上。位线BL可包括金属材料，例如非化合金属。例如，金属材料可包括钨(W)、钌(Ru)、铜(Cu)或钼(Mo)。然而，构成位线BL的导电图案的数量、材料的类型和/或堆叠顺序可根据实施例不同地改变。

位线封盖图案BC可设置在位线BL上。位线封盖图案BC可包括绝缘材料，例如氮化硅层。然而，构成位线封盖图案BC的绝缘图案的数量、材料的类型和/或堆叠顺序可根据实施例不同地改变。另外，即使位线封盖图案BC包括多个材料层并且这多个材料层包括相同的材料，也可通过物理性质的差异来区分边界。

位线接触件DC可具有与位线BL的上表面的水平基本上在相同的水平(例如，共面)的上表面，并且可例如直接接触位线封盖图案BC。位线接触件DC可穿过缓冲层135以接触有源区域ACT的第一杂质区域105a。位线接触件DC可局部地设置在暴露第一杂质区域105a的位线接触孔DCH中。

在示例实施例中，位线接触件DC可包括一体地(例如，无缝地)连接到位线BL并延伸到位线接触孔DCH中的部分。因此，位线接触件DC可包括与位线BL的金属材料相同的金属材料，例如钨(W)、钌(Ru)、铜(Cu)或钼(Mo)。位线接触件DC的下表面可位于比衬底101的上表面的水平低的水平处，并且可位于比字线WL的上表面高的水平处。位线接触件DC可通过间隔件结构SS与多个导电焊盘130和/或存储节点接触件160间隔开。

在示例实施例中，位线接触件DC可包括下部DC_LP和设置在下部DC_LP上的上部DC_UP。位线接触件DC的下部DC_LP和上部DC_UP可一体地(例如，无缝地)连接成由相同材料制造的单个单元，并且可包括金属材料。

接触阻挡层DCB可设置在金属半导体化合物图案110和位线接触件DC之间，以例如将金属半导体化合物图案110和位线接触件DC彼此完全分离。接触阻挡层DCB可防止衬底101中的杂质扩散到位线接触件DC中。接触阻挡层DCB可包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。

接触阻挡层DCB可覆盖位线接触件DC的至少一部分。在示例实施例中，接触阻挡层DCB可例如连续地覆盖位线接触件DC的下部DC_LP的底表面和侧表面，但是可不覆盖位线接触件DC的上部DC_UP。也就是说，接触阻挡层DCB可仅覆盖位线接触件DC的侧表面的在位线接触孔DCH中的部分，例如，接触阻挡层DCB可仅覆盖位线接触件DC的整个侧表面的下部DC_LP的侧表面。如图8D所示，这可能是因为可通过去除共形地形成在位线接触孔DCH中的初步接触阻挡层DCB’的一部分来调节接触阻挡层DCB的上端的高度。在本公开中，“上端”可指对应组件距衬底101最远的部分。

由于在用于形成位线BL的图案化工艺之前调节接触阻挡层DCB的上端的高度，图案化工艺的工艺难度可降低。这可能是因为在图案化工艺期间，位线接触件DC和接触阻挡层DCB不同时被蚀刻，而是仅位线接触件DC可被蚀刻。

由于在特定蚀刻条件下接触阻挡层DCB与位线接触件DC相比具有较低的蚀刻选择性，所以选择性地去除接触阻挡层DCB而不去除其它组件的工艺难度可能相对高。因此，由于在图案化工艺之前减小接触阻挡层DCB的上端的高度，可在使其它组件(例如，位线封盖图案BC或缓冲层135)的损失最小化的同时执行图案化工艺。因此，可提供具有改进的生产率的半导体装置100。

由于在用于形成位线BL的图案化工艺之前相对降低接触阻挡层DCB的上端的高度，位线接触件DC的通过后续工艺形成的部分可能相对增加。在示例实施例中，位线接触件DC部分可对应于上部DC_UP。由于位线接触件DC具有低于接触阻挡层DCB的电阻率，所以随着位线接触孔DCH中的上部DC_UP相对增加，位线接触件DC的电阻可减小。因此，可提供具有改进的电特性的半导体装置100。

参照图2和图3，下部DC_LP可在字线WL延伸的方向(例如，X方向)上具有第一宽度W1，并且上部DC_UP可在字线WL延伸的方向(例如，X方向)上具有第二宽度W2。在本公开中，“宽度”是指对应部分的最大宽度或平均宽度。第一宽度W1可大于第二宽度W2。这是因为通过用于形成位线BL和位线接触件DC的图案化工艺部分地移除上部DC_UP并且不去除下部DC_LP。

下部DC_LP可在位线BL延伸的方向(例如，Y方向)上具有第三宽度W3，并且上部DC_UP可在位线BL延伸的方向(例如，Y方向)上具有第四宽度W4。例如，第三宽度W3可小于第四宽度W4。这是因为随着接触阻挡层DCB的上端的高度降低，上部DC_UP填充下部DC_LP上的位线接触孔DCH和接触阻挡层DCB。

在示例实施例中，第一宽度W1和第三宽度W3可基本上相等。然而，在一些实施例中，当在平面图中位线接触孔DCH不是圆形时，第一宽度W1和第三宽度W3可彼此不同。在示例实施例中，第二宽度W2可小于第四宽度W4。

接触阻挡层DCB的上端可位于比多个导电焊盘130中的每一个的上表面的水平低的水平处。接触阻挡层DCB可被设置为与多个导电焊盘130间隔开。接触阻挡层DCB的上端可位于比存储节点接触件160的下端低的水平处。这是因为在用于形成位线BL的图案化工艺之前执行调节接触阻挡层DCB的上端的工艺。

接触阻挡层DCB的上表面的至少一部分可被位线接触件DC的上部DC_UP覆盖，并且接触阻挡层DCB的上表面的剩余部分可被间隔件结构SS当中的上间隔件结构US覆盖。

间隔件结构SS可分离位线接触件DC、多个导电焊盘130和存储节点接触件160。间隔件结构SS可包括围绕位线接触件DC的侧表面的一部分的下间隔件结构LS以及设置在每个位线结构BLS的两个侧壁上并一个方向(例如，Y方向)上延伸的上间隔件结构US。

下间隔件结构LS可覆盖位线接触孔DCH的侧壁的至少一部分。下间隔件结构LS可将位线接触件DC与多个导电焊盘130分离。下间隔件结构LS可围绕接触阻挡层DCB的外表面。下间隔件结构LS可包括沿着位线接触件DC的上部DC_UP的外表面从接触阻挡层DCB的外表面开始延伸的部分。下间隔件结构LS可具有与接触阻挡层DCB的上表面共面(例如，同延或连续)的第一上表面(图2的左侧)以及位于比第一上表面高的水平处并与缓冲层135的上表面共面的第二上表面(图2的右侧)。下间隔件结构LS可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、低k材料或其组合。在示例实施例中，下间隔件结构LS可包括第一下间隔件151以及围绕第一下间隔件151的外表面和/或底表面的第二下间隔件152。

上间隔件结构US可将存储节点接触件160与位线结构BLS分离。上间隔件结构US可被设置为沿着位线BL的侧壁和位线封盖图案BC的侧壁延伸。设置在一个位线结构BLS的两侧(例如，相对侧)的一对上间隔件结构US可相对于位线结构BLS不对称。不对称形状可由封盖绝缘层180形成。上间隔件结构US可包括绝缘材料，例如氧化硅或氮化硅。在示例实施例中，上间隔件结构US被示出为单层，但是上间隔件结构US的材料和层数不限于此，可改变为具有各种形状。

位线接触件DC的下部DC_LP的外表面被接触阻挡层DCB围绕，位线接触件DC的上部DC_UP的外表面可被上间隔件结构US围绕。

在示例实施例中，半导体装置100还可包括绝缘围栏。绝缘围栏可被设置为在多个位线结构BLS之间在一个方向(例如，Y方向)上彼此间隔开。在平面图中，绝缘围栏可与字线结构WLS交叠。绝缘围栏可包括例如氮化硅。

存储节点接触件160可电连接到有源区域ACT的区域(例如，第二杂质区域105b)。在示例实施例中，存储节点接触件160可穿过缓冲层135以接触多个导电焊盘130，并且可通过多个导电焊盘130电连接到第二杂质区域105b。存储节点接触件160可将电容器结构CAP电连接到第二杂质区域105b。

在示例实施例中，可存在多个存储节点接触件160。如图1所示，在平面图中，存储节点接触件160中的每一个可设置在X方向上相邻的位线结构BLS之间(例如，位线结构BLS两侧的间隔件结构SS之间)。在平面图中，存储节点接触件160中的每一个可设置在字线结构WLS之间和位线结构BLS之间。存储节点接触件160中的每一个可填充由X方向上相邻的位线结构BLS和Y方向上相邻的绝缘围栏限定的空间。存储节点接触件160可在X方向和Y方向上布置成多列和多行。

存储节点接触件160可由导电材料形成，并且可包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。在示例实施例中，存储节点接触件160可包括多个层。

存储节点接触件160的下端可位于比位线接触件DC的下表面高的水平处。存储节点接触件160可通过间隔件结构SS与位线接触件DC绝缘。

在示例实施例中，半导体装置100还可包括设置在存储节点接触件160和着陆焊盘LP之间的金属半导体层165。金属半导体层165可覆盖存储节点接触件160的上表面。金属半导体层165可以是例如存储节点接触件160的一部分被硅化的层。例如，金属半导体层165可包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其它金属硅化物。然而，在一些实施例中，可省略金属半导体层165。

着陆焊盘LP可将存储节点接触件160电连接到电容器结构CAP。着陆焊盘LP可设置在一对位线结构BLS之间和存储节点接触件160上。着陆焊盘LP可覆盖金属半导体层165的上表面。着陆焊盘LP可接触间隔件结构SS的侧壁。在示例实施例中，上间隔件结构US可从位线结构BLS和存储节点接触件160之间延伸到位线结构BLS和着陆焊盘LP之间。着陆焊盘LP可穿过封盖绝缘层180，并且可与封盖绝缘层180接触。

在示例实施例中，可存在多个着陆焊盘LP，并且这多个着陆焊盘LP可布置成形成六边形或蜂窝形状的格栅图案。多个着陆焊盘LP的布置可对应于电容器结构CAP的布置。

在示例实施例中，着陆焊盘LP可具有双层结构，包括导电层以及覆盖导电层的下表面和侧表面的阻挡层。导电层可包括至少一种导电材料，例如多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)和铝(Al)，并且阻挡层可包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。然而，着陆焊盘LP的数量和形状可根据实施例不同地改变。

封盖绝缘层180可设置在位线结构BLS上。封盖绝缘层180可被设置为接触位线结构BLS、间隔件结构SS和着陆焊盘LP。在示例实施例中，封盖绝缘层180可设置在多个着陆焊盘LP之间。封盖绝缘层180可具有与间隔件结构SS的上表面接触的下端。

电容器结构CAP可设置在位线结构BLS上以接触着陆焊盘LP。电容器结构CAP可包括下电极192、电容器介电层194和上电极196。下电极192和上电极196可包括例如掺杂半导体、金属氮化物、金属和金属氧化物中的至少一种。下电极192和上电极196可包括例如多晶硅、氮化钛(TiN)、钨(W)、钛(Ti)、钌(Ru)和氮化钨(WN)中的至少一种。例如，电容器介电层194可包括至少一种高k材料，例如氧化锆(ZrO₂)、氧化铝(Al₂O₃)或氧化铪(Hf₂O₃)。在图2中，电容器结构CAP被示出为具有柱形状，但实施例不限于此，例如，电容器结构CAP可具有圆柱形状。然而，在一些实施例中，可省略电容器结构CAP，并且可包括单独的信息存储结构。在本公开中，术语“信息存储结构”是指包括电容器结构。

接下来，将参照图4A至图4F描述半导体装置的修改示例。图4A至图4F对应于图2的区域“A”的放大图。

图4A是根据示例实施例的半导体装置100a的局部放大截面图。

参照图4A，位线接触件DC的下表面DC_BS可被设置为使得下表面DC_BS的中心部分位于比下表面DC_BS的边缘部分高的水平处。也就是说，位线接触件DC的下表面DC_BS可在远离衬底101取向的方向上具有凸形状。这是因为与图3不同，金属半导体化合物图案110的上表面位于比相邻器件分离层107的上表面高的水平处。因此，通过后续工艺形成的接触阻挡层DCB的下端部分和位线接触件DC的下表面DC_BS可具有凸形状。

图4B是根据示例实施例的半导体装置100b的局部放大截面图。

参照图4B，位线接触件DC的下表面DC_BS可被设置为使得下表面DC_BS的中心部分位于比下表面DC_BS的边缘部分低的水平处。也就是说，位线接触件DC的下表面DC_BS可在朝着衬底101取向的方向上具有凸形状。这是因为金属半导体化合物图案110的上部的一部分(例如，中心部分)通过后续工艺(例如，形成金属半导体化合物图案110之后的清洁工艺)被去除。因此，通过后续工艺形成的接触阻挡层DCB的下端部分和位线接触件DC的下表面DC_BS可具有凸形状。

图4C是根据示例实施例的半导体装置100c的局部放大截面图。

参照图4C，接触阻挡层DCB可包括在覆盖金属半导体化合物图案110的侧表面的一部分的同时在金属半导体化合物图案110和器件分离层107之间延伸的部分。延伸部分的下端可位于比下间隔件结构LS的下端低的水平处。这是因为在形成金属半导体化合物图案110之后，相邻的器件分离层107的一部分通过后续工艺(例如，清洁工艺)被去除以形成开口，并且接触阻挡层DCB被沉积到开口中。

图4D是根据示例实施例的半导体装置100d的局部放大截面图。

参照图4D，在接触阻挡层DCB中，与接触阻挡层DCB的外表面相邻的接触阻挡层DCB的上表面DCB_US和与内表面相邻的接触阻挡层DCB的上表面DCB_US可位于比接触阻挡层DCB的外表面和内表面之间相邻的接触阻挡层DCB的上表面DCB_US高的水平处。也就是说，由于接触阻挡层DCB的上部的中心部分部分地凹陷时，接触阻挡层DCB的上部可具有凹形状。这是因为针对接触阻挡层DCB的蚀刻工艺与针对下间隔件结构LS的蚀刻工艺分开执行。然而，接触阻挡层DCB的上表面的形状可根据针对下间隔件结构LS的蚀刻工艺的工艺条件不同地改变。

图4E是根据示例实施例的半导体装置100e的局部放大截面图。

参照图4E，半导体装置100e可不包括下间隔件结构LS。接触阻挡层DCB可覆盖位线接触孔DCH的底表面和位线接触孔DCH的侧壁的下端部分。因此，接触阻挡层DCB可接触通过位线接触孔DCH暴露的衬底101。在这种情况下，接触阻挡层DCB的上端可位于比多个导电焊盘130的下表面低的水平处，并且接触阻挡层DCB可与多个导电焊盘130间隔开。

图4F是根据示例实施例的半导体装置100f的局部放大截面图。

参照图4F，接触阻挡层DCB可覆盖位线接触件DC的下表面，并且可不覆盖位线接触件DC的侧表面。接触阻挡层DCB可形成为在将位线接触件DC与金属半导体化合物图案110分离的同时在位线接触孔DCH中具有最小体积。在这种情况下，由于位线接触孔DCH中的位线接触件DC的体积相对增加，所以可提供具有改进的电特性的半导体装置。在示例实施例中，示出下间隔件结构LS沿着位线接触孔DCH的侧壁从接触阻挡层DCB的外表面和位线接触孔DCH的侧壁之间开始延伸，但是另选地，接触阻挡层DCB的上表面和下间隔件结构LS的上表面可共面。

图5A是根据示例实施例的半导体装置100g的示意性截面图。图5A示出与沿着图1A中的线I-I’和I I-I I’截取的截面对应的区域。

参照图5A，半导体装置100g可不包括多个导电焊盘130和绝缘图案131(参照图2)。

缓冲层135可设置在位线结构BLS和衬底101之间，并且可直接接触衬底101。存储节点接触件160可穿过缓冲层135以直接接触衬底101的第二杂质区域105b。位线接触件DC和位线BL可通过上间隔件结构US和下间隔件结构LS与存储节点接触件160和第二杂质区域105b间隔开。

图5B是根据示例实施例的半导体装置100h的示意性截面图。图5B示出与沿着图1A的线I-I’和I I-I I’截取的截面对应的区域。

参照图5B，位线接触件DC可包括第一位线接触件DC1和在第一位线接触件DC1上的第二位线接触件DC2。在示例实施例中，第一位线接触件DC1和第二位线接触件DC2可包括不同的金属材料。在一些实施例中，即使第一位线接触件DC1和第二位线接触件DC2包括相同的金属材料，也可以由于第一位线接触件DC1和第二位线接触件DC2通过单独的工艺形成来区分第一位线接触件DC1和第二位线接触件DC2之间的边界。例如，第一位线接触件DC1可通过CVD工艺形成，第二位线接触件DC2可通过PVD工艺形成。

例如，如图5B所示，第一位线接触件DC1和第二位线接触件DC2之间的界面被示出为在位线接触孔DCH的最上部或缓冲层135的最上表面。在另一示例中，第一位线接触件DC1和第二位线接触件DC2之间的边界可根据工艺条件不同地改变。

图6是根据示例实施例的半导体装置100i的示意性截面图。图6示出与沿着图1A的线I-I’和I I-I I’截取的截面对应的区域。

参照图6，多个导电焊盘130可包括顺序地堆叠的半导体材料层130a、金属半导体层130b和金属层130c，其中金属半导体层130b具有小于半导体材料层130a和金属层130c的厚度。在示例实施例中，接触阻挡层DCB的上端可位于比半导体材料层130a的上表面低的水平处。然而，考虑到半导体装置的生产率和电特性，多个导电焊盘130的厚度和接触阻挡层DCB的上端的高度可不同地改变。

图7A是根据示例实施例的半导体装置100j的示意性平面图。

参照图7A，位线接触件DC和接触阻挡层DCB可设置在位线接触沟槽DCT中，而不是设置在位线接触孔DCH中。位线接触沟槽DCT可以是在字线WL延伸的方向(例如，X方向)和位线BL延伸的方向(例如，Y方向)之间的方向上延伸的线型。位线接触沟槽DCT可暴露第一杂质区域105a(参照图2)。接触阻挡层DCB可覆盖位线接触沟槽DCT中的位线接触件DC的侧表面的一部分和底表面。

图7B是根据示例实施例的半导体装置100k的示意性平面图。

参照图7B，位线接触件DC和接触阻挡层DCB可设置在位线接触开口DCO中，而不是设置在位线接触孔DCH中。位线接触开口DCO可以是使用圆形图案掩模穿过除了圆形图案之外的剩余部分的反向型开口。位线接触开口DCO可暴露第一杂质区域105a(参照图2)。接触阻挡层DCB可覆盖位线接触开口DCO中的位线接触件DC的侧表面的一部分和底表面。

图8A至图8G是示出根据示例实施例的半导体装置的制造方法中的阶段的示意性截面图。

参照图8A，可在衬底101中形成限定有源区域ACT的器件分离层107，可在衬底101中形成字线结构WLS，可在衬底101上形成多个导电焊盘130和绝缘图案131，可形成缓冲层135，可形成位线接触孔DCH，并且可形成下间隔件结构LS。

首先，根据浅沟槽隔离(STI)工艺，可各向异性地蚀刻衬底101以形成沟槽，可在沟槽中沉积绝缘材料，然后可对其执行平坦化以形成器件分离层107。可在形成器件分离层107之前向衬底101中注入杂质以形成杂质区域105a和105b。然而，在一些实施例中，可在形成器件分离层107之后或在另一工艺中形成杂质区域105a和105b。

接下来，可各向异性地蚀刻衬底101以形成设置字线WL的栅极沟槽。栅极沟槽可在X方向上延伸并且可与有源区域ACT和器件分离层107交叉。栅极介电层120、字线WL和埋置绝缘层125可顺序地形成在栅极沟槽中。栅极介电层120可形成为在栅极沟槽的内壁和底表面的至少一部分上具有基本上均匀的厚度。可通过有源区域ACT的氧化工艺或介电材料的沉积工艺来形成栅极介电层120。可通过在栅极沟槽中沉积导电材料并从顶部凹陷至预定深度来形成字线WL。可通过沉积绝缘材料以填充栅极沟槽的剩余部分，然后执行平坦化工艺来形成埋置绝缘层125。因此，可形成字线结构WLS。

接下来，可在衬底101上形成导电材料层，并且可蚀刻导电材料层的一部分以形成穿过导电材料层和多个导电焊盘130的沟槽。可通过利用绝缘材料填充沟槽并执行平坦化工艺来形成绝缘图案131。在示例实施例中，导电材料层可包括多个材料层，例如顺序地堆叠的半导体层、硅化物层和金属层，但是导电材料层的数量、厚度和材料可不同地改变。

接下来，可在多个导电焊盘130和绝缘图案131上形成缓冲层135。可通过在已经经受平坦化工艺的多个导电焊盘130和绝缘图案131的上表面上顺序地沉积第一至第三缓冲层135a、135b和135c来形成缓冲层135。第一至第三缓冲层135a、135b和135c可包括不同的绝缘材料。例如，第一缓冲层135a可包括氧化硅，第二缓冲层135b可包括氮化硅，第三缓冲层135c可包括氮氧化硅。也就是说，缓冲层135的数量、厚度和材料可不同地改变。

此后，可蚀刻缓冲层135、多个导电焊盘130和绝缘图案131以形成暴露衬底101的位线接触孔DCH。参照图1A，位线接触孔DCH可具有圆孔形状，并且可被设置为与有源区域ACT的中心交叠。

可形成围绕位线接触孔DCH的侧壁的下间隔件结构LS。可通过沉积适形地覆盖位线接触孔DCH的侧壁和底表面的第二下间隔件152、沉积覆盖第二下间隔件152的第一下间隔件151、然后通过各向异性蚀刻工艺去除第一下间隔件151和第二下间隔件152的覆盖位线接触孔DCH的底表面的部分来形成下间隔件结构LS。可在通过位线接触孔DCH暴露的有源区域ACT上形成金属半导体化合物图案110。可通过沉积覆盖暴露的有源区域ACT的金属材料层并执行硅化物工艺(例如，退火工艺)来形成金属半导体化合物图案110。金属半导体化合物图案110可在位线接触件DC和衬底101之间形成欧姆接触件，以改进半导体装置的电特性。

参照图8B，可形成初步接触阻挡层DCB’。可通过执行沉积工艺以共形地覆盖位线接触孔DCH中的下间隔件结构LS、金属半导体化合物图案110和缓冲层135来形成初步接触阻挡层DCB’。

初步接触阻挡层DCB’可包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。初步接触阻挡层DCB’可用于防止第二杂质区域105b中的杂质扩散。

参照图8C，可形成涂层118。可利用涂布材料填充位线接触孔DCH，并且可执行回蚀工艺以在位线接触孔DCH中形成填充至预定深度的涂层118。

尽管涂层118的上表面被示出为位于与金属半导体层130b的上表面基本上相同的水平，但是另选地，可通过不同地调节涂层118的上表面的高度来调节通过后续工艺形成的接触阻挡层DCB(参照图7D)的上端的高度。涂层118可包括例如硬掩模旋涂(SOH)。

参照图8D，可形成接触阻挡层DCB。可执行蚀刻工艺以去除初步接触阻挡层DCB’的形成在缓冲层135上的部分和初步接触阻挡层DCB’的形成在下间隔件结构LS的侧壁上的部分，以形成接触阻挡层DCB。

在蚀刻工艺中，由于涂层118，接触阻挡层DCB可形成为具有与涂层118的上表面基本上在相同的水平的上端。在示例实施例中，蚀刻工艺可以是湿法蚀刻工艺，并且在这种情况下，接触阻挡层DCB的上表面可具有如图4D所示向下部分凹陷的形状。然而，根据实施例，由于在后续工艺中接触阻挡层DCB的一部分与下间隔件结构LS一起被去除，接触阻挡层DCB的上表面可具有不同的上表面形状。

参照图8E，可形成初步位线接触件和初步位线140。导电材料可通过沉积工艺形成为覆盖位线接触孔DCH和缓冲层135的内部，以形成初步位线接触件和初步位线140。导电材料可以是金属材料，例如钨(W)、钌(Ru)、铜(Cu)或钼(Mo)。

初步位线接触件可指导电材料的形成在位线接触孔DCH上的一部分，初步位线可指导电材料的形成在缓冲层135上的一部分。如图8E所示，初步位线接触件和初步位线140可一体地形成，但是另选地，初步位线接触件和初步位线140可通过平坦化工艺和附加沉积工艺单独地形成。

参照图8F，可对初步位线接触件和初步位线140执行平坦化工艺，并且可在初步位线接触件和初步位线140上沉积绝缘材料以形成初步位线封盖层BC’。绝缘材料层可包括例如氮化硅。另外，绝缘材料层可由多个层形成。因此，可形成包括初步位线和初步位线封盖层BC’的初步位线结构BLS’。

参照图8G，可形成位线结构BLS。通过形成穿过初步位线结构BLS’的开口OP，可形成包括位线BL和位线封盖图案BC的位线结构BLS和位线接触件DC。

由于在用于形成开口OP的蚀刻工艺之前使接触阻挡层DCB的上端位于相对低的高度，工艺难度可相对降低。也就是说，在蚀刻工艺中，由于仅需要蚀刻位线接触件DC(即，无需同时蚀刻位线接触件DC和接触阻挡层DCB二者)，所以在蚀刻材料和蚀刻选择性方面工艺难度可改进。因此，可提供具有改进的生产率的半导体装置100。

接下来，参照图2，可在开口OP中形成上间隔件结构US，可形成存储节点接触件160，可形成着陆焊盘LP，并且可形成电容器结构CAP。

上间隔件结构US可覆盖开口OP的内壁和底表面。因此，上间隔件结构US可覆盖位线结构BLS的侧壁，并且可覆盖位线接触件DC、接触阻挡层DCB和下间隔件结构LS。上间隔件结构US可包括绝缘材料，例如氧化硅、氮化硅、碳化硅或其组合。在示例实施方式中，上间隔件结构US可包括多个绝缘材料层，并且这多个绝缘材料层中的一些可通过后续工艺被去除以包括空气间隔件。

可通过在位线结构BLS之间形成牺牲图案，蚀刻牺牲图案的一部分，并且利用不同于牺牲图案的绝缘材料(例如，氮化硅)填充蚀刻部分来形成绝缘围栏。绝缘围栏可被设置为在z方向上与字线结构WLS重叠。牺牲图案和绝缘围栏可在Y方向上交替地设置。

可对上间隔件结构US的一部分和牺牲图案执行蚀刻工艺，以形成存储节点接触孔。存储节点接触孔可部分地去除缓冲层135和多个导电焊盘130以暴露多个导电焊盘130。可利用导电材料填充存储节点接触孔并且可对其执行蚀刻工艺，以形成存储节点接触件160。因此，存储节点接触件160可直接接触多个暴露的导电焊盘130。导电材料可包括例如掺杂半导体材料、金属和金属氮化物中的至少一种。在一些实施例中，导电材料可包括多晶硅。接下来，可在存储节点接触件160上形成金属半导体层165。可通过使存储节点接触件160的上表面与金属材料反应来形成金属半导体层165。该反应可包括例如硅化物工艺。

可在金属半导体层165上形成着陆焊盘LP。着陆焊盘LP可在位线结构BLS之间延伸，并且连接到各个存储节点接触件160的着陆焊盘LP可彼此分离。

可形成在着陆焊盘LP之间延伸并接触上间隔件结构US的封盖绝缘层180。此后，可通过执行平坦化工艺和/或回蚀工艺来去除封盖绝缘层180的一部分，然后，可在着陆焊盘LP上形成电容器结构CAP。因此，可制造图1至图3的半导体装置100。

作为总结和回顾，为了制造高性能半导体装置，需要一种用于形成为分离位线和衬底而优化的阻挡图案的技术。因此，根据实施例，位线接触件和接触阻挡层的结构被优化，因此可提供具有改进的电特性和生产率的半导体装置。

即，根据实施例，可(例如，仅在位线接触件的底部上)形成阻挡层以覆盖位线接触件的底部。因此，在形成位线接触件之前对阻挡层进行调平(即，降低阻挡层的高度)可使位线结构的形成更容易。此外，位线接触件的上部的增加的尺寸可减小位线接触件的电阻。

本文公开了示例实施例，尽管采用了特定术语，但它们仅在一般和描述性意义上被使用和解释，而非为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见，截止提交本申请，除非另外具体地指示，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可在各种形式和细节上进行改变。

Claims (20)

1.一种半导体装置，包括：

衬底，其包括有源区域；

字线结构，其与所述有源区域交叉并在第一水平方向上延伸；

位线结构，其在所述衬底上在第二水平方向上延伸，所述第二水平方向与所述第一水平方向相交；

位线接触件，其将所述有源区域的第一杂质区域电连接到所述位线结构；

存储节点接触件，其在所述位线结构的侧壁上并且电连接到所述有源区域的第二杂质区域；以及

接触阻挡层，其覆盖所述位线接触件的至少一部分，

其中：

所述位线接触件包括在所述第一水平方向上具有第一宽度的下部以及在所述下部上并在所述第一水平方向上具有第二宽度的上部，

所述第一宽度大于所述第二宽度，并且

所述接触阻挡层覆盖所述下部的底表面和侧表面。

2.根据权利要求1所述的半导体装置，其中，所述下部在所述第二水平方向上具有第三宽度，所述上部在所述第二水平方向上具有第四宽度，并且所述第三宽度小于所述第四宽度。

3.根据权利要求2所述的半导体装置，其中，所述第一宽度实质上等于所述第三宽度，并且所述第二宽度小于所述第四宽度。

4.根据权利要求1所述的半导体装置，其中，所述位线接触件的所述上部在所述第二水平方向上覆盖所述接触阻挡层的上表面的至少一部分。

5.根据权利要求1所述的半导体装置，还包括：在所述位线结构和所述位线接触件之间的上间隔件结构，所述上间隔件结构在所述第一水平方向上覆盖所述接触阻挡层的上表面的至少一部分。

6.根据权利要求5所述的半导体装置，其中，所述上间隔件结构将所述存储节点接触件与所述接触阻挡层分离。

7.根据权利要求1所述的半导体装置，其中，所述接触阻挡层的上端位于比所述存储节点接触件的下端的水平低的水平处。

8.根据权利要求1所述的半导体装置，还包括：围绕所述接触阻挡层的外表面的下间隔件结构，所述下间隔件结构包括沿着所述位线接触件的所述上部的侧表面从所述接触阻挡层的侧表面开始延伸的部分。

9.根据权利要求8所述的半导体装置，其中，所述下间隔件结构包括：

第一上表面，其与所述接触阻挡层的上表面共面；以及

第二上表面，其位于比所述第一上表面的水平高的水平处。

10.根据权利要求1所述的半导体装置，还包括：

导电焊盘，其在所述衬底上；

绝缘图案，其将所述导电焊盘彼此分离；以及

缓冲层，其在所述导电焊盘和所述绝缘图案上，所述存储节点接触件通过所述缓冲层与所述导电焊盘接触。

11.根据权利要求10所述的半导体装置，其中：

所述接触阻挡层的上端位于比所述导电焊盘的上表面的水平低的水平处，并且

所述接触阻挡层与所述导电焊盘间隔开。

12.根据权利要求1所述的半导体装置，还包括：在所述有源区域上的金属半导体化合物图案，所述位线接触件通过所述接触阻挡层与所述金属半导体化合物图案间隔开。

13.根据权利要求1所述的半导体装置，其中，所述位线接触件的所述下部包括金属材料。

14.一种半导体装置，包括：

衬底，其包括有源区域，所述有源区域具有第一杂质区域和第二杂质区域；

字线结构，其与所述有源区域交叉并且在所述衬底中在第一水平方向上延伸；

金属半导体化合物图案，其在所述第一杂质区域上；

导电焊盘，其电连接到所述衬底上的所述第二杂质区域；

绝缘图案，其限定所述导电焊盘；

缓冲层，其在所述导电焊盘和所述绝缘图案上；

位线结构，其在所述缓冲层上在第二水平方向上延伸，所述位线结构与所述第一水平方向相交；

位线接触件，其在所述金属半导体化合物图案和所述位线结构之间；

接触阻挡层，其在所述金属半导体化合物图案和所述位线接触件之间；

存储节点接触件，其在所述导电焊盘上；以及

信息存储结构，其电连接到所述存储节点接触件，

其中：

所述位线接触件包括在所述第一水平方向上具有第一宽度的下部以及在所述下部上并在所述第一水平方向上具有第二宽度的上部，

所述第一宽度大于所述第二宽度，并且

所述接触阻挡层从所述下部的底表面延伸以覆盖所述下部的外表面的至少一部分。

15.根据权利要求14所述的半导体装置，还包括：将所述位线接触件、所述导电焊盘和所述存储节点接触件彼此分离的间隔件结构，所述位线接触件的所述下部的外表面由所述接触阻挡层围绕，并且所述位线接触件的所述上部的外表面由所述间隔件结构围绕。

16.根据权利要求15所述的半导体装置，其中，所述间隔件结构覆盖所述接触阻挡层的上表面的至少一部分。

17.根据权利要求14所述的半导体装置，其中：

所述位线接触件包括钨、钌、铜和钼中的至少一种，并且

所述接触阻挡层将所述位线接触件与所述金属半导体化合物图案分离。

18.一种半导体装置，包括：

衬底，其包括有源区域；

字线结构，其在第一水平方向上延伸；

位线结构，其在所述衬底上在第二水平方向上延伸，所述位线结构与所述第一水平方向相交；

位线接触件，其将所述有源区域的第一杂质区域电连接到所述位线结构，所述位线接触件具有下部和在所述下部上的上部；

存储节点接触件，其在所述位线结构的侧壁上并且电连接到所述有源区域的第二杂质区域；以及

接触阻挡层，其覆盖所述位线结构下方的所述位线接触件的所述下部的侧表面和底表面的至少一部分，所述接触阻挡层的上端位于比所述位线结构的水平低的水平处，并且所述位线接触件覆盖所述接触阻挡层的上表面的第一部分。

19.根据权利要求18所述的半导体装置，其中，所述接触阻挡层的所述上表面的所述第一部分被所述位线接触件的所述上部覆盖，并且所述接触阻挡层的所述上表面的第二部分被上间隔件结构覆盖。

20.根据权利要求18所述的半导体装置，其中，所述上部和所述下部彼此一体地连接。