CN116568026A - 半导体器件 - Google Patents

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CN116568026A CN202310118648.8A CN202310118648A CN116568026A CN 116568026 A CN116568026 A CN 116568026A CN 202310118648 A CN202310118648 A CN 202310118648A CN 116568026 A CN116568026 A CN 116568026A
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Abstract

一种半导体器件包括包含有源区的衬底、字线结构、在衬底上的位线结构、以及配置为将有源区的第一杂质区与位线结构电连接的位线接触图案。该半导体器件包括在位线结构的侧壁上的存储节点接触，存储节点接触电连接到有源区的第二杂质区。该半导体器件包括在位线结构的侧壁上的间隔物结构，间隔物结构在位线接触图案的侧壁上，间隔物结构包括围绕下部的侧表面的下间隔物结构和设置在上部的侧表面上的上间隔物结构。该半导体器件包括电连接到存储节点接触的电容器结构。

Description

半导体器件
技术领域
一个或更多个示例实施方式涉及半导体器件。
背景技术
随着电子工业的发展和用户的需求，电子器件已在尺寸上变得更小并且在性能上变得更高。因此，用于电子器件的半导体器件也被期望或要求具有高集成度和高性能。为了制造高性能半导体器件，对用于形成间隔物结构的技术存在需求，该间隔物结构被优化以将相邻的导电结构彼此间隔开。
发明内容
一些示例实施方式提供了具有改善的电特性的半导体器件。
根据本发明构思的一些示例实施方式，一种半导体器件包括包含有源区的衬底、在第一水平方向上延伸的字线结构和在衬底上的位线结构，位线结构在第二水平方向上延伸，第二水平方向与第一水平方向交叉。该半导体器件包括位线接触图案，位线接触图案配置为将有源区的第一杂质区与位线结构电连接，位线接触图案包括下部和上部，上部在第一水平方向上具有比下部的宽度窄的宽度。该半导体器件包括在位线结构的侧壁上的存储节点接触，存储节点接触电连接到有源区的第二杂质区。该半导体器件包括在位线结构的侧壁上的间隔物结构，间隔物结构在位线接触图案的侧壁上，间隔物结构包括围绕下部的侧表面的下间隔物结构和设置在上部的侧表面上的上间隔物结构，位线结构的侧壁在下间隔物结构上，下间隔物结构的上端在与存储节点接触的下端的水平相同或比存储节点接触的下端的水平低的水平。该半导体器件包括电连接到存储节点接触的电容器结构。
根据本发明构思的另一示例实施方式，一种半导体器件包括包含有源区的衬底、在衬底中在第一水平方向上延伸的字线结构、在衬底上的多个导电垫、配置为将所述多个导电垫彼此间隔开的绝缘图案、以及在所述多个导电垫和绝缘图案上的位线结构，位线结构在第二水平方向上延伸，第二水平方向与第一水平方向交叉。该半导体器件包括配置为将有源区的第一杂质区与位线结构电连接的位线接触图案和在位线结构的侧壁上的存储节点接触，存储节点接触与所述多个导电垫接触并电连接到有源区的第二杂质区。该半导体器件包括在位线结构的侧壁上以及在位线接触图案的侧壁上的间隔物结构，间隔物结构包括围绕位线接触图案的侧表面的一部分的下间隔物结构和在存储节点接触与位线结构之间的上间隔物结构，下间隔物结构的上端在比所述多个导电垫的上表面的水平低的水平。该半导体器件包括电连接到存储节点接触的电容器结构。
根据本发明构思的另一示例实施方式，一种半导体器件包括在衬底上的多个导电垫、配置为穿过所述多个导电垫并将所述多个导电垫彼此间隔开的绝缘图案、在所述多个导电垫和绝缘图案上的阻挡图案、以及配置为在衬底上穿过所述多个导电垫和绝缘图案的位线接触图案，位线接触图案电连接到衬底。该半导体器件包括：与所述多个导电垫接触的存储节点接触；配置为将位线接触图案和所述多个导电垫彼此间隔开的下间隔物结构，下间隔物结构的上端在比所述多个导电垫的上表面的水平低的水平；以及配置为将位线接触图案和存储节点接触彼此间隔开的上间隔物结构。
附图说明
本发明构思的以上及其他示例实施方式将从以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据一些示例实施方式的半导体器件的示意性平面图；
图2是根据一些示例实施方式的半导体器件的示意性截面图；
图3是根据一些示例实施方式的半导体器件的局部放大截面图；
图4是根据一些示例实施方式的半导体器件的局部放大截面图；
图5是根据一些示例实施方式的半导体器件的局部放大截面图；
图6是根据一些示例实施方式的半导体器件的示意性截面图；
图7是根据一些示例实施方式的半导体器件的示意性截面图；
图8是根据一些示例实施方式的半导体器件的示意性截面图；
图9是根据一些示例实施方式的半导体器件的示意性截面图；以及
图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J和图10K是示出根据一些示例实施方式的制造半导体器件的方法的示意性截面图。
具体实施方式
在下文中，参照附图描述一些示例实施方式。
图1是根据一些示例实施方式的半导体器件的示意性平面图。
图2是根据一些示例实施方式的半导体器件的示意性截面图。图2是沿着图1的线I-I'和II-II'截取的截面图。
图3是根据一些示例实施方式的半导体器件的局部放大截面图。图3示出了图2的区域“A”的放大视图。
参照图1至图3，半导体器件100可以包括：包括有源区ACT的衬底101；掩埋在衬底101中并在其中延伸的字线结构WLS，字线结构WLS包括字线WL；在衬底101上延伸以与字线结构WLS交叉的位线结构BLS，位线结构BLS包括位线BL；在位线结构BLS的相反侧的间隔物结构SS；设置在位线结构BLS的上部上的电容器结构CAP；将位线结构BLS和有源区ACT彼此电连接的位线接触图案DC；将电容器结构CAP和有源区ACT彼此电连接的存储节点接触160；将存储节点接触160和电容器结构CAP彼此电连接的着落垫LP；以及设置在位线结构BLS上的盖绝缘层180。半导体器件100可以进一步包括限定有源区ACT的器件隔离层110、在衬底101上的阻挡图案130、在存储节点接触160上的金属-半导体层165和在位线结构BLS之间的绝缘图案。半导体器件100可以应用于例如动态随机存取存储器(DRAM)的单元阵列，但示例实施方式不限于此。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体，但示例实施方式不限于此。例如，IV族半导体可以包括硅、锗或硅-锗。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅-锗衬底或包括外延层的衬底，但示例实施方式不限于此。
有源区ACT可以由器件隔离层110限定。有源区ACT可以具有条形，并且可以在衬底101中设置为具有在一方向(例如，W方向)上延伸的岛形。W方向可以是相对于字线WL的延伸方向和位线BL的延伸方向倾斜的方向。有源区ACT可以与位线结构BLS和/或字线结构WLS交叉。
有源区ACT可以包括具有距衬底101的上表面的期望的(或可选地，预定的)深度的第一杂质区105a和第二杂质区105b。第一杂质区105a和第二杂质区105b可以彼此间隔开。第一杂质区105a和第二杂质区105b可以用作晶体管的源极区和漏极区。例如，漏极区可以形成在与一个有源区ACT交叉的两条字线WL之间，源极区可以形成在所述两条字线WL外侧。取决于最终形成的晶体管的电路配置，由第一杂质区105a和第二杂质区105b通过用基本相同的杂质进行掺杂或离子注入而形成的源极区和漏极区可以被可互换地引用。杂质可以包括具有与衬底101的导电类型相反的导电类型的掺杂剂。在一些示例实施方式中，在源极区和漏极区中，第一杂质区105a的深度和第二杂质区105b的深度可以彼此不同。
器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以是围绕有源区ACT并将有源区ACT彼此间分开的场区。器件隔离层110可以由绝缘材料(例如，氧化物、氮化物或其组合)制成。在示例实施方式中，每个器件隔离层110可以包括多个层。
每个字线结构WLS可以包括栅极电介质层120、字线WL和掩埋绝缘层125。
字线WL可以设置于在衬底101中延伸的栅极沟槽中。字线WL可以设置为在跨越衬底101中的源区ACT的方向(例如，X方向)上延伸。例如，一对字线WL可以设置为与一个有源区ACT交叉。包括字线WL以及第一杂质区105a和第二杂质区105b的晶体管可以被包括在掩埋沟道阵列晶体管(BCAT)中，但示例实施方式不限于此。
字线WL可以在栅极沟槽的下部设置为具有期望的(或可选地，预定的)厚度。字线WL的上表面可以位于比衬底101的上表面的水平低的水平。这里，术语“水平”的高和低可以基于衬底101的基本平坦的上表面来定义。字线WL可以包括导电材料，例如，多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和铝(Al)中的至少一种，但示例实施方式不限于此。在一些示例实施方式中，字线WL可以包括多个层。
栅极电介质层120可以设置在栅极沟槽的底表面和内侧表面上。栅极电介质层120可以共形地覆盖栅极沟槽的底表面和内侧壁。栅极电介质层120可以设置在字线WL和有源区ACT之间。栅极电介质层120可以包括氧化物、氮化物和氮氧化物中的至少一种。栅极电介质层120可以是例如硅氧化物膜或具有高介电常数的绝缘膜。在示例实施方式中，栅极电介质层120可以是通过氧化有源区ACT形成的层或通过沉积形成的层。
掩埋绝缘层125可以设置在字线WL上，并且可以填充栅极沟槽。掩埋绝缘层125可以包括绝缘材料，例如，硅氮化物。
在示例实施方式中，半导体器件100可以包括设置在衬底101上的多个导电垫171和将多个导电垫171彼此间隔开的绝缘图案172。多个导电垫171中的每个可以电连接到有源区ACT。多个导电垫171的下表面可以与有源区ACT的上表面直接接触。多个导电垫171中的每个可以将存储节点接触160和第二杂质区105b彼此电连接。多个导电垫171可以包括具有N型导电性的硅。例如，多个导电垫171可以包括通过选择性外延生长(SEG)形成的单晶硅。在另一示例实施方式中，多个导电垫171可以包括多晶硅。绝缘图案172可以在多个导电垫171之间围绕每个导电垫171。绝缘图案172可以穿过多个导电垫171以将多个导电垫171彼此电隔离。绝缘图案172可以包括与器件隔离层110的绝缘材料不同的绝缘材料。绝缘图案172的绝缘材料可以是例如硅氮化物。在示例实施方式中，绝缘图案172可以比多个导电垫171的下表面凹陷得更深，以具有在比多个导电垫171的下表面的水平低的水平的下表面，但示例实施方式不限于此。多个导电垫171的上表面和绝缘图案172的上表面可以位于基本相同的水平。然而，在一些示例实施方式中，可以省略多个导电垫171和绝缘图案172。
阻挡图案130可以设置在衬底101上。阻挡图案130可以设置在衬底101和位线结构BLS之间。在示例实施方式中，阻挡图案130可以设置在多个导电垫171和绝缘图案172上。在一些示例实施方式中，阻挡图案130的下表面可以与多个导电垫171的上表面和绝缘图案172的上表面接触。存储节点接触160可以穿过阻挡图案130以电连接到有源区ACT。存储节点接触160可以穿过阻挡图案130以与多个导电垫171接触。阻挡图案130可以包括绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物或其组合，但示例实施方式不限于此。
在示例实施方式中，阻挡图案130可以包括第一阻挡图案130a、第二阻挡图案130b和第三阻挡图案130c。例如，第一阻挡图案130a可以包括硅氧化物，第二阻挡图案130b可以包括硅氮化物，第三阻挡图案130c可以包括硅氧化物。然而，在一些示例实施方式中，与附图所示的三个层不同，阻挡图案130可以包括各种数量的层，或者阻挡图案130可以包括不同的材料。
位线结构BLS可以在垂直于字线WL的方向上(例如，在Y方向上)延伸。位线结构BLS可以包括位线BL和在位线BL上的位线盖图案BC。
位线BL可以包括依次堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线盖图案BC可以设置在第三导电图案143上。阻挡图案130可以设置在第一导电图案141和衬底101之间。第一导电图案141可以在阻挡图案130上与阻挡图案130接触。第一导电图案141可以包括半导体材料，诸如多晶硅。第二导电图案142可以包括金属-半导体化合物。金属-半导体化合物可以是例如通过对第一导电图案141的一部分执行硅化而形成的层。例如，金属-半导体化合物可以包括钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)或其他金属硅化物，但示例实施方式不限于此。第三导电图案143可以包括金属材料，诸如Ti、Ta、W和Al。在一些示例实施方式中，包括在位线BL中的导电图案的数量、材料类型和/或堆叠顺序可以以各种方式改变。
位线盖图案BC可以包括依次堆叠在第三导电图案143上的第一盖图案、第二盖图案和第三盖图案。第一至第三盖图案中的每个可以包括绝缘材料，例如，硅氮化物膜。第一至第三盖图案可以由不同的材料制成，并且即使当第一至第三盖图案包括相同或基本相同的材料时也可以由于物理性质的差异而彼此相区别。第二盖图案的厚度可以小于第一盖图案的厚度和第三盖图案的厚度中的每个。在一些示例实施方式中，包括在位线盖图案BC中的盖图案的数量和/或材料类型可以以各种方式改变。
位线接触图案DC可以具有在与第一导电图案141的上表面的水平相同或基本相同的水平的上表面，并且可以与第二导电图案142接触。位线接触图案DC可以穿过阻挡图案130以与有源区ACT的第一杂质区105a接触。位线BL可以通过位线接触图案DC电连接到第一杂质区105a。位线接触图案DC的下表面可以位于比衬底101的上表面的水平低的水平，并且可以位于比字线WL的上表面的水平高的水平。
在示例实施方式中，位线接触图案DC可以通过间隔物结构SS与多个导电垫171和存储节点接触160间隔开。
在示例实施方式中，位线接触图案DC可以包括在X方向上具有第一宽度的下部DC_LP和设置在下部DC_LP上并在X方向上具有比第一宽度窄的第二宽度的上部DC_UP。这里，“宽度”可以指对应部分的最大宽度或平均宽度。下部DC_LP可以是这样的部分，在该部分中，由于半导体器件高度集成，因此位线接触图案DC的一部分保留而没有在形成位线接触图案DC的工艺中被蚀刻。
间隔物结构SS可以包括围绕位线接触图案DC的侧表面的一部分的下间隔物结构LS和设置在每个位线结构BLS的相反侧壁上的上间隔物结构US，上间隔物结构US在一方向(例如，Y方向)上延伸。
下间隔物结构LS可以将位线接触图案DC和多个导电垫171彼此隔离。
下间隔物结构LS可以围绕位线接触图案DC的下部DC_LP的侧表面。下间隔物结构LS的上表面LS_US可以位于比多个导电垫171的上表面的水平低的水平。在示例实施方式中，下间隔物结构LS的上表面LS_US可以位于比多个导电垫171的下表面的水平高的水平。然而，在一些示例实施方式中，下间隔物结构LS的上表面可以位于比多个导电垫171的下表面的水平低的水平。
下间隔物结构LS可以具有从下部DC_LP和多个导电垫171之间沿着多个导电垫171的侧表面延伸的部分。下间隔物结构LS的延伸部分可以位于比位线接触图案DC的下部DC_LP的上表面的水平高的水平。因此，下间隔物结构LS的上端可以位于比下部DC_LP的水平高的水平。这里,“上端”可以指部件当中的位于最高水平的部分。
在示例实施方式中，下间隔物结构LS可以包括围绕下部DC_LP的第一下间隔物151和围绕第一下间隔物151的外侧表面的第二下间隔物152。
下间隔物结构LS可以包括绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物、低k材料或其组合，但示例实施方式不限于此。在示例实施方式中，第一下间隔物151可以包括硅氧化物，并且第二下间隔物152可以包括硅氮化物。
上间隔物结构US可以在下间隔物结构LS上将存储节点接触160和位线结构BLS彼此隔离。
上间隔物结构US可以设置为沿着位线BL的侧壁和位线盖图案BC的侧壁延伸。设置在一个位线结构BLS的相反侧的一对上间隔物结构US可以具有相对于位线结构BLS的不对称形状。不对称形状可以通过盖绝缘层180形成。
在示例实施方式中，下间隔物结构LS可以位于比存储节点接触160的下端的水平低的水平。因此，下间隔物结构LS可以与存储节点接触160间隔开。在一些示例实施方式中，上间隔物结构US可以包括延伸到下间隔物结构LS和存储节点接触160之间的空间以将下间隔物结构LS和存储节点接触160彼此间隔开的部分。上间隔物结构US可以延伸到所述空间以与多个导电垫171接触。上间隔物结构US可以覆盖下间隔物结构LS的上表面和一部分侧表面以及位线接触图案DC的下部DC_LP的上表面。上间隔物结构US的下表面的与下间隔物结构LS接触的部分可以位于比上间隔物结构US的下表面的与位线接触图案DC接触的部分的水平高的水平。这可以是因为下间隔物结构LS的上端位于比位线接触图案DC的下部DC_LP的上端的水平高的水平。
上间隔物结构US可以包括绝缘材料，例如，硅氧化物或硅氮化物。在示例实施方式中，上间隔物结构US被示出为单层，但上间隔物结构US的材料和上间隔物结构US的层数不限于此，并且可以改变为具有各种形式。
在示例实施方式中，半导体器件100可以进一步包括绝缘栅栏。绝缘栅栏可以在一方向上(例如，在Y方向上)以隔开的方式设置在多个位线结构BLS之间。当在平面图中观察时，绝缘栅栏可以与字线结构WLS重叠。绝缘栅栏可以包括例如硅氮化物。
存储节点接触160可以电连接到有源区ACT的一个区域，例如第二杂质区105b。在示例实施方式中，存储节点接触160可以穿过阻挡图案130以与多个导电垫171接触，并且可以通过多个导电垫171电连接到第二杂质区105b。存储节点接触160可以将电容器结构CAP和第二杂质区105b彼此电连接。
在示例实施方式中，可以存在多个存储节点接触160。如图1所示，当在平面图中观察时，每个存储节点接触160可以设置在沿X方向相邻的位线结构BLS之间，特别地，在处于位线结构BLS相反侧的间隔物结构SS之间。当在平面图中观察时，每个存储节点接触160可以设置在字线结构WLS之间并且在位线结构BLS之间。每个存储节点接触160可以填充由在X方向上相邻的位线结构BLS和在Y方向上相邻的绝缘栅栏限定的空间。存储节点接触160可以沿X方向和Y方向设置成列和行。
存储节点接触160可以由导电材料(例如，Si、Ti、TiN、Ta、TaN、W、WN和Al)制成，但示例实施方式不限于此。在示例实施方式中，存储节点接触160可以包括多个层。
存储节点接触160的下端可以位于比位线接触图案DC的下表面的水平高的水平。存储节点接触160的下端可以位于比下间隔物结构LS的水平高的水平。存储节点接触160可以通过下间隔物结构LS与位线接触图案DC绝缘。
通过经由一工艺部分地去除下间隔物结构LS的一部分，可以相对降低下间隔物结构LS的上端的高度，从而改善或降低用于形成存储节点接触160的接触孔制造工艺的难度水平。这可以是因为接触孔制造工艺所需的空间被增加了通过去除下间隔物结构LS的所述部分而确保的空间。因此，即使当多个导电垫171和位线接触图案DC之间的宽度由于半导体器件的高集成而变得相对更窄时，也可以稳定地形成存储节点接触160。
下间隔物结构LS可以在将存储节点接触160和位线接触图案DC彼此隔离的同时，降低用于形成存储节点接触160的蚀刻工艺的难度水平，从而提供具有改善的电特性和生产良率的半导体器件。
金属-半导体层165可以设置在存储节点接触160和着落垫LP之间。金属-半导体层165可以覆盖存储节点接触160的上表面。金属-半导体层165可以是例如通过对存储节点接触160的一部分执行硅化而形成的层。例如，金属-半导体层165可以包括CoSi、TiSi、NiSi、WSi或其他金属硅化物，但示例实施方式不限于此。在一些示例实施方式中，可以省略金属-半导体层165。
着落垫LP可以将存储节点接触160和电容器结构CAP彼此电连接。
着落垫LP可以设置在一对位线结构BLS之间并且在存储节点接触160上。着落垫LP可以覆盖金属-半导体层165的上表面。着落垫LP可以与间隔物结构SS的侧壁接触。在示例实施方式中，上间隔物结构US可以从位线结构BLS和存储节点接触160之间延伸到位线结构BLS和着落垫LP之间。着落垫LP可以穿过盖绝缘层180，并且可以与盖绝缘层180接触。
在示例实施方式中，可以存在多个着落垫LP，多个着落垫LP可以布置成具有六边形或蜂巢形状的网格图案。多个着落垫LP的布置可以对应于电容器结构CAP的布置。
在示例实施方式中，着落垫LP可以具有双层结构，该双层结构包括导电层以及覆盖导电层的下表面和侧表面的阻挡层。导电层可以包括导电材料，例如，Si、Ti、Ta、W和Al中的至少一种，阻挡层可以包括金属氮化物，例如，TiN、TaN和WN中的至少一种，但示例实施方式不限于此。然而，在一些示例实施方式中，着落垫LP的层数和着落垫LP的形状可以以各种方式改变。
盖绝缘层180可以设置在位线结构BLS上。盖绝缘层180可以设置为与位线结构BLS、间隔物结构SS和着落垫LP接触。在示例实施方式中，盖绝缘层180可以设置在多个着落垫LP之间。盖绝缘层180可以具有与间隔物结构SS的上表面接触的下端。
电容器结构CAP可以在位线结构BLS上设置为与着落垫LP接触。电容器结构CAP可以包括下电极192、电容器电介质层194和上电极196。下电极192和上电极196可以包括掺杂的半导体、金属氮化物、金属和金属氧化物中的至少一种，但示例实施方式不限于此。下电极192和上电极196可以包括例如多晶硅、TiN、W、Ti、钌(Ru)和WN中的至少一种。电容器电介质层194可以包括例如高k材料(诸如锆氧化物(ZrO2)、铝氧化物(Al2O3)和铪氧化物(Hf2O3))中的至少一种。在图2中，电容器结构CAP被示出为具有柱形状，但示例实施方式不限于此，并且可以具有圆筒形状。
图4是根据一些示例实施方式的半导体器件100a的局部放大截面图。
参照图4，下间隔物结构LS的上表面LS_US可以位于在远离位线接触图案DC的方向上变得更高的水平。因此，下间隔物结构LS可以具有在与多个导电垫171和/或绝缘图案172接触的区域中的上端，并且可以具有倾斜的上表面。
在示例实施方式中，下间隔物结构LS的上表面LS_US可以具有凹入形状，这可以是参照图10E通过各向同性地蚀刻并去除下间隔物结构LS的一部分而产生的结构。
图5是根据一些示例实施方式的半导体器件100b的局部放大截面图。
参照图5，下间隔物结构LS的上表面LS_US可以位于在远离位线接触图案DC的方向上变得更高的水平。因此，下间隔物结构LS可以具有在与多个导电垫171和/或绝缘图案172接触的区域中的上端，并且可以具有倾斜的上表面。
与图4不同，下间隔物结构LS的上表面LS_US可以具有凸起形状，这可以是通过经由图10H等所示的后续蚀刻工艺蚀刻并去除下间隔物结构LS的边缘部分而产生的结构。
图6是根据一些示例实施方式的半导体器件100c的示意性截面图。
参照图6，存储节点接触160和下间隔物结构LS可以彼此接触，这可以是当用于形成存储节点接触160的孔相对深地凹陷时出现的结构，或可选地，可以是当下间隔物结构LS的上端形成得相对高时出现的结构。
下间隔物结构LS的上端可以位于与存储节点接触160的下端的水平相同或基本相同的水平。存储节点接触160可以覆盖下间隔物结构LS的上表面。
图7是根据一些示例实施方式的半导体器件100d的示意性截面图。
参照图7，间隔物结构SS'的上间隔物结构US'可以包括覆盖位线结构BLS和下间隔物结构LS的第一上间隔物153以及覆盖第一上间隔物153的第二上间隔物154。第一上间隔物153可以具有比第二上间隔物154的厚度小的厚度，并且可以共形地设置在位线结构BLS的侧壁上。然而，在一些示例实施方式中，第一上间隔物153的厚度可以大于第二上间隔物154的厚度。在示例实施方式中，第一上间隔物153可以覆盖下间隔物结构LS的上表面和一部分侧表面。然而，当存储节点接触160如图6所示覆盖下间隔物结构LS的上表面时，第一上间隔物153可以仅覆盖下间隔物结构LS的一部分侧表面。
在示例实施方式中，第一上间隔物153和第二上间隔物154可以包括不同的绝缘材料。例如，第一上间隔物153可以包括硅氧化物，并且第二上间隔物154可以包括硅氮化物。然而，即使当第一上间隔物153和第二上间隔物154包括相同或基本相同的材料时，第一上间隔物153和第二上间隔物154也可以由于制造工艺条件而彼此相区别。
图8是根据示例实施方式的半导体器件100e的示意性截面图。
参照图8，间隔物结构SS”的上间隔物结构US”可以包括覆盖位线结构BLS和下间隔物结构LS的第一上间隔物153、覆盖第一上间隔物153的一部分的第三上间隔物155和在第三上间隔物155上的第四上间隔物156。第一上间隔物153可以具有与参照图7描述的形状相同或基本相同的形状，因此其描述被省略。
第三上间隔物155可以部分地填充第一上间隔物153和存储节点接触160之间的空间的一部分。第三上间隔物155可以具有与阻挡图案130的上表面相同或基本相同的上表面。
第四上间隔物156可以在第三上间隔物155上填充存储节点接触160和位线结构BLS之间的空间。第三上间隔物155和第四上间隔物156可以包括绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物、低k材料或其组合，但示例实施方式不限于此。第三上间隔物155和第四上间隔物156可以包括不同的绝缘材料，但不限于此，并且可以包括相同的材料。然而，在一些示例实施方式中，第三上间隔物155和第四上间隔物156可以根据制造工艺条件而彼此相区别。
图9是根据一些示例实施方式的半导体器件100f的示意性截面图。
参照图9，半导体器件100f可以不包括多个导电垫171和绝缘图案172。
阻挡图案130可以在位线结构BLS和衬底101之间与衬底101接触。存储节点接触160可以穿过阻挡图案130以与第二杂质区105b直接接触。
位线接触图案DC可以通过间隔物结构SS与第二杂质区105b和/或存储节点接触160间隔开。下间隔物结构LS可以位于比阻挡图案130的下表面的水平或存储节点接触160的下表面的水平低的水平。
如参照图2所述，由于下间隔物结构LS的上端相对降低，因此可以改善或降低用于制造存储节点接触160的接触孔形成工艺的难度水平。
图10A至图10K是示出根据一些示例实施方式的制造半导体器件的方法的示意性截面图。
参照图10A，可以在衬底101中形成限定有源区ACT的器件隔离层110，并且可以在衬底101中形成字线结构WLS。在衬底101上，可以形成多个导电垫171和绝缘图案172，并且可以形成阻挡图案130a、130b和130c。
首先，根据浅沟槽隔离(STI)工艺，可以各向异性地蚀刻衬底101以形成沟槽，并且可以在沟槽中沉积绝缘材料，然后可以执行平坦化工艺以形成器件隔离层110。在形成器件隔离层110之前可以将杂质注入到衬底101中以形成杂质区105a和105b。然而，在一些示例实施方式中，可以在形成器件隔离层110之后或者在另一处理操作中形成杂质区105a和105b。
可以各向异性地蚀刻衬底101以形成其中设置字线WL的栅极沟槽。栅极沟槽可以在X方向上延伸，并与有源区ACT和器件隔离层110交叉。可以在栅极沟槽中依次形成栅极电介质层120、字线WL和掩埋绝缘层125。栅极电介质层120可以在栅极沟槽的内侧壁的至少部分和底表面上形成为具有均匀或基本均匀的厚度。可以通过有源区ACT的氧化工艺或电介质材料的沉积工艺来形成栅极电介质层120。可以通过在栅极沟槽中沉积导电材料、并使导电材料凹陷以具有距其上部的期望的(或可选地，预定的)深度来形成字线WL。可以通过沉积绝缘材料以填充栅极沟槽的剩余部分、然后执行平坦化工艺来形成掩埋绝缘层125。因此，可以形成字线结构WLS。
可以在衬底101上形成导电材料层，并且可以蚀刻导电材料层的一部分以形成多个导电垫171和穿过导电材料层的沟槽。可以通过用绝缘材料填充沟槽并执行平坦化工艺来形成绝缘图案172。
可以在多个导电垫171和绝缘图案172上依次沉积第一至第三阻挡图案130a、130b和130c。第一至第三阻挡图案130a、130b和130c可以包括不同的绝缘材料。例如，第一阻挡图案130a、第二阻挡图案130b和第三阻挡图案130c可以分别包括硅氧化物、硅氮化物和硅氮氧化物，但示例实施方式不限于此。即，阻挡图案130a、130b和130c中的每个的层数、厚度和材料可以以各种方式改变。
参照图10B，在阻挡图案130a、130b和130c上，可以形成第一初步导电层141'，并且可以形成第一开口OP1。
第一初步导电层141'可以沉积在阻挡图案130a、130b和130c上。第一初步导电层141'可以包括例如多晶硅。
随后，可以在第一初步导电层141'上形成掩模M，并且可以使用掩模M执行蚀刻工艺以形成穿过阻挡图案130a、130b和130c、多个导电垫171以及绝缘图案172的第一开口OP1。在示例实施方式中，掩模M可以包括硅氧化物。衬底101的一部分可以被第一开口OP1暴露。
参照图10C，可以形成覆盖第一开口OP1的内侧壁的第一下间隔物151和第二下间隔物152。
可以沉积共形地覆盖第一开口OP1的内侧壁和底表面的第二下间隔物152，并且可以在第二下间隔物152上沉积第一下间隔物151。此后，可以执行各向异性蚀刻工艺以去除在第一开口OP1的底表面上的第一下间隔物151和第二下间隔物152。因此，可以形成覆盖第一开口OP1的内侧壁的第一下间隔物151和第二下间隔物152。
参照图10D，在第一开口OP1中，模层118可以形成为具有部分深度。
模层118可以覆盖衬底101的暴露的上表面。模层118可以形成为具有比多个导电垫171的上表面低的上表面。在示例实施方式中，模层118可以包括碳(C)，但模层118的材料不限于此。
参照图10E和图10F，可以去除第一下间隔物151的一部分和第二下间隔物152的一部分，并且可以去除模层118。
可以通过执行各向同性蚀刻工艺来去除第一下间隔物151的一部分和第二下间隔物152的一部分。在示例实施方式中，可以使用氟(F)气体来执行各向同性蚀刻工艺。通过各向同性蚀刻工艺，第一下间隔物151的上表面和第二下间隔物152的上表面可以位于与模层118的上表面的水平相同或基本相同的水平。第二下间隔物152可以具有在比多个导电垫171和/或绝缘图案172的上表面的水平低的水平的上端，并且可以覆盖多个导电垫171的侧表面的部分。
可以相对于第一下间隔物151和第二下间隔物152选择性地去除模层118。因此，第一下间隔物151和第二下间隔物152可以不被去除，并且可以保持通过各向同性蚀刻工艺形成的上端。
参照图10G，可以形成位线接触图案DC。
在形成覆盖第一下间隔物151和第二下间隔物152以及第一开口OP1的导电材料之后，可以通过回蚀刻工艺去除导电材料的一部分，以形成位线接触图案DC，并去除掩模M。在示例实施方式中，导电材料可以包括多晶硅。第一初步导电层141'和位线接触图案DC可以具有在相同或基本相同的水平的上表面。
参照图10H，可以形成位线结构BLS。
首先，可以在位线接触图案DC和第一初步导电层141'上依次形成第二初步导电层和第三初步导电层以及初步位线盖层，并且可以形成穿过其中的第二开口OP2，从而形成依次堆叠的第一导电图案141、第二导电图案142、第三导电图案143和位线盖图案BC。因此，可以形成包括第一至第三导电图案141、142和143的位线BL以及包括位线BL和位线盖图案BC的位线结构BLS。
由于在形成第二开口OP2的蚀刻工艺中，衬底101未通过位线接触图案DC暴露，因此位线接触图案DC可以包括在X方向上具有第一宽度的下部和在下部上具有与第二导电图案142的宽度基本相等的第二宽度的上部。第一宽度可以大于第二宽度。
由于在形成第二开口OP2的蚀刻工艺中相对于第一下间隔物151和第二下间隔物152选择性地去除位线接触图案DC，因此第二开口OP2的向其暴露第一下间隔物151和第二下间隔物152的部分的下表面的水平可以高于第二开口OP2的向其暴露位线接触图案DC的部分的下表面的水平。
参照图10I，可以在第二开口OP2中形成上间隔物结构US。
上间隔物结构US可以覆盖第二开口OP2的内侧壁和底表面。因此，上间隔物结构US可以覆盖位线结构BLS的侧壁，并且可以覆盖位线接触图案DC以及下间隔物151和152。
参照图10J，可以形成第三开口OP3。
首先，可以通过在位线结构BLS之间形成牺牲图案、并蚀刻牺牲图案的部分以填充与牺牲图案的绝缘材料不同的绝缘材料(例如，硅氮化物)来形成绝缘栅栏。绝缘栅栏可以设置为在Z方向上与字线结构WLS重叠。牺牲图案和绝缘栅栏可以沿Y方向交替地设置。
随后，可以对上间隔物结构US的一部分和牺牲图案执行蚀刻工艺以形成第三开口OP3。第三开口OP3可以穿过阻挡图案130a、130b和130c。此外，用于形成第三开口OP3的蚀刻工艺可以去除多个导电垫171的部分以暴露多个导电垫171。
在蚀刻工艺中，由于位线结构BLS和/或位线接触图案DC与下间隔物151和152之间的窄宽度、或下间隔物151和152与多个导电垫171之间的不同蚀刻比，用于形成第三开口OP3的工艺的难度水平会增加。然而，通过经由参照图10D至图10F描述的工艺将下间隔物151和152的上端降低到比多个导电垫171的上表面的水平低的水平，位线结构BLS和/或位线接触图案DC与多个导电垫171之间的宽度可以相对加宽，并且下间隔物151和152可以不影响蚀刻工艺。因此，即使当多个导电垫171和位线接触图案DC之间的宽度相对窄时，也可以容易地形成第三开口OP3。
此外，第三开口OP3可以形成为具有相对更深的深度以充分暴露多个导电垫171。即，下间隔物151和152可以在将多个导电垫171和位线接触图案DC彼此电隔离的同时，增大多个导电垫171和将通过后续工艺形成的存储节点接触160(见图10K)之间的接触面积，从而提供具有改善的电特性的半导体器件。
参照图10K，可以形成存储节点接触160和金属-半导体层165。
可以通过用导电材料填充第三开口OP3并执行蚀刻工艺来形成存储节点接触160。导电材料可以包括例如掺杂的半导体材料、金属和金属氮化物中的至少一种，但示例实施方式不限于此。在一些示例实施方式中，导电材料可以包括多晶硅。
随后，可以在存储节点接触160上形成金属-半导体层165。可以通过使存储节点接触160的上表面与金属材料反应来形成金属-半导体层165。该反应可以包括例如硅化工艺。
随后，参照图2，可以形成着落垫LP，可以形成盖绝缘层180，并且可以形成电容器结构CAP。
首先，可以在金属-半导体层165上形成着落垫LP。着落垫LP可以在位线结构BLS之间延伸，并且分别连接到存储节点接触160的着落垫LP可以彼此隔离。
随后，可以形成在着落垫LP之间延伸并与上间隔物结构US接触的盖绝缘层180。
随后，在通过执行平坦化工艺和/或回蚀刻工艺去除盖绝缘层180的一部分之后，可以在着落垫LP上形成电容器结构CAP。因此，可以制造图1至图3的半导体器件100。
根据一些示例实施方式，可以在结构方面优化间隔物结构，从而提供具有改善的电特性的半导体器件。
将理解，当诸如层、膜、区域或衬底的元件被称为“在”另一元件“上”时，它可以直接在该另一元件上，或者也可以存在居间的元件。相比之下，当元件被称为“直接在”另一元件“上”时，不存在居间的元件。将进一步理解，当元件被称为“在”另一元件“上”时，它可以在该另一元件上方或在该另一元件下方或与该另一元件相邻(例如，水平相邻)。
将理解，这里被描述为“基本”相同和/或等同的元件和/或其性质涵盖具有等于或小于10％的大小的相对差异的元件和/或其性质。此外，无论元件和/或其性质是否被修饰为“基本”，将理解，这些元件和/或其性质应被解释为包括围绕所陈述的元件和/或其性质的制造或操作公差(例如，±10％)。
虽然以上已示出和描述了一些示例实施方式，但将明显的是，可以在不脱离本发明构思的情况下进行修改和变化。
本申请要求2022年2月7日在韩国知识产权局提交的第10-2022-0015506号韩国专利申请的优先权权益，该韩国专利申请的公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括有源区；
字线结构，在第一水平方向上延伸；
在所述衬底上的位线结构，所述位线结构在第二水平方向上延伸，所述第二水平方向与所述第一水平方向交叉；
位线接触图案，配置为将所述有源区的第一杂质区与所述位线结构电连接，所述位线接触图案包括下部和上部，所述上部在所述第一水平方向上具有比所述下部的宽度窄的宽度；
存储节点接触，在所述位线结构的侧壁上，所述存储节点接触电连接到所述有源区的第二杂质区；
间隔物结构，在所述位线结构的所述侧壁上，所述间隔物结构在所述位线接触图案的侧壁上，所述间隔物结构包括围绕所述下部的侧表面的下间隔物结构和设置在所述上部的侧表面上的上间隔物结构，所述位线结构的所述侧壁在所述下间隔物结构上，所述下间隔物结构的上端在与所述存储节点接触的下端的水平相同或比所述存储节点接触的所述下端的所述水平低的水平；以及
电容器结构，电连接到所述存储节点接触。
2.根据权利要求1所述的半导体器件，其中所述下间隔物结构的所述上端的所述水平高于所述位线接触图案的所述下部。
3.根据权利要求1所述的半导体器件，其中所述下间隔物结构包括围绕所述下部的所述侧表面的第一下间隔物和围绕所述第一下间隔物的外侧表面的第二下间隔物。
4.根据权利要求1所述的半导体器件，其中
所述下间隔物结构与所述存储节点接触间隔开，以及
所述上间隔物结构延伸到所述下间隔物结构和所述存储节点接触之间的空间。
5.根据权利要求1所述的半导体器件，进一步包括：
在所述存储节点接触上的着落垫，所述着落垫配置为将所述存储节点接触与所述电容器结构电连接，
其中所述上间隔物结构从所述位线结构和所述存储节点接触之间的空间延伸到所述位线结构和所述着落垫之间的空间。
6.根据权利要求1所述的半导体器件，进一步包括：
多个导电垫，在所述衬底上；
绝缘图案，配置为将所述多个导电垫彼此间隔开；以及
阻挡图案，在所述多个导电垫和所述绝缘图案上，
其中所述存储节点接触配置为穿过所述阻挡图案以接触所述多个导电垫。
7.根据权利要求6所述的半导体器件，其中所述下间隔物结构的所述上端的所述水平低于所述多个导电垫的上表面的水平。
8.根据权利要求6所述的半导体器件，其中所述上间隔物结构与所述多个导电垫接触。
9.根据权利要求1所述的半导体器件，其中所述下间隔物结构的上表面的第一部分在比所述下间隔物结构的所述上表面的第二部分高的水平，所述第一部分比所述第二部分更远离所述位线接触图案。
10.根据权利要求9所述的半导体器件，其中所述下间隔物结构的所述上表面限定凹入形状。
11.根据权利要求9所述的半导体器件，其中所述下间隔物结构的所述上表面限定凸起形状。
12.根据权利要求1所述的半导体器件，其中所述上间隔物结构包括覆盖所述位线结构和所述下间隔物结构的第一上间隔物、覆盖所述第一上间隔物的一部分的第二上间隔物、以及在所述第二上间隔物上的第三上间隔物。
13.根据权利要求12所述的半导体器件，进一步包括：
阻挡图案，在所述位线结构和所述衬底之间，
其中所述第二上间隔物的上表面在与所述阻挡图案的上表面相同的水平。
14.一种半导体器件，包括：
衬底，包括有源区；
字线结构，在所述衬底中在第一水平方向上延伸；
多个导电垫，在所述衬底上；
绝缘图案，配置为将所述多个导电垫彼此间隔开；
位线结构，在所述多个导电垫和所述绝缘图案上，所述位线结构在第二水平方向上延伸，所述第二水平方向与所述第一水平方向交叉；
位线接触图案，配置为将所述有源区的第一杂质区与所述位线结构电连接；
存储节点接触，在所述位线结构的侧壁上，所述存储节点接触与所述多个导电垫接触并电连接到所述有源区的第二杂质区；
间隔物结构，在所述位线结构的所述侧壁上以及在所述位线接触图案的侧壁上，所述间隔物结构包括围绕所述位线接触图案的侧表面的一部分的下间隔物结构和在所述存储节点接触与所述位线结构之间的上间隔物结构，所述下间隔物结构的上端在比所述多个导电垫的上表面的水平低的水平；以及
电容器结构，电连接到所述存储节点接触。
15.根据权利要求14所述的半导体器件，其中所述下间隔物结构配置为覆盖所述多个导电垫的侧表面的部分。
16.根据权利要求14所述的半导体器件，其中所述上间隔物结构配置为将所述下间隔物结构和所述存储节点接触彼此间隔开，并将所述位线结构和所述存储节点接触彼此间隔开。
17.根据权利要求14所述的半导体器件，其中
所述位线接触图案包括在所述第一水平方向上具有第一宽度的下部和在所述第一水平方向上具有第二宽度的上部，所述第二宽度比所述第一宽度窄，以及
所述下间隔物结构的所述上端的所述水平高于所述下部。
18.根据权利要求14所述的半导体器件，其中所述下间隔物结构的所述上端高于所述多个导电垫的下表面的水平。
19.一种半导体器件，包括：
多个导电垫，在衬底上；
绝缘图案，配置为穿过所述多个导电垫并将所述多个导电垫彼此间隔开；
阻挡图案，在所述多个导电垫和所述绝缘图案上；
位线接触图案，配置为在所述衬底上穿过所述多个导电垫和所述绝缘图案，所述位线接触图案电连接到所述衬底；
存储节点接触，与所述多个导电垫接触；
下间隔物结构，配置为将所述位线接触图案和所述多个导电垫彼此间隔开，所述下间隔物结构的上端在比所述多个导电垫的上表面的水平低的水平；以及
上间隔物结构，配置为将所述位线接触图案和所述存储节点接触彼此间隔开。
20.根据权利要求19所述的半导体器件，其中所述下间隔物结构的所述上端低于所述存储节点接触的下端的水平。
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