CN116096081A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：衬底，其具有单元阵列区、外围电路区和连接区；器件分离区，其包括在单元阵列区上限定单元有源区的第一器件分离层、在外围电路区上限定外围有源区的第二器件分离层、以及在连接区上限定有源坝的第三器件分离层；栅极结构，其包括栅电极，栅电极在单元阵列区上与单元有源区交叉、延伸至连接区上的第三器件分离层中、并且在第三器件分离层中具有端表面；以及栅极接触插塞，其在连接区上电连接至栅电极，其中，第三器件分离层包括第一绝缘衬垫、第一绝缘衬垫上的第二绝缘衬垫、以及嵌入绝缘层。

Description

半导体器件

相关申请的交叉引用

本申请要求于2021年11月1日在韩国知识产权局提及的韩国专利申请No.10-2021-0147720的优先权的权益，该韩国专利申请的公开以引用方式全文并入本文中。

技术领域

本公开涉及半导体器件。

背景技术

根据电子工业的发展和用户的需求，电子装置已经小型化并已经以更高的性能实现。因此，对电子装置中使用的半导体器件也高度集成并具有高性能的需求可能很高。为了制造高度规模化的半导体器件，可能需要用于稳定连接导电结构的接触技术，同时减少/最小化相邻导电结构之间的电阻。

发明内容

本发明构思的一方面是提供一种具有提高的电特性和可靠性的半导体器件。

根据本发明构思的一方面，一种半导体器件包括：衬底，其具有单元阵列区、外围电路区和单元阵列区与外围电路区之间的连接区；衬底上的器件分离区，其包括在单元阵列区上限定单元有源区的第一器件分离层、在外围电路区上限定外围有源区的第二器件分离层、以及在连接区上限定有源坝的第三器件分离层；栅极结构，其包括栅电极，栅电极在单元阵列区上与单元有源区交叉、延伸至连接区上的第三器件分离层中、并且在第三器件分离层中具有端表面；以及栅极接触插塞，其在连接区上电连接至栅电极，其中，第三器件分离层包括第一绝缘衬垫、第一绝缘衬垫上的第二绝缘衬垫、以及第二绝缘衬垫上的嵌入绝缘层，并且栅极接触插塞包括在栅电极的端表面与第二绝缘衬垫之间沿着栅电极的端表面向下延伸的突起。

根据本发明构思的另一方面，一种半导体器件包括：器件分离区，其在衬底上限定单元有源区；栅电极，其与单元有源区交叉，并且延伸至器件分离区中；以及栅极接触插塞，其电连接至栅电极，其中，栅电极包括下图案和下图案上的上图案，栅极接触插塞包括第一接触部分和第二接触部分，第一接触部分包括与上图案的侧表面接触并且与下图案重叠的重叠部分和从重叠部分横向延伸以与上图案的下表面竖直地重叠的突起，并且第二接触部分不与栅电极竖直地重叠。

根据本发明构思的另一方面，一种半导体器件包括：器件分离区，其在衬底上限定单元有源区；栅电极，其与单元有源区交叉，并且延伸至器件分离区中；以及栅极接触插塞，其电连接至栅电极，其中，器件分离区的器件分离层包括第一绝缘衬垫、第一绝缘衬垫上的第二绝缘衬垫、和第二绝缘衬垫上的嵌入绝缘层，并且栅极接触插塞与第一绝缘衬垫、第二绝缘衬垫和嵌入绝缘层中的至少一个接触并且与栅电极的端表面接触。

附图说明

从下面接合附图的详细描述中将更清楚地理解本发明构思的以上和其它方面、特征和优点，在附图中：

图1是根据示例实施例的半导体器件的示意性平面图。

图2A是根据示例实施例的半导体器件的示意性剖视图。图2A示出了图1的半导体器件的沿着线I-I”和II-II”截取的剖面。

图2B是根据示例实施例的半导体器件的示意性剖视图。图2B是图1的半导体器件的沿着线III-III”截取的剖视图。

图2C是根据示例实施例的半导体器件的示意性剖视图。图2C是图1的半导体器件的沿着线IV-IV”截取的剖视图。

图3A是根据示例实施例的半导体器件的部分放大的剖视图。图3A是图2B的包括接触插塞的区“A”的放大图。

图3B、图4A、图4B、图4C、图5、图6和图7是根据示例实施例的半导体器件的部分放大的剖视图。

图8A、图8B、图8C、图9A、图9B和图9C是示出根据示例实施例的制造半导体器件的方法的剖视图。

具体实施方式

下文中，将参照附图描述本发明构思的示例实施例。

图1是根据示例实施例的半导体器件的示意性平面图。

图2A是根据示例实施例的半导体器件的示意性剖视图。图2A示出了图1的半导体器件的沿着线I-I”和II-II”截取的剖面。

图2B是根据示例实施例的半导体器件的示意性剖视图。图2B是图1的半导体器件的沿着线III-III”截取的剖视图。

图2C是根据示例实施例的半导体器件的示意性剖视图。图2C是图1的半导体器件的沿着线IV-IV”截取的剖视图。

图3A是根据示例实施例的半导体器件的部分放大的剖视图。图3A是图2B的包括接触插塞的区“A”的放大图。

参照图1，半导体器件100可包括单元阵列区CAR、用于驱动单元阵列区CAR的外围电路区PCR、以及单元阵列区CAR与外围电路区PCR之间的连接区IR。在本发明构思中，区CAR、PCR和IR可在衬底101中限定和描述。单元阵列区CAR可以是其中设置有存储器单元的区。外围电路区PCR可设置在单元阵列区CAR周围。外围电路区PCR可以是其中设置有字线驱动器、读出放大器、行解码器和列解码器以及控制电路的区。连接区IR可以是用于将单元阵列区CAR电连接至外围电路区PCR的区。例如，在连接区IR中，字线WL可电连接至接触插塞160cp1，接触插塞160cp1可电连接至上导电图案160p1。

参照图1至图3，半导体器件100可包括：包括有源区ACT的衬底101、限定衬底101中的有源区ACT的器件分离区110、嵌入在衬底101中且在衬底101中延伸并且包括字线WL的字线结构WLS、在衬底101上延伸以与字线结构WLS交叉(例如，相交)并且包括位线BL的位线结构BLS。有源区ACT、字线结构WLS和位线结构BLS可设置在单元阵列区CAR中。

半导体器件100还可包括有源区ACT上的下导电图案150、下导电图案150上的第一上导电图案160c、连接区IR中的电连接至字线WL的接触插塞160cp1、接触插塞160cp1上的第二上导电图案160p1、电连接至外围电路区PCR中的外围源极/漏极区30的外围接触插塞160cp2、外围接触插塞160cp2上的第三上导电图案160p2、和穿过上导电图案160c、160p1和160p2的绝缘图案165。

半导体器件100还可包括设置在外围电路区PCR中的衬底101上的外围晶体管、绝缘衬垫152、以及层间绝缘层156和158。外围晶体管可包括外围栅极电介质层40、外围栅电极41、42和43、以及外围源极/漏极区30。

例如，半导体器件100可包括动态随机存取存储器(DRAM)的单元阵列。例如，位线BL可电连接至有源区ACT的第一杂质区105a，有源区ACT的第二杂质区105b可通过下导电图案150和上导电图案160c电连接至第一上导电图案160c上的电容器结构。虽然未示出，但是电容器结构可包括例如下电极、电容器电介质层和上电极，但是结构不限于此。

衬底101可包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可包括硅、锗或者硅-锗。衬底101还可包括杂质。衬底101可包括硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅-锗衬底或者包括外延层的衬底。

有源区ACT可通过器件分离区110限定在衬底101中。有源区ACT可具有条形，并且可设置为具有在一个水平方向(例如，W方向)上延伸的岛形。W方向可为相对于字线WL和位线BL的延伸方向倾斜的方向。有源区ACT可彼此平行地布置，并且一个有源区ACT的端部可布置为邻近于与其相邻的另一有源区ACT的中心。

有源区ACT可具有从衬底101的上表面开始具有预定深度的第一杂质区105a和第二杂质区105b。第一杂质区105a和第二杂质区105b可彼此间隔开。第一杂质区105a和第二杂质区105b可用作通过字线WL形成的晶体管的源极/漏极区。例如，可在与一个有源区ACT交叉的两条字线WL之间形成漏极区，并且可在这两条字线WL外侧形成源极区。源极区和漏极区可由第一杂质区105a和第二杂质区105b通过掺杂基本相同的杂质或离子植入基本相同的杂质形成。源极区和漏极区可根据最终形成的晶体管的电路配置而互换命名。杂质可包括具有与衬底101的导电类型相反的导电类型的掺杂剂。在示例实施例中，第一杂质区105a和第二杂质区105b在源极区和漏极区中的深度可彼此不同。

器件分离区110可通过浅沟槽隔离(STI)工艺形成。器件分离区110包围有源区ACT，并且可将有源区ACT彼此电分离。器件分离区110可由例如氧化硅、氮化硅或它们的组合的绝缘材料形成。器件分离区110可根据通过蚀刻衬底101形成的沟槽的宽度包括具有不同底部深度的多个区。

器件分离区110可包括限定单元阵列区CAR上的单元有源区ACT的第一器件分离层110C、限定外围电路区PCR上的外围有源区ACT_P的第二器件分离层110B、和限定连接区IR上的有源坝ACT_D的第三器件分离层110A。有源坝ACT_D可从衬底101突出，有源坝ACT_D的上表面可设置在与栅极封盖层125的上表面基本相同的水平处(例如，可与栅极封盖层125的上表面共面)。可在有源坝ACT_D上设置伪栅极结构GS_D，但不限于此。

在连接区IR中，器件分离区110可包括多层。例如，如图2B所示，第三器件分离层110A可包括在邻近于字线WL的端部EP的区中的第一绝缘衬垫111、第二绝缘衬垫112和嵌入绝缘层113。第二绝缘衬垫112可设置在第一绝缘衬垫111上，嵌入绝缘层113可设置在第二绝缘衬垫112上。在衬底101的其中设置有第三器件分离层110A的蚀刻沟槽中，第一绝缘衬垫111和第二绝缘衬垫112可按次序保形地形成在沟槽的表面上。嵌入绝缘层113可填充第一绝缘衬垫111和第二绝缘衬垫112未填充沟槽的空间。第二绝缘衬垫112可包括与第一绝缘衬垫111的绝缘材料不同的绝缘材料，嵌入绝缘层113可包括与第二绝缘衬垫112的绝缘材料不同的绝缘材料。例如，第一绝缘衬垫111和嵌入绝缘层113可包括氧化硅，并且第二绝缘衬垫112可包括氮化硅。

字线结构WLS可设置于在衬底101中延伸的栅极沟槽115中。字线结构WLS中的每一个可包括栅极电介质层120、字线WL和栅极封盖层125。在本发明构思中，“栅极(120，WL)”可被称作包括栅极电介质层120和字线WL的结构，并且字线WL可被称作“栅电极”，字线结构WLS可被称作“栅极结构”。

字线WL可设为在第一方向X上跨过有源区ACT延伸。例如，一对邻近的字线WL可设为与一个有源区ACT交叉。字线WL可构成埋置沟道阵列晶体管(BCAT)的栅极，但是不限于此。在示例实施例中，字线WL可设置在衬底101上。字线WL可设置在栅极沟槽115中，并且具有预定厚度。字线WL的上表面可位于低于衬底101的上表面的水平的水平处。在本发明构思中，高或低的术语“水平”可基于衬底101的基本平坦的上表面来限定。

字线WL可包括导电材料，例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。例如，字线WL可包括由不同材料形成的下图案121和上图案122。

例如，下图案121可包钨(W)、钛(Ti)、钽(Ta)、氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的至少一种。例如，上图案122可以是包括掺有P型或N型杂质的多晶硅的半导体图案，并且下图案121可以是包括金属和金属氮化物中的至少一种的金属图案。下图案121的厚度可比上图案122的厚度更厚。下图案121和上图案122各自可在第一方向X上延伸。

栅极电介质层120可设置在栅极沟槽115的底表面和内表面上。栅极电介质层120可保形地覆盖栅极沟槽115的内侧壁。栅极电介质层120可包括氧化硅、氮化硅和氧氮化硅中的至少一种。例如，栅极电介质层120可以是氧化硅膜或者具有高介电常数的绝缘膜。在示例实施例中，栅极电介质层120可以是通过氧化有源区ACT形成的层或者通过沉积形成的层。

栅极封盖层125可设为填充字线WL上的栅极沟槽115。栅极封盖层125的上表面可位于与衬底101的上表面的水平基本相同的水平处。栅极封盖层125可由例如氮化硅的绝缘材料形成。

位线结构BLS可在一个方向(例如，Y方向)上延伸，以与字线WL交叉。位线结构BLS可包括位线BL和位线BL上的位线封盖图案BC。位线结构BLS可设置在单元阵列区CAR上，并且与位线结构BLS相比在X方向上具有更大宽度的伪位线结构BL_D可设置在连接区IR中。伪位线结构BL_D可具有与位线结构BLS的结构相似的结构，不同的是伪位线结构具有更大的宽度。

位线BL可包括顺序地堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线封盖图案BC可设置在第三导电图案143上。缓冲绝缘层128可设置在第一导电图案141与衬底101之间，并且第一导电图案141的一部分(下文中，位线接触图案DC)可与有源区ACT的第一杂质区105a接触。位线BL可通过位线接触图案DC电连接至第一杂质区105a。位线接触图案DC的下表面可位于低于衬底101的上表面的水平的水平处，并且可位于高于字线WL的上表面的水平的水平处。在示例实施例中，位线接触图案DC可形成在衬底101中，以局部设置在暴露第一杂质区105a的位线接触孔135中。

第一导电图案141可包括诸如多晶硅的半导体材料。第一导电图案141可直接接触第一杂质区105a。第二导电图案142可包括金属半导体化合物。例如，金属半导体化合物可以是通过将第一导电图案141的一部分硅化形成的层。例如，金属半导体化合物可包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。第三导电图案143可包括诸如钛(Ti)、钽(Ta)、钨(W)和铝(Al)的金属材料。构成位线BL的导电图案的数量、材料类型和/或堆叠次序可根据示例实施例不同地改变。

位线封盖图案BC可包括顺序地堆叠在第三导电图案143上的第一封盖图案146、第二封盖图案147和第三封盖图案148。第一封盖图案至第三封盖图案146、147和148中的每一个可包括绝缘材料，例如，氮化硅膜。第一封盖图案至第三封盖图案146、147和148可由不同材料形成，即使第一封盖图案至第三封盖图案146、147和148包括相同材料，由于物理特性的不同，因此其边界也可清楚。第二封盖图案147的厚度可小于第一封盖图案146的厚度和第三封盖图案148的厚度。封盖图案的数量和/或构成位线封盖图案BC的材料类型可根据实施例不同地改变。

间隔件结构SS可设置在位线结构BLS中的每一个的两个侧壁上，并且在一个方向(例如，Y方向)上延伸。间隔件结构SS可设置在位线结构BLS与下导电图案150之间。间隔件结构SS可设置为沿着位线BL的侧壁和位线封盖图案BC的侧壁延伸。设置在一个位线结构BLS的相对两侧上的一对间隔件结构SS可相对于位线结构BLS具有不对称形状。间隔件结构SS中的每一个可包括多个间隔件层，并且根据实施例还可包括空气间隔件。

下导电图案150可电连接至有源区ACT的一个区，例如，第二杂质区105b。下导电图案150可设置在位线BL之间和字线WL之间。下导电图案150可穿过缓冲绝缘层128，以电连接至有源区ACT的第二杂质区105b。下导电图案150可直接接触第二杂质区105b。下导电图案150的下表面可位于低于衬底101的上表面的水平的水平处，并且可位于高于位线接触图案DC的下表面的水平的水平处。下导电图案150可通过间隔件结构SS与位线接触图案DC绝缘。下导电图案150可由导电材料形成，并且可包括例如多晶硅(Si)、钛(Ti)、氮化钛(TiN)，钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)中的至少一种。在示例实施例中，下导电图案150可包括多个层。

金属半导体化合物层155可设置在下导电图案150和第一上导电图案160c之间。当下导电图案150包括半导体材料时，金属半导体化合物层155可以例如是通过将下导电图案150的一部分硅化形成的层。例如，金属半导体化合物层155可包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。在一些实施例中，可省略金属半导体化合物层155。

第一上导电图案160c可设置在单元阵列区CAR中的下导电图案150上。第一上导电图案160c可在间隔件结构SS之间延伸，以覆盖金属半导体化合物层155的上表面。第二上导电图案160p1和第三上导电图案160p2可设置在连接区IR和外围电路区PCR上。第一上导电图案至第三上导电图案160c、160p1和160p2的对应的上表面可设置在彼此基本相同的水平处(例如，可彼此共面)。上导电图案160c、160p1和160p2可分别包括势垒层162和导电层164。势垒层162可覆盖导电层164的下表面和侧表面。势垒层162可包括金属氮化物，例如，氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。导电层164可包括导电材料，例如，多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。

接触插塞160cp1可电连接至字线WL的端部EP。接触插塞160cp1可设置在连接区IR中。字线WL的端部EP可提供在字线WL的延伸方向上(即，在第一方向X上)暴露的端表面ES，并且接触插塞160cp1可设为在竖直方向Z上与字线WL的端部EP重叠。例如，接触插塞160cp1可包括与字线WL重叠的第一部分P1和不与字线WL重叠的第二部分P2。在一些实施例中，端表面ES可比字线WL的凹进部分更靠近第二绝缘衬垫112的侧表面。

字线WL的端部EP可设置在第三器件分离层110A上，第三器件分离层110A覆盖与其相邻的有源区ACT的侧壁。例如，字线WL的端部EP可设置在包括第一绝缘衬垫111、第二绝缘衬垫112和嵌入绝缘层113的第三器件分离层110A上。

接触插塞160cp1的下部可包括与字线WL接触的第一接触部分CS1和第二接触部分CS2，如图3A所示。第一接触部分CS1可以是在第二接触部分CS2上与字线WL接触的一部分，第二接触部分CS2可以是与字线WL的端表面ES接触一部分。

第一接触部分CS1可提供接触插塞160cp1与字线WL之间的第一接触表面S1，第一接触表面S1可以是随着字线WL的端部EP通过接触插塞160cp1凹进而形成的一部分。第一接触表面S1可包括从接触插塞160cp1朝着字线WL凸出弯曲的一部分，并且可包括具有波形图案轮廓的一部分或者具有多个台阶/脊的一部分。在一些实施例中，接触插塞160cp1的第一接触表面S1可接触字线WL的端部EP。

第二接触部分CS2可包括在端表面ES和第二绝缘衬垫112之间沿着字线WL的端表面ES向下延伸的突起PP2。第二接触部分CS2可在接触插塞160cp1与字线WL之间提供第二接触表面S2，第二接触表面S2可以是其中第二接触部分CS2的突起PP2与字线WL的端表面ES接触的一部分。在一些实施例中，突起PP2可与(i)嵌入绝缘层113的上表面以及(ii)第二绝缘衬垫112的侧表面接触。

此外，第一接触表面S1和第二接触表面S2可分别为接触插塞160cp1的连续表面的第一部分和第二部分。因此，字线WL(可为栅电极)的端部EP的凹进部分可与接触插塞160cp1的表面的第一部分S1接触，并且字线WL的端表面ES可与接触插塞160cp1的表面的第二部分S2接触。例如，端表面ES可以是端部EP的下部，并且端部EP的凹进部分可以是端部EP的上部。

通过提供第一接触表面S1的凸出部分和第二接触表面S2的突起PP2，接触插塞160cp1与字线WL之间的接触面积可增大，以减小接触电阻。因此，半导体器件的电特性可提高。

字线WL可包括连接至端表面ES并且在第二方向Y上彼此相对的第一侧和第二侧，并且接触插塞160cp1可与字线WL的至少三侧(例如，字线WL的端表面ES、第一侧和第二侧)接触。在X-Y平面中，接触插塞160cp1的宽度可比字线WL的宽度更宽。接触插塞160cp1与字线WL之间的接触面积可增大以减小接触电阻。

接触插塞160cp1在第一方向X上可比在第二方向Y上延伸得更长。例如，接触插塞160cp1可具有在第一方向X上纵长地延伸的长条形。作为另一示例，接触插塞160cp1可具有在第一方向X上偏长的椭圆形。

接触插塞160cp1可包括势垒层162和导电层164。接触插塞160cp1可电连接至第二上导电图案160p1并且可与第二上导电图案160p1一体地形成。接触插塞160cp1可在竖直方向Z上与第二上导电图案160p1完全重叠。

外围接触插塞160cp2可在外围电路区PCR中穿过第一层间绝缘层156和第二层间绝缘层158以及绝缘衬垫152，以电连接至外围源极/漏极区30。外围金属半导体化合物层35可设置在外围接触插塞160cp2与外围源极/漏极区30之间。外围接触插塞160cp2可电连接至第三上导电图案160p2，并且可与第三上导电图案160p2一体地形成。

绝缘图案165可设为穿过上导电图案160c、160p1和160p2。多个上导电图案160c、160p1和160p2可通过绝缘图案165彼此分离。绝缘图案165可包括绝缘材料，例如，氧化硅、氮化硅和氧氮化硅中的至少一种。

外围栅极结构GS可设置在外围电路区PCR中的外围有源区ACT_P上。外围栅极结构GS可包括顺序地堆叠的外围栅极电介质层40、外围栅电极41、42和43以及外围栅极封盖层46。绝缘衬垫152可覆盖外围栅极结构GS。外围有源区ACT_P可通过第二器件分离层110B限定，并且第二器件分离层110B可包括第一绝缘衬垫111和第二绝缘衬垫112，但是不限于此。外围栅极电介质层40可包括氧化硅、氮化硅或者高k材料。术语“高k材料”可指介电常数高于氧化硅的介电常数的电介质材料。外围栅电极41、42和43的结构和材料可类似于位线BL的结构和材料，或者其具有比位线BL更宽的形状。

在连接区IR和外围电路区PCR中，第一层间绝缘层156和第二层间绝缘层158可顺序地设置在绝缘衬垫152上。第一层间绝缘层156和第二层间绝缘层158可包括不同绝缘材料。例如，第一层间绝缘层156可由氧化硅形成，第二层间绝缘层158可由氮化硅形成。

图3B、图4A、图4B、图4C、图5、图6和图7是根据示例实施例的半导体器件的部分放大的剖视图。图3B、图4A、图4B、图4C、图5、图6和图7示出了对应于图3A的区。

参照图3B，接触插塞160cp1的第二接触部分CS2’可包括突起PP2’，并且突起PP2’可设置在覆盖字线WL的端表面ES的栅极电介质层120与第二绝缘衬垫112之间。突起PP2’可在字线WL的端表面ES与第二绝缘衬垫112之间向下突出。

参照图4A，接触插塞160cp1的第一接触部分CS1a的第一接触表面S1a可包括从接触插塞160cp1朝着字线WL的上部凸出的弯曲部分。在字线WL仅由诸如氮化钛(TiN)的金属氮化物形成的实施例的情况下，接触插塞160cp1的第一接触部分CS1a的第一接触表面S1a的弯曲轮廓可变深。例如，在字线WL由金属氮化物(例如，TiN)的势垒层和金属(W)的导电层形成的实施例中，第一接触表面S1a的凸出的弯曲部分的面积可大于第二接触表面S2的凸出的弯曲部分的面积。

参照图4B，接触插塞160cp1可具有靠近上图案122与下图案121之间的边界的弯曲部分。接触插塞160cp1的第一接触部分CS1b的第一接触表面S1b可从接触插塞160cp1朝着字线WL的上部凸出弯曲，但是凸出弯曲的部分的面积可相对小于第一接触表面S1a的面积。

参照图4C，当上图案122’的厚度大于上图案122的厚度时，接触插塞160cp1的第一接触部分CS1c可在上图案122’的下表面下方直接突出。接触插塞160cp1可覆盖上图案122’的上表面的一部分和端表面。第一接触部分CS1c可与上图案122’竖直地(即，在方向Z上)重叠。当上图案122’的厚度相对厚使得上图案122’的一部分在用于形成接触插塞160cp1的蚀刻工艺中未被蚀刻时，由于接触插塞160cp1具有第一接触部分CS1c，因此接触插塞160cp1可稳定地连接，并且由于第一接触部分CS1c的第一接触表面S1c包括凸出部分，因此接触面积可增大，并且电阻可减小。

参照图5，可不设置邻近于字线WL的有源坝ACT_D，并且接触插塞160cp1可不接触第一绝缘衬垫111和第二绝缘衬垫112。接触插塞160cp1可具有第一接触部分CS1d，第一接触部分CS1d的第一接触表面S1d可具有多个台阶/脊或者波形图案的轮廓。通过提供第一接触表面S1d，接触面积可增大，以减小电阻。

参照图6，接触插塞160cp1的第一接触部分CS1e可包括第一突起PP1，该第一突起PP1从第一接触部分CS1e的与上图案122的侧表面接触的一部分水平地突出至紧接在上图案122的下表面下方的区。换句话说，第一接触部分CS1e可包括邻近/接触上图案122的侧表面并且从与下图案121重叠的重叠部分P1水平地(即，横向的)延伸至紧接在上图案122的下表面下方的区的第一突起PP1。第一突起PP1可在垂直于衬底101的上表面和上图案122的第三方向Z上与上图案122的下表面重叠。第一接触部分CS1e与下图案121的上部接触的表面可以是朝着下图案121的上部凸出的弯曲表面。在低于第一突起PP1的水平处，第一接触部分CS1e的下表面可以是倾斜表面。第一突起PP1可与上图案122的下表面形成锐角。接触插塞160cp1可包括势垒层162和导电层164，并且势垒层162可从与上图案122的侧表面接触的部分弯曲/倾斜到紧接在上图案122的下表面下方的区。

参照图7，字线WL可设为使包括第一绝缘衬垫111、第二绝缘衬垫112和嵌入绝缘层113的第三器件分离层110A部分地凹进。因此，字线WL的下图案121可包括朝着端部EP下方的第二绝缘衬垫112凸出的一部分。

参照图1、图8A、图8B和图8C，器件分离区110可形成在衬底101中，以限定单元阵列区CAR中的单元有源区ACT和限定连接区IR中的外围有源区ACT_P。在外围电路区PCR中，可限定外围有源区ACT_P。器件分离沟槽可形成在衬底101中，并且器件分离区110可填充器件分离沟槽。在平面图中，有源区ACT可具有在W方向上偏长的条形。可通过利用器件分离区110作为离子植入掩模执行离子植入工艺将杂质区形成在有源区ACT中/上。有源区ACT和器件分离区110可被图案化，以形成栅极沟槽115。一对栅极沟槽115可与有源区ACT交叉，但是本发明构思不限于此。杂质区也可通过栅极沟槽115分离，以形成第一杂质区105a和第二杂质区105b。

栅极电介质层120可形成在栅极沟槽115的内表面上，以具有基本保形的厚度。接着，下图案121和上图案122可形成为填充栅极沟槽115，并且上图案122的上部可被部分地蚀刻以形成字线WL。字线WL的上表面可凹进，以低于有源区ACT的上表面。可通过将绝缘层堆叠在衬底101上以填充栅极沟槽115和执行蚀刻来在字线WL上形成栅极封盖层125。

绝缘层和导电层在衬底101的整个表面上顺序形成和图案化，以形成顺序地堆叠的缓冲绝缘层128和第一导电图案141。缓冲绝缘层128可由氧化硅、氮化硅和氧氮化硅中的至少一种形成。多个缓冲绝缘层128可形成为彼此间隔开。第一导电图案141可具有对应于缓冲绝缘层128的平面形状的形状。缓冲绝缘层128可形成为同时覆盖两个邻近的有源区ACT(即，邻近的第二杂质区105b)的端部。可通过利用缓冲绝缘层128和第一导电图案141作为蚀刻掩模蚀刻栅极封盖层125、衬底101和器件分离区110的上部形成位线接触孔135。位线接触孔135可暴露出第一杂质区105a。

位线接触图案DC可形成为填充位线接触孔135。形成位线接触图案DC的步骤可包括：形成填充位线接触孔135的导电层以及执行平面化工艺。例如，位线接触图案DC可由多晶硅形成。在顺序地在第一导电图案141上形成第二导电图案142、第三导电图案143和第一封盖图案至第三封盖图案146、147和148之后，可利用封盖图案146、147和148作为蚀刻掩模顺序地蚀刻第一导电图案至第三导电图案141、142和143。结果，可形成包括具有第一导电图案至第三导电图案141、142和143的位线BL和具有第一封盖图案至第三封盖图案146、147和147的位线封盖图案BC的位线结构BLS。

间隔件结构SS可形成在位线结构BLS的侧表面上。间隔件结构SS可由多个层形成。可在间隔件结构SS之间形成栅栏绝缘图案154。栅栏绝缘图案154可包括氮化硅或者氧氮化硅。可通过利用栅栏绝缘图案154和第三封盖图案148作为蚀刻掩模执行各向异性蚀刻工艺形成暴露第二杂质区105b的第一开口OP1。

可在外围电路区PCR中形成外围晶体管。外围晶体管可包括外围栅极结构GS和外围源极/漏极区30。外围栅极间隔件结构SS_P可形成在外围栅极结构GS的侧表面上。外围栅极结构GS可在与位线BL的工艺步骤相同的工艺步骤中形成，但是本发明构思不限于此。可形成覆盖外围晶体管的绝缘衬垫152、第一层间绝缘层156和第二层间绝缘层158。绝缘衬垫152、第一层间绝缘层156和第二层间绝缘层158中的每一个可包括氧化硅、氮化硅和氧氮化硅中的至少一种。

参照图1和图9A至图9C，下导电图案150可形成在第一开口OP1下方。下导电图案150可由诸如多晶硅的半导体材料形成。例如，可通过形成填充第一开口OP1的多晶硅层以及随后执行回蚀工艺形成下导电图案150。

金属半导体化合物层155可形成在下导电图案150上。金属半导体化合物层155的形成可包括金属层沉积工艺和热处理工艺。

暴露字线WL的第一接触孔OP2a可形成为穿过第一层间绝缘层156和第二层间绝缘层158、绝缘衬垫152、缓冲绝缘层128和栅极封盖层125。第一接触孔OP2a的下部可暴露字线WL。第一接触孔OP2a可形成为与字线WL的端部EP重叠，并且可省略去除上图案122的一部分以暴露出下图案121的处理。为了增大下图案121通过第一接触孔OP2a暴露的面积，例如，还可执行湿法蚀刻工艺。在这个步骤中，可形成如图3A至图7的实施例中的包括接触表面的接触部分。

第二接触孔OP2b可形成在外围晶体管上，以穿过绝缘衬垫152以及第一层间绝缘层156和第二层间绝缘层158，从而暴露外围源极/漏极区30。可通过相同的工艺步骤(即，相同的蚀刻工艺)形成第一接触孔OP2a和第二接触孔OP2b。

由于字线WL嵌入在衬底101的上部中，因此第一接触孔OP2a可比第二接触孔OP2b更深。因此，当形成第二接触孔OP2b时，可能过度蚀刻衬底101的上部。为了防止这种情况，可利用相对于诸如硅的半导体材料具有相对低的蚀刻率的蚀刻工艺执行形成第一接触孔OP2a和第二接触孔OP2b的工艺。因此，可解决第二接触孔OP2b在衬底101的上部中形成得过深(例如，足够深以穿过外围源极/漏极区30)的问题，但是第一接触孔OP2a可能未完全穿过包括半导体材料的上图案122。结果，形成在第一接触孔OP2a中的接触插塞可能未完全地连接至下图案121，从而增加电阻或导致断开。

根据示例实施例，第一接触孔OP2a可形成为与字线WL的端部EP重叠。在形成第一接触孔OP2a的工艺中，第二绝缘衬垫112和嵌入绝缘层113的蚀刻率高于上图案122的蚀刻率，因此，第一接触孔OP2a可包括沿着字线WL的端表面ES向下突出的一部分。第一接触孔OP2a的蚀刻深度可沿着第二绝缘衬垫112和嵌入绝缘层113增大。另外，通过第一接触孔OP2a暴露的下图案121的表面可以以凹陷方式凹进以增大第一接触孔OP2a与下图案121之间的接触面积。因此，由于形成在第一接触孔OP2a中的接触插塞可具有朝着下图案121凸出的侧表面，接触面积可增大，因此电阻可减小。

返回参照图1和图2A至图2C，势垒层162和导电层164可顺序地沉积，以在第一接触孔OP2a中形成接触插塞160cp1，并且外围接触插塞160cp2可形成在第二接触孔OP2b中。接触插塞160cp1和外围接触插塞160cp2可同时形成。第一上导电图案160c可形成在第一开口OP1中。第一上导电图案160c可与外围电路区PCR中的第二上导电图案160p1和第三上导电图案160p2同时形成。然后，可在势垒层162和导电层164上执行图案化工艺，以形成从中穿过的绝缘图案165。然后，包括下电极、电容器电介质层和上电极的电容器结构可形成在第一上导电图案160c上。

如上所述，通过优化连接至栅电极的接触插塞的布置和形状，可提供具有提高的电特性和可靠性的半导体器件。

本发明构思的各种和有利的优势和效果不限于上文，并且在描述本发明构思的特定实施例的过程中更容易被理解。

虽然已在上文中示出和描述了示例实施例，但本领域技术人员显然可以在不脱离所附权利要求定义的本发明构思的范围的情况下进行修改和变化。

Claims (20)

1.一种半导体器件，包括：

衬底，其具有单元阵列区、外围电路区和所述单元阵列区与所述外围电路区之间的连接区；

所述衬底上的器件分离区，其包括在所述单元阵列区上限定单元有源区的第一器件分离层、在所述外围电路区上限定外围有源区的第二器件分离层、以及在所述连接区上限定有源坝的第三器件分离层；

栅极结构，其包括栅电极，所述栅电极在所述单元阵列区上与所述单元有源区交叉、延伸至所述连接区上的所述第三器件分离层中、并且在所述第三器件分离层中具有端表面；以及

栅极接触插塞，其在所述连接区上电连接至所述栅电极，

其中，所述第三器件分离层包括第一绝缘衬垫、所述第一绝缘衬垫上的第二绝缘衬垫、以及所述第二绝缘衬垫上的嵌入绝缘层，并且

其中，所述栅极接触插塞包括在所述栅电极的所述端表面与所述第二绝缘衬垫之间沿着所述栅电极的所述端表面向下延伸的突起。

2.根据权利要求1所述的半导体器件，其中，所述突起与所述嵌入绝缘层的上表面以及与所述第二绝缘衬垫的面对所述栅电极的所述端表面的侧表面接触。

3.根据权利要求1所述的半导体器件，

其中，所述栅电极的凹进部分与所述栅极接触插塞的表面的第一部分接触，

其中，所述栅极接触插塞的所述突起包括所述栅极接触插塞的所述表面的第二部分，并且

其中，所述栅电极的所述端表面与所述栅极接触插塞的所述表面的所述第二部分接触。

4.根据权利要求3所述的半导体器件，其中，所述栅极接触插塞的所述表面的所述第一部分包括朝着所述栅电极凸出弯曲的部分。

5.根据权利要求4所述的半导体器件，

其中，所述栅电极包括下图案和所述下图案上的上图案，以及

其中，所述栅极接触插塞的所述表面的所述第一部分的所述凸出弯曲的部分与所述上图案的下表面竖直地重叠。

6.根据权利要求3所述的半导体器件，其中，所述栅极接触插塞的所述表面的所述第一部分包括波形图案或者多个台阶部分。

7.根据权利要求1所述的半导体器件，

其中，所述栅电极包括连接至所述端表面的第一侧和相对的第二侧，并且

其中，所述栅极接触插塞与所述栅电极的所述端表面、所述第一侧和所述第二侧接触。

8.根据权利要求1所述的半导体器件，

其中，所述栅极结构还包括所述栅电极上的栅极封盖层，并且

其中，所述栅极接触插塞穿过所述栅极封盖层的至少一部分延伸。

9.根据权利要求8所述的半导体器件，

其中，所述有源坝在垂直于所述栅电极延伸的第一方向的第二方向上延伸，并且与所述第三器件分离层接触，并且

其中，所述有源坝的上表面与所述栅极封盖层的上表面共面。

10.根据权利要求1所述的半导体器件，

其中，所述单元有源区包括第一杂质区和第二杂质区，

其中，所述半导体器件还包括：

位线结构，其跨过所述栅极结构延伸，并且电连接至所述单元有源区的所述第一杂质区；

下导电图案，其电连接至所述单元有源区的所述第二杂质区；

所述下导电图案上的第一上导电图案；

所述第一上导电图案上的电容器结构；以及

所述栅极接触插塞上的第二上导电图案，并且

其中，所述第一上导电图案的上表面和所述第二上导电图案的上表面共面。

11.根据权利要求10所述的半导体器件，还包括：

外围接触插塞，其在所述外围电路区上电连接至所述衬底的所述外围有源区；以及

所述外围接触插塞上的第三上导电图案，

其中，所述第二上导电图案的所述上表面和所述第三上导电图案的上表面共面。

12.一种半导体器件，包括：

器件分离区，其在衬底上限定单元有源区；

栅电极，其与所述单元有源区交叉，并且延伸至所述器件分离区中；以及

栅极接触插塞，其电连接至所述栅电极，

其中，所述栅电极包括下图案和所述下图案上的上图案，

其中，所述栅极接触插塞包括第一接触部分和第二接触部分，

其中，所述第一接触部分包括与所述上图案的侧表面接触并且与所述下图案重叠的重叠部分和从所述重叠部分横向延伸以与所述上图案的下表面竖直地重叠的突起，并且

其中，所述第二接触部分不与所述栅电极竖直地重叠。

13.根据权利要求12所述的半导体器件，其中，所述第一接触部分的所述突起与所述上图案的所述下表面形成锐角。

14.根据权利要求12所述的半导体器件，其中，所述第二接触部分与所述下图案的端表面接触。

15.根据权利要求12所述的半导体器件，其中，

所述第一接触部分的下表面是位于低于所述突起的水平的水平处的倾斜表面。

16.根据权利要求12所述的半导体器件，

其中，所述栅极接触插塞包括导电层和包围所述导电层的侧表面和下表面的势垒层，并且

其中，所述第一接触部分的所述势垒层从与所述上图案的所述侧表面接触的部分向低于所述上图案的所述下表面的水平的水平倾斜。

17.一种半导体器件，包括：

器件分离区，其在衬底上限定单元有源区；

栅电极，其与所述单元有源区交叉，并且延伸至所述器件分离区中；以及

栅极接触插塞，其电连接至所述栅电极，

其中，所述器件分离区的器件分离层包括第一绝缘衬垫、所述第一绝缘衬垫上的第二绝缘衬垫、和所述第二绝缘衬垫上的嵌入绝缘层，并且

其中，所述栅极接触插塞与所述第一绝缘衬垫、所述第二绝缘衬垫和所述嵌入绝缘层中的至少一个接触并且与所述栅电极的端表面接触。

18.根据权利要求17所述的半导体器件，其中，所述栅极接触插塞包括与所述栅电极的端部竖直地重叠的第一部分和不与所述栅电极竖直地重叠的第二部分。

19.根据权利要求18所述的半导体器件，

其中，所述栅电极包括下图案和所述下图案上的上图案，并且

其中，所述栅极接触插塞的所述第一部分包括第一突起，其从所述栅极接触插塞的与所述上图案的侧表面接触的部分横向延伸，以与所述上图案的下表面竖直地重叠。

20.根据权利要求18所述的半导体器件，其中，所述栅极接触插塞的所述第二部分包括在所述栅电极的所述端表面与所述第二绝缘衬垫之间沿着所述栅电极的所述端表面向下延伸的第二突起。

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