CN117295330A - 制造半导体器件的方法 - Google Patents

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Abstract

提供了一种制造半导体器件的方法。该方法包括：形成包括单元阵列区域和延伸区域的下结构，单元阵列区域包括第一杂质区、第二杂质区和在第一方向上延伸的字线，延伸区域包括绝缘层；在下结构上形成初步位线结构；在初步位线结构和下结构上形成掩模层；在掩模层上形成在与第一方向交叉的第二方向上延伸的间隔物图案；在延伸区域上在间隔物图案的侧表面上形成材料层；通过使用间隔物图案和材料层作为第一蚀刻掩模图案化掩模层来形成掩模图案；以及通过使用掩模图案作为第二蚀刻掩模图案化初步位线结构来形成位线结构。每个位线结构包括形成在单元阵列区域上的第一部分和形成在延伸区域上的第二部分，第一部分比第二部分更窄。

Description

制造半导体器件的方法
技术领域
本公开涉及制造半导体器件的方法和由此制造的半导体器件。
背景技术
正在进行研究以减小构成半导体器件的元件的尺寸并提高性能。例如，在动态随机存取存储器(DRAM)中，正在进行研究以可靠且稳定地形成具有减小的尺寸的元件。
发明内容
示例实施方式提供了一种制造半导体器件的方法，包括形成具有两种宽度的图案的方法。
根据示例实施方式，一种制造半导体器件的方法包括：形成包括单元阵列区域和延伸区域的下结构，单元阵列区域包括第一杂质区、第二杂质区和在第一方向上延伸的字线，延伸区域包括绝缘层；在下结构上形成初步位线结构；在初步位线结构和下结构上形成掩模层；在掩模层上形成在与第一方向交叉的第二方向上延伸的间隔物图案；在延伸区域上在间隔物图案的侧表面上形成材料层；通过使用间隔物图案和材料层作为第一蚀刻掩模图案化掩模层来形成掩模图案；以及通过使用掩模图案作为第二蚀刻掩模图案化初步位线结构来形成位线结构。每个位线结构包括形成在单元阵列区域上的第一部分和形成在延伸区域上的第二部分，第一部分比第二部分更窄。
根据示例实施方式，一种制造半导体器件的方法包括：形成包括单元阵列区域和延伸区域的下结构；在下结构上形成初步位线结构；在初步位线结构上形成在从单元阵列区域到延伸区域的延伸方向上延伸的间隔物结构，间隔物结构具有相对于延伸方向的对称形状，间隔物结构在单元阵列区域中比在延伸区域中更窄；以及通过使用间隔物结构作为蚀刻掩模图案化初步位线结构来形成位线结构。
根据示例实施方式，一种制造半导体器件的方法包括：形成包括单元阵列区域和延伸区域的下结构；在下结构上形成初步位线结构；在初步位线结构上形成在从单元阵列区域到延伸区域的方向上延伸的间隔物图案；在单元阵列区域和延伸区域中在间隔物图案的侧表面上依次形成第一间隔物层和第二间隔物层；选择性地去除单元阵列区域中的第二间隔物层；通过使用间隔物图案、第一间隔物层和第二间隔物层作为蚀刻掩模图案化初步位线结构来形成位线结构；以及去除间隔物图案、第一间隔物层和第二间隔物层。每个位线结构包括在单元阵列区域中的第一部分和在延伸区域中的第二部分，第一部分比第二部分更窄。
根据示例实施方式，一种半导体器件包括：衬底，包括单元阵列区域和延伸区域；多条字线，提供在衬底上并且在单元阵列区域之上沿第一方向延伸；以及多条位线，提供在衬底上并且在与第一方向交叉的第二方向上从单元阵列区域延伸到延伸区域。所述多条位线中的每条在延伸区域中比在单元阵列区域中沿第一方向更宽。
附图说明
本公开的以上及其它的方面和特征将从以下结合附图对示例实施方式的描述被更清楚地理解，附图中：
图1是示出根据示例实施方式的半导体器件的示意性布局图；
图2是示出根据示例实施方式的半导体器件的截面图；
图3是示出根据示例实施方式的半导体器件的截面图；
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是示出根据示例实施方式的制造半导体器件的方法的示意性布局图；以及
图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是示出根据示例实施方式的制造半导体器件的方法的截面图。
具体实施方式
在下文中，将参照附图描述示例实施方式。这里描述的实施方式作为示例被提供，因此，本公开不限于此，并且可以以各种其它形式实现。不排除以下描述中提供的每个示例实施方式与也在此提供或未在此提供但与本公开一致的另一示例或另一示例实施方式的一个或更多个特征相关联。将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层或者“联接到”另一元件或层时，它可以直接在该另一元件或层上、直接连接到该另一元件或层或者直接联接到该另一元件或层，或者可以存在居间的元件或层。相比之下，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接联接到”另一元件或层时，不存在居间的元件或层。诸如“中的至少一个”的表述当在元素列表之后时，修饰整个元素列表，而不修饰列表的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a，仅包括b，仅包括c，包括a和b两者，包括a和c两者，包括b和c两者，或者包括a、b和c的全部。
图1是示出根据示例实施方式的半导体器件的示意性布局图。
图2和图3是示出根据示例实施方式的半导体器件的截面图。图2示出了沿着切割线A-A'和B-B'截取的图1的半导体器件的截面，图3示出了沿着切割线C-C'和D-D'截取的图1的半导体器件的截面。
为了便于解释，图1至图3中仅示出了半导体器件的一些部件。
参照图1至图3，半导体器件100可以包括第一区域R1和第二区域R2。第一区域R1和第二区域R2可以限定在衬底101中。第一区域R1可以包括其中设置存储器单元的单元阵列区域CAR、以及包括绝缘层的延伸区域EXT。第二区域R2可以设置在第一区域R1周围。字线驱动器、感测放大器、行解码器和列解码器、以及控制电路可以设置在第二区域R2中。
参照图1至图3，半导体器件100可以包括包含有源区ACT的衬底101、在衬底101中限定有源区ACT的器件隔离区110、嵌入在衬底101中并延伸并包括字线(WL)的字线结构(WLS)、以及在衬底101上延伸以与字线结构WLS交叉并包括位线BL的位线结构BLS。有源区ACT、字线结构WLS和位线结构BLS可以设置在第一区域R1中。半导体器件100可以进一步包括在有源区ACT上的下导电图案150和在下导电图案150上的上导电图案160。半导体器件100可以进一步包括在上导电图案160上的数据存储结构170。例如，数据存储结构170可以是DRAM的存储器单元电容器。
半导体器件100可以进一步包括在第二区域R2中设置在衬底101上的虚设位线结构BL_D、绝缘衬垫152、以及层间绝缘层156和158。
半导体器件100可以包括例如动态随机存取存储器(DRAM)的单元阵列。例如，位线BL连接到有源区ACT的第一杂质区105a，有源区ACT的第二杂质区105b可以通过下导电图案150和上导电图案160电连接到上导电图案160上的能够存储数据的数据存储结构170，例如，DRAM的存储器单元电容器。此外，存储器单元电容器可以包括例如下电极、电容器电介质层和上电极，并且该结构不受特别限制。
衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以进一步包括杂质。衬底101可以包括硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或包含外延层的衬底。
有源区ACT可以通过器件隔离区110被限定在衬底101中。有源区ACT可以具有条形，并且可以设置成在衬底101内沿一个方向延伸的岛形。所述一个方向可以是相对于字线WL的延伸方向和位线BL的延伸方向倾斜的方向。有源区ACT彼此平行布置，并且一个有源区ACT的端部可以被布置成和与其相邻的另一有源区ACT的中心相邻。
有源区ACT可以具有距衬底101的顶表面拥有预定深度的第一杂质区105a和第二杂质区105b。第一杂质区105a和第二杂质区105b可以彼此间隔开。第一杂质区105a和第二杂质区105b可以用作由字线WL形成的晶体管的源极/漏极区。例如，漏极区可以形成在与一个有源区ACT交叉的两条字线WL之间，源极区可以分别形成在所述两条字线WL之外。源极区和漏极区由第一杂质区105a和第二杂质区105b通过用基本相同的杂质掺杂或离子注入而形成，并且可以取决于最终形成的晶体管的电路配置可互换地称呼。杂质可以包括具有与衬底101的导电类型相反的导电类型的掺杂剂。在示例实施方式中，源极区和漏极区中的第一杂质区105a和第二杂质区105b的深度可以彼此不同。
器件隔离区110可以通过浅沟槽隔离(STI)工艺形成。器件隔离区110围绕每个有源区ACT，并将它们彼此电隔离。器件隔离区110可以由绝缘材料(例如，硅氧化物、硅氮化物或其组合)形成。根据其中衬底101被蚀刻的沟槽的宽度，器件隔离区110可以包括具有不同底部深度的多个区域。
器件隔离区110可以包括在第一区域R1的单元阵列区域CAR中限定有源区ACT的第一器件隔离层110A、以及在第一区域R1的延伸区域EXT和第二区域R2中设置在衬底101上的第二器件隔离层110C。
字线结构WLS可以设置于在衬底101中延伸的栅极沟槽115中。每个字线结构WLS可以包括栅极电介质层120、字线WL和栅极盖层125。“栅极(120，WL)”可以被称为包括栅极电介质层120和字线WL两者的结构。字线WL可以被称为“栅电极”，字线结构WLS可以被称为“栅极结构”。
字线WL可以设置为与有源区ACT交叉地在第一方向X上延伸。字线WL可以在第一区域R1上沿第一方向X延伸，并延伸到第二区域R2上。例如，一对相邻的字线WL可以设置为与一个有源区ACT交叉。字线WL可以构成掩埋沟道阵列晶体管(BCAT)的栅极，但不限于此。在示例实施方式中，字线WL可以具有设置在衬底101上的形状。字线WL可以设置在栅极沟槽115的下部以具有预定厚度。字线WL的上表面可以位于比衬底101的上表面更低的水平处。术语“水平”的高低可以基于衬底101的基本平坦的顶表面来定义。
字线WL可以由导电材料(例如，多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和铝(Al)中的至少一种)形成。例如，字线WL可以包括由不同材料形成的下图案121和上图案122。
例如，下图案121可以包括钨(W)、钛(Ti)、钽(Ta)、钨氮化物(WN)、钛氮化物(TiN)和钽氮化物(TaN)中的至少一种。例如，上图案122可以是包括掺有P型或N型杂质的多晶硅的半导体图案，下图案121可以是包括金属和金属氮化物中的至少一种的金属图案。下图案121的厚度可以比上图案122的厚度更厚。下图案121和上图案122中的每个可以在第一方向(X)上延伸。
栅极电介质层120可以设置在栅极沟槽115的内表面上。栅极电介质层120可以共形地覆盖栅极沟槽115的底表面和内壁。栅极电介质层120可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。栅极电介质层120可以是例如硅氧化物膜或具有高介电常数的绝缘膜。在示例实施方式中，栅极电介质层120可以是通过氧化有源区ACT形成的层或者通过沉积形成的层。
栅极盖层125可以设置为在字线WL上填充栅极沟槽115。栅极盖层125的顶表面可以位于与衬底101的顶表面基本相同的水平处。栅极盖层125可以由绝缘材料(例如，硅氮化物)形成。
包括衬底101、有源区ACT、第一杂质区105a和第二杂质区105b、器件隔离区110、以及字线结构WLS的结构可以称为“下结构”。下结构可以包括衬底101、有源区ACT、第一杂质区105a和第二杂质区105b、器件隔离区110、以及字线结构WLS。
位线结构BLS可以在一个方向(例如，垂直于字线WL的第二方向Y)上延伸。位线结构BLS可以在第一区域R1的单元阵列区域CAR上沿第二方向Y延伸，并延伸到第一区域R1的延伸区域EXT上。位线结构BLS可以设置为在第一区域R1中沿第一方向X彼此间隔开。
位线结构BLS可以分别包括设置在单元阵列区域CAR上的第一部分BLS1和设置在延伸区域EXT上的第二部分BLS2。在第一部分BLS1和第二部分BLS2中，位线结构BLS可以在第一方向X上具有不同的宽度。在示例实施方式中，位线结构BLS的第一部分BLS1具有第一宽度，位线结构BLS的第二部分BLS2可以具有大于第一宽度的第二宽度。如图2中的线A-A'的截面所示，位线结构BLS的第二部分BLS2可以设置在器件隔离区110上。在设置于位线结构BLS的第二部分BLS2下方的器件隔离区110中产生的氧自由基可能损坏位线BL。通过确保位线结构BLS的第二部分BLS2的相对大的宽度，可以防止设置在延伸区域EXT上的位线结构BLS的破损故障。由此，可以提高半导体器件100的可靠性。
虚设位线结构BL_D可以在第一方向X上与位线结构BLS间隔开，并设置在第二区域R2上。虚设位线结构BL_D可以以与位线结构BLS相同的方式在第二方向Y上延伸。虚设位线结构BL_D可以在第一方向X上具有比位线结构BLS更大的宽度。虚设位线结构BL_D可以具有与位线结构BLS的结构类似的结构，除了虚设位线结构BL_D具有更大的宽度。
位线结构BLS可以包括位线BL和在位线BL上的位线盖图案BC。位线BL可以包括依次堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线盖图案BC可以设置在第三导电图案143上。缓冲绝缘层128可以设置在第一导电图案141和衬底101之间，并且第一导电图案141的一部分(在下文中，称为位线接触图案DC)可以接触有源区ACT的第一杂质区105a。每条位线BL可以通过位线接触图案DC电连接到第一杂质区105a。位线接触图案DC的下表面可以位于比衬底101的上表面更低的水平处，并且可以位于比字线WL的上表面更高的水平处。在示例实施方式中，位线接触图案DC可以形成在衬底101中，以局部设置在暴露第一杂质区105a的位线接触孔135中。
第一导电图案141可以包括半导体材料，诸如多晶硅。第一导电图案141可以直接接触第一杂质区105a。第二导电图案142可以包括金属-半导体化合物。金属-半导体化合物可以是例如其中第三导电图案143的一部分被硅化的层。例如，金属-半导体化合物可以包括钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)或其它金属硅化物。第三导电图案143可以包括金属材料，诸如钛(Ti)、钽(Ta)、钨(W)和铝(Al)。根据示例实施方式，形成位线BL的导电图案的数量、材料类型和/或堆叠顺序可以被各种各样地改变。
位线盖图案BC可以包括依次堆叠在第三导电图案143上的第一盖图案146、第二盖图案147和第三盖图案148。第一至第三盖图案146、147和148中的每个可以包括绝缘材料，例如硅氮化物层。第一至第三盖图案146、147和148可以由相同或不同的材料形成。当第一至第三盖图案146、147和148中包括相同的材料时，由于物理性质的差异，可以在盖图案之间区分边界。第二盖图案147的厚度可以分别小于第一盖图案146的厚度和第三盖图案148的厚度。根据示例实施方式，构成位线盖图案BC的盖图案的数量和/或材料类型可以被各种各样地改变。
位线间隔物SS可以设置在每个位线结构BLS的两个侧壁上，以在一个方向(例如，第二方向Y)上延伸。位线间隔物SS可以设置在位线结构BLS和下导电图案150之间。位线间隔物SS可以设置为沿着位线BL的侧壁和位线盖图案BC的侧壁延伸。设置在一个位线结构BLS的两侧的一对位线间隔物SS可以具有相对于位线结构BLS的不对称形状。每个位线间隔物SS可以包括多个间隔物层，并且根据示例实施方式，可以进一步包括空气间隔物。
下导电图案150可以连接到有源区ACT的一个区域，例如，第二杂质区105b。下导电图案150可以设置在位线BL之间以及在字线WL之间。下导电图案150可以穿过缓冲绝缘层128以连接到有源区ACT的第二杂质区105b。下导电图案150可以直接接触第二杂质区105b。下导电图案150的下表面可以位于比衬底101的上表面更低的水平处，并且可以位于比位线接触图案DC的下表面更高的水平处。下导电图案150可以通过位线间隔物SS与位线接触图案DC绝缘。下导电图案150可以由导电材料形成，例如可以包括多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和铝(Al)中的至少一种。
金属-半导体化合物层155可以设置在下导电图案150和上导电图案160之间。例如，当下导电图案150包括金属材料时，金属-半导体化合物层155可以是其中下导电图案150的一部分被硅化的层。金属-半导体化合物层155可以包括例如钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)或其它金属硅化物。在一些示例实施方式中，可以省略金属-半导体化合物层155。
上导电图案160可以在第一区域R1中设置在下导电图案150上。上导电图案160可以在位线间隔物SS之间延伸，以覆盖金属-半导体化合物层155的上表面。此外，上导电图案160可以包括阻挡层和导电层。阻挡层可以覆盖导电层的下面和侧面。阻挡层可以包括金属氮化物，例如钛氮化物(TiN)、钽氮化物(TaN)和钨氮化物(WN)中的至少一种。导电层可以由导电材料形成，可以包括例如多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、钛氮化物(TiN)、钽氮化物(TaN)和钨氮化物(WN)中的至少一种。
绝缘图案165可以设置为穿透上导电图案160。多个上导电图案160可以被绝缘图案165分开。绝缘图案165可以包括绝缘材料，例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B示出了根据示例实施方式的制造半导体器件的方法。图4A、图5A、图6A、图7A、图8A和图9A是对应于图1的布局图。图4B、图5B、图6B、图7B、图8B和图9B是对应于图2的截面图。为了便于描述，将省略图4A至图9B中在缓冲绝缘层128下方的下结构的图示。
首先，将参照图2和图3描述形成下结构的工艺。可以在衬底101上形成器件隔离区110，以在第一区域R1的单元阵列区域CAR中限定有源区ACT。器件隔离沟槽可以在衬底101中形成，并且器件隔离区110可以填充器件隔离沟槽。在平面图中，有源区ACT可以具有伸长的条形。可以通过执行离子注入工艺在有源区ACT上形成杂质区。可以图案化有源区ACT和器件隔离区110以形成栅极沟槽115。一对栅极沟槽115可以与一个有源区ACT交叉，但不限于此。杂质区也可以被栅极沟槽115分开，以形成第一杂质区105a和第二杂质区105b。
栅极电介质层120可以在栅极沟槽115的内表面上共形地形成，以具有基本均匀的厚度。随后，可以形成下图案121和上图案122以填充栅极沟槽115，并且可以部分地蚀刻上图案122的上部以形成字线WL。字线WL的上表面可以被凹陷以低于有源区ACT的上表面。通过在衬底101上堆叠绝缘层以填充栅极沟槽115以及蚀刻，可以在字线WL上形成栅极盖层125。因此，可以形成字线结构WLS。由此，下结构可以包括衬底101、有源区ACT、第一杂质区105a和第二杂质区105b、器件隔离区110、以及字线结构WLS。
此后，可以在衬底101上形成覆盖字线结构WLS和器件隔离区110的缓冲绝缘层128。缓冲绝缘层128可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成。
参照图4A和图4B，可以在第一区域R1上形成第一至第三导电层141L、142L和143L、第一盖层146L、以及第二盖层147L。第一导电层141L可以进一步包括电连接到有源区(图2和图3中的ACT)的杂质区(图2和图3中的105a)的位线接触图案(图3中的DC)。形成第一导电层141L可以包括形成暴露第一杂质区(图3中的105a)的位线接触孔(图3中的135)、形成填充位线接触孔(图3中的135)的第一导电材料层、以及在第一导电材料层上形成第二导电材料层。
可以在第二区域R2上形成虚设位线结构BL_D。可以在虚设位线结构BL_D的侧表面上形成虚设间隔物结构SS_D。可以形成覆盖虚设位线结构BL_D的绝缘衬垫152，并且可以在绝缘衬垫152上形成第一层间绝缘层156。第二盖层147L、绝缘衬垫152和第一层间绝缘层156可以包括位于同一水平处的顶表面。
可以在第一区域R1和第二区域R2上形成第三盖层148L、第一掩模层171L和第二掩模层173L。包括第一至第三导电层141L、142L和143L以及第一至第三盖层146L、147L和148L的结构可以被称为“备用位线结构”。
可以在第二掩模层173L上形成沿一个方向(例如，第二方向Y)延伸的平行线或平行条形状的间隔物图案175。在示例实施方式中，间隔物图案175可以通过双重图案化(DPT)形成。例如，在形成沿第二方向(Y)延伸的线形牺牲材料之后，并且在形成围绕牺牲材料的侧表面的间隔物层之后，可以通过去除牺牲材料的方法形成间隔物图案175。然而，形成间隔物图案175的方法不限于此。在其它示例实施方式中，间隔物图案175可以通过四重图案化来形成。
如图4A所示，间隔物图案175可以包括具有平行线形状的线部分和连接相邻的线部分的“U”形边缘部分。然而，间隔物图案175的形状不限于此。在其它示例实施方式中，间隔物图案175可以仅包括在一个方向上延伸的线部分。
参照图5A和图5B，可以在第二掩模层173L和间隔物图案175上形成具有第一开口OP1的第一光致抗蚀剂掩模181。第一开口OP1可以暴露第一区域R1的延伸区域EXT的一部分和第二区域R2的一部分。间隔物图案175的一部分可以由第一开口OP1暴露。
此后，可以在间隔物图案175的侧表面和第一光致抗蚀剂掩模181的侧表面上形成材料层177。形成材料层177可以包括：沿着间隔物图案175的顶表面和侧表面、第二掩模层173L的顶表面、以及第一光致抗蚀剂掩模181的顶表面和侧表面形成材料层；然后，去除形成在间隔物图案175的上表面、第二掩模层173L的上表面和第一光致抗蚀剂掩模181的上表面上的材料层。因此，材料层177可以形成在间隔物图案175的侧表面和第一光致抗蚀剂掩模181的侧表面上。间隔物图案175和第一材料层177可以被称为“间隔物结构(ST)”。间隔物结构ST可以具有相对于第二方向Y的对称形状。
可以使用原子层沉积(ALD)形成材料层177。每个材料层177可以具有约或更小的厚度。在示例实施方式中，每个材料层177的厚度可以在从约/>至约/>的范围内。
参照图6A和图6B，在形成材料层177之后，可以去除第一光致抗蚀剂掩模181。在去除第一光致抗蚀剂掩模181的工艺中，可以一起去除形成在第一光致抗蚀剂掩模181的侧表面上的材料层177。因此，材料层177可以仅保留在间隔物图案175的侧表面上。
参照图7A和图7B，可以在第二掩模层173L和间隔物图案175上形成具有第二开口OP2的第二光致抗蚀剂掩模183。第二开口OP2可以暴露第一区域R1的一部分。第二开口OP2可以暴露第一区域R1的延伸区域EXT的一部分和第一区域R1的单元阵列区域CAR。
参照图8A和图8B，在由第二光致抗蚀剂掩模183的图7A和图7B的第二开口OP2暴露的区域中，间隔物图案175和第一材料层177用作蚀刻掩模以形成第一蚀刻掩模和第二蚀刻掩模。可以图案化图7A和图7B的掩模层171L和173L。由此，可以通过使用间隔物图案175和第一材料层177作为蚀刻掩模图案化掩模层171L和173L来形成多个第一掩模图案171和第二掩模图案173。可以形成在第一方向X上彼此间隔开的多个第一掩模图案171。可以形成在第一方向X上彼此间隔开的多个第二掩模图案173。
可以通过使用间隔物图案175作为蚀刻掩模图案化掩模层171L和173L来形成第一区域R1的单元阵列区域CAR上的第一掩模图案171A和第二掩模图案173A。第一区域R1的单元阵列区域CAR上的第一掩模图案171A和第二掩模图案173A中的每个可以具有第一宽度W1。可以通过使用间隔物图案175和第一材料层177作为蚀刻掩模图案化掩模层171L和173L来形成第一区域R1的延伸区域EXT上的第一掩模图案171B和第二掩模图案173B。第一区域R1的延伸区域EXT上的第一掩模图案171B和第二掩模图案173B中的每个可以具有第二宽度W2。第二宽度W2可以大于第一宽度W1。
参照图9A和图9B，可以使用第一和第二掩模图案171A、171B、173A和173B作为蚀刻掩模图案化图8B的第一至第三导电层141L、142L和143L以及图8B的第一至第三盖层146L、147L和148L。由此，可以在第一区域R1上形成第一至第三导电图案141、142、143以及第一至第三盖图案146、147和148，并且可以在第二区域R2上形成第二层间绝缘层158。可以通过使用第一和第二掩模图案171A、171B、173A和173B作为蚀刻掩模图案化图8B的第一至第三盖层146L、147L和148L来形成第一至第三盖图案146、147和148。可以通过使用第一至第三盖图案146、147和148以及第一和第二掩模图案171A、171B、173A和173B作为蚀刻掩模图案化图8B的第一至第三导电层141L、142L和143L来形成第一至第三导电图案141、142和143。可以去除用作蚀刻掩模的第一和第二掩模图案(图8B的171和173)。
使用具有第一宽度W1的第一和第二掩模图案(图8B中的171A和173A)作为蚀刻掩模，第一区域R1的单元阵列区域CAR的第一至第三导电图案141、142和143以及第一至第三盖图案146、147和148中的每个可以具有第一宽度W1。使用具有第二宽度W2的第一和第二掩模图案(图8B中的171B和173B)作为蚀刻掩模，第一区域R1的延伸区域EXT的第一至第三导电图案141、142和143以及第一至第三盖图案146、147和148中的每个可以具有大于第一宽度W1的第二宽度W2。
第一至第三导电图案141、142和143可以构成位线BL，第一至第三盖图案146、147和148可以构成位线盖图案BC。位线BL和位线盖图案BC可以构成位线结构BLS。
返回参照图1至图3，可以在位线结构BLS的侧表面上形成位线间隔物SS。位线间隔物SS可以由多个层形成。可以在位线间隔物SS之间形成栅栏绝缘图案154。栅栏绝缘图案154可以包括硅氮化物或硅氮氧化物。可以通过使用栅栏绝缘图案154和第三盖图案148作为蚀刻掩模执行各向异性蚀刻工艺来形成暴露第二杂质区105b的孔。
可以在孔的下部形成下导电图案150。下导电图案150可以由诸如多晶硅的接收导体材料形成。例如，可以通过形成填充孔的多晶硅层、然后执行回蚀刻工艺来形成下导电图案150。可以在下导电图案150上形成金属-半导体化合物层155。金属-半导体化合物层155的形成可以包括金属层沉积工艺和热处理工艺。可以同时在第一区域R1的上部和第二区域R2的上部上形成上导电图案160。
此后，可以对上导电图案160执行图案化工艺，以形成穿过其中的绝缘图案165。此后，可以在上导电图案160上形成数据存储结构(图3的170)，例如包括下电极、电容器电介质层和上电极的电容器结构。
将参照图10A、图10B、图11A、图11B、图12A和图12B描述根据示例实施方式的制造半导体器件的方法。图10A、图11A和图12A是对应于图1的布局图。图10B、图11B和图12B是对应于图2的截面图。为了便于描述，将省略图10A至图12B中在缓冲绝缘层128下方的下结构的图示。将省略与以上参照图4A至图9B描述的内容重叠的内容。
首先，可以执行图4A和图4B的制造工艺。此后，参照图10A和图10B，可以在间隔物图案175的侧表面上依次形成第一材料层177和第二材料层179。形成第一材料层177和第二材料层179可以包括沿着间隔物图案175的顶表面和侧表面形成第一材料层、沿着第一材料层177的顶表面和侧表面形成第二材料层、然后去除形成在间隔物图案175的上表面上的第一材料层和第二材料层。例如，第一材料层177可以相对于第二材料层179具有蚀刻选择性。
参照图11A和图11B，可以在第二掩模层173L和间隔物图案175上形成第三光致抗蚀剂掩模185。第三光致抗蚀剂掩模185可以盖住第一区域R1的延伸区域EXT的一部分和第二区域R2的一部分。
此后，在未被第三光致抗蚀剂掩模185盖住的其余区域中，可以去除第二材料层179。例如，由于第一材料层177和第二材料层179的蚀刻选择性，可以去除第二材料层179并且可以保留第一材料层177。因此，在被第三光致抗蚀剂掩模185盖住的区域中，第一材料层177和第二材料层179可以形成在间隔物图案175的侧表面上，在未被第三光致抗蚀剂掩模185盖住的区域中，第一材料层177可以形成在间隔物图案175上。此后，可以去除第三光致抗蚀剂掩模185。
参照图12A和图12B，可以在第二掩模层173L和间隔物图案175上形成具有第二开口OP2的第二光致抗蚀剂掩模183。第二开口OP2可以暴露第一区域R1的一部分。第二开口OP2可以暴露第一区域R1的延伸区域EXT的一部分和第一区域R1的单元阵列区域CAR。
此后，在由第二光致抗蚀剂掩模183的第二开口OP2暴露的区域中，可以使用间隔物图案175、第一材料层177和第二材料层179作为蚀刻掩模图案化第一掩模层171L和第二掩模层173L。因此，如图8A和图8B所示，可以形成在第一方向X上彼此间隔开的多个第一掩模图案171和第二掩模图案173。第一掩模图案171A和第二掩模图案173A可以在单元阵列区域CAR中具有第一宽度W1，第一掩模图案171B和第二掩模图案173B可以在延伸区域EXT中具有大于第一宽度W1的第二宽度W2。间隔物图案175、第一材料层177和第二材料层179可以被称为“间隔物结构(ST')”。间隔物结构ST'可以具有相对于第二方向Y的对称形状。
此后，可以执行包括图9A和图9B的工艺的后续工艺。因此，可以制造图1至图3所示的半导体器件100。
如上所阐述的，根据示例实施方式，可以提供制造半导体器件的方法，包括图案化对于各区域具有不同宽度的位线结构的方法。因此，可以没有缺陷地可靠地形成位线结构。
虽然上面已示出和描述了示例实施方式的方面，但本领域技术人员应明白，在不脱离所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变更。
相关申请的交叉引用
本申请要求2022年6月24日在韩国知识产权局提交的第10-2022-0077670号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成包括单元阵列区域和延伸区域的下结构，所述单元阵列区域包括第一杂质区、第二杂质区和在第一方向上延伸的字线，所述延伸区域包括绝缘层；
在所述下结构上形成初步位线结构；
在所述初步位线结构和所述下结构上形成掩模层；
在所述掩模层上形成在与所述第一方向交叉的第二方向上延伸的间隔物图案；
在所述延伸区域上在所述间隔物图案的侧表面上形成材料层；
通过使用所述间隔物图案和所述材料层作为第一蚀刻掩模图案化所述掩模层来形成掩模图案；以及
通过使用所述掩模图案作为第二蚀刻掩模图案化所述初步位线结构来形成位线结构，
其中每个所述位线结构包括形成在所述单元阵列区域上的第一部分和形成在所述延伸区域上的第二部分，以及
其中所述第一部分比所述第二部分更窄。
2.根据权利要求1所述的方法，其中每个所述掩模图案包括在所述单元阵列区域上的第一图案和在所述延伸区域上的第二图案，以及
其中所述第一图案比所述第二图案更窄。
3.根据权利要求2所述的方法，其中所述第一图案的侧表面偏离所述第二图案的侧表面。
4.根据权利要求1所述的方法，进一步包括：
去除用作所述第一蚀刻掩模的所述间隔物图案和所述材料层；以及
去除用作所述第二蚀刻掩模的所述掩模图案。
5.根据权利要求1所述的方法，其中所述第一部分的侧表面偏离所述第二部分的侧表面。
6.根据权利要求1所述的方法，其中在所述下结构上形成所述初步位线结构包括：
在所述下结构上形成导电层；以及
在所述导电层上形成盖层。
7.根据权利要求6所述的方法，其中在所述下结构上形成所述导电层包括：
在所述下结构的所述单元阵列区域中形成暴露所述第一杂质区的位线接触孔；
在所述位线接触孔中形成第一导电材料层；以及
在所述第一导电材料层上形成第二导电材料层。
8.根据权利要求1所述的方法，其中形成所述间隔物图案包括：
在所述掩模层上形成牺牲图案；
在所述牺牲图案的侧表面上形成间隔物层；以及
去除所述牺牲图案。
9.根据权利要求1所述的方法，其中每个所述间隔物图案包括：
彼此平行延伸的线部分；以及
连接彼此相邻的所述线部分的边缘部分。
10.根据权利要求1所述的方法，其中在所述间隔物图案上形成所述材料层包括使用原子层沉积(ALD)形成所述材料层。
11.根据权利要求1所述的方法，其中每个所述材料层的厚度在从至/>的范围内。
12.根据权利要求1所述的方法，进一步包括：
在所述字线上在彼此相邻的所述位线结构之间形成绝缘图案；
形成暴露所述第二杂质区的孔；
在所述孔中形成导电图案；以及
形成电连接到所述导电图案的数据存储结构。
13.根据权利要求1所述的方法，其中形成所述材料层包括：
在所述下结构上形成限定暴露所述延伸区域的开口的光致抗蚀剂掩模；以及
使用所述光致抗蚀剂掩模作为抗沉积层在所述延伸区域上在所述间隔物图案的所述侧表面上沉积所述材料层。
14.一种制造半导体器件的方法，包括：
形成包括单元阵列区域和延伸区域的下结构；
在所述下结构上形成初步位线结构；
在所述初步位线结构上形成在从所述单元阵列区域到所述延伸区域的延伸方向上延伸的间隔物结构，所述间隔物结构具有相对于所述延伸方向的对称形状，所述间隔物结构在所述单元阵列区域中比在所述延伸区域中更窄；以及
通过使用所述间隔物结构作为蚀刻掩模图案化所述初步位线结构来形成位线结构。
15.根据权利要求14所述的方法，其中所述位线结构包括形成在所述单元阵列区域中的第一部分和形成在所述延伸区域中的第二部分，以及
其中所述第一部分比所述第二部分更窄。
16.根据权利要求15所述的方法，其中所述位线结构的所述第一部分具有第一侧面，
其中所述位线结构的所述第二部分具有第二侧面，以及
其中所述第一侧面偏离所述第二侧面。
17.根据权利要求14所述的方法，其中所述下结构包括在所述延伸区域中设置在所述初步位线结构下方的绝缘层。
18.根据权利要求14所述的方法，其中所述间隔物结构包括：
在从所述单元阵列区域到所述延伸区域的所述延伸方向上延伸并具有预定宽度的间隔物图案；以及
在所述单元阵列区域和所述延伸区域中在所述间隔物图案的侧表面上的材料层。
19.根据权利要求18所述的方法，其中所述材料层包括：
在所述单元阵列区域和所述延伸区域中在所述间隔物图案的所述侧表面上的第一间隔物层；以及
在所述延伸区域中在所述第一间隔物层上的第二间隔物层。
20.一种制造半导体器件的方法，包括：
形成包括单元阵列区域和延伸区域的下结构；
在所述下结构上形成初步位线结构；
在所述初步位线结构上形成在从所述单元阵列区域到所述延伸区域的方向上延伸的间隔物图案；
在所述单元阵列区域和所述延伸区域中在所述间隔物图案的侧表面上依次形成第一间隔物层和第二间隔物层；
选择性地去除所述单元阵列区域中的所述第二间隔物层；
通过使用所述间隔物图案、所述第一间隔物层和所述第二间隔物层作为蚀刻掩模图案化所述初步位线结构来形成位线结构；以及
去除所述间隔物图案、所述第一间隔物层和所述第二间隔物层，
其中每个所述位线结构包括在所述单元阵列区域中的第一部分和在所述延伸区域中的第二部分，所述第一部分比所述第二部分更窄。
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